CN111696992B - 3d nand存储器件的制造方法及3d nand存储器件 - Google Patents

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Abstract

本发明提供一种3D NAND存储器件的制造方法及3D NAND存储器件，台阶结构设置在堆叠结构的中间且其包括多个分区台阶结构、第一桥结构和第二桥结构，通过连接第一核心区和第二核心区的第一桥结构，以及分区台阶结构，实现了台阶结构的双边驱动，能从堆叠结构的中间往第一核心区和第二核心区中的存储阵列结构进行驱动，对应的驱动电阻降低，有效降低了驱动时间延迟问题；相邻两个第一桥结构通过至少一个第二桥结构连接，即相邻两个第一桥结构之间设有第二桥结构进行支撑缓冲，能有效缓解第一桥结构中堆叠的复合层与后续填充的氧化物之间的应力差异，提高了第一桥结构及台阶结构的结构稳定性。

Description

3D NAND存储器件的制造方法及3D NAND存储器件
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种3D NAND存储器件的制造方法及3D NAND存储器件。
背景技术
3D NAND存储器件需要将数据单元进行堆叠设计，目前采用的双层堆栈技术已可实现72层、96层甚至128层数据单元的堆叠，其克服了平面存储器实际扩展极限的限制，进一步提高了存储容量，降低了每一数据位的存储成本，降低了能耗。
但是，在目前的3D NAND存储器件中，台阶结构设置在堆叠结构的两端，台阶结构为单边驱动模式，随着堆叠层数的增加，每层堆叠层设计得越来越薄，对应的电阻越来越大，导致较大较明显的驱动时间延迟。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND存储器件中台阶结构的制造方法，用于解决上述技术问题。
为实现上述目的及其他相关目的，本发明提供一种3D NAND存储器件的制造方法，包括步骤：
提供衬底，并在所述衬底上形成堆叠结构；
沿着存储区块的延伸方向，将所述堆叠结构依次划分为第一核心区、台阶区和第二核心区；
在所述第一核心区和所述第二核心区中形成存储阵列结构，所述存储阵列结构包括多个所述存储区块；
在所述台阶区中形成阻挡层，并选择刻蚀所述阻挡层，在所述台阶区中形成多个第一桥结构和第二桥结构，所述第一桥结构连接所述第一核心区和所述第二核心区，相邻两个所述第一桥结构通过至少一个所述第二桥结构连接，将所述台阶区划分为多个相互独立的台阶分区；
在每个所述台阶分区中，刻蚀形成分区台阶结构；
将所述分区台阶结构中的台阶与外界控制线电性连接。
可选地，沿着所述存储区块的延伸方向，将所述堆叠结构依次划分为所述第一核心区、台阶区和第二核心区的步骤包括：
沿着所述存储区块的延伸方向，对所述堆叠结构远离所述衬底的部分区域进行修剪刻蚀，形成两个相互对称的分区台阶，通过两个所述分区台阶，将所述堆叠结构划分为依次排列的所述第一核心区、所述台阶区和所述第二核心区。
可选地，在所述台阶区中形成所述台阶结构的步骤包括：
在所述台阶区中形成阻挡层，并选择刻蚀所述阻挡层，在所述台阶区中形成多个第一桥结构和第二桥结构，所述第一桥结构连接所述第一核心区和所述第二核心区，相邻两个所述第一桥结构通过至少一个所述第二桥结构连接，将所述台阶区划分为多个相互独立的台阶分区；
在每个所述台阶分区中，刻蚀形成分区台阶结构。
可选地，每个所述第一桥结构沿着所述存储区块的延伸方向设置，每个所述第二桥结构沿着与所述存储区块的延伸方向相垂直的方向设置。
可选地，在每个所述台阶分区中，刻蚀形成所述分区台阶结构的步骤包括：
对每个所述台阶分区进行修剪刻蚀，在所述堆叠结构远离所述衬底的部分区域中形成第一分区台阶结构；
在每个所述台阶分区中，对所述第一分区台阶结构进行选择刻蚀，将所述第一分区台阶结构的部分结构复制到所述堆叠结构靠近所述衬底的部分区域，得到第二分区台阶结构，所述第一分区台阶结构的余下部分和所述第二分区台阶结构组成所述分区台阶结构。
可选地，对每个所述台阶分区进行修剪刻蚀，在所述堆叠结构远离所述衬底的部分区域中形成所述第一分区台阶结构的步骤包括：
在每个所述台阶分区中，沿着与所述存储区块的延伸方向相互垂直的方向，对所述堆叠结构远离所述衬底的部分区域进行修剪刻蚀，得到N个副台阶；
在每个所述台阶分区中，沿着所述存储区块的延伸方向，对所述堆叠结构远离所述衬底的部分区域进行修剪刻蚀，得到S个主台阶，形成所述第一分区台阶结构；
其中，N、S为大于等于2的整数。
可选地，所述第一分区台阶结构包括三个独立台阶结构，相邻两个所述独立台阶结构对称设置，每个所述独立台阶结构包括S/3个依次延伸的所述主台阶，每个所述主台阶上设有N个所述副台阶，其中，S为3的倍数。
可选地，对所述第一分区台阶结构进行选择刻蚀，形成所述分区台阶结构的步骤包括：
在每个所述台阶分区中，对两个所述独立台阶结构分别进行刻蚀，将二者复制到所述堆叠结构靠近所述衬底的部分区域中且二者在所述堆叠结构的堆叠方向上相互错开，得到所述第二分区台阶结构，另一个没有被刻蚀的所述独立台阶结构和所述第二分区台阶结构组成所述分区台阶结构。
可选地，将所述分区台阶结构中的台阶与所述外界控制线电性连接的步骤包括：
将所述外界控制线一一对应电性连接到所述副台阶的顶面。
此外，为实现上述目的及其他相关目的，本发明还提供一种3D NAND存储器件，包括：
衬底；
堆叠结构，设置在所述衬底上，沿着存储区块的延伸方向，其包括依次设置的第一核心区、台阶区和第二核心区；
存储阵列结构，设置在所述第一核心区和所述第二核心区中，包括多个所述存储区块；
台阶结构，设置在所述台阶区中，包括多个分区台阶结构，相邻两个所述分区台阶结构被第一桥结构或第二桥结构隔开，所述第一桥结构连接所述第一核心区和所述第二核心区，相邻两个所述第一桥结构通过至少一个所述第二桥结构连接。
可选地，相邻两个所述第一桥结构通过一个所述第二桥结构连接，或者相邻两个所述第一桥结构通过两个所述第二桥结构连接，或者相邻两个所述第一桥结构通过三个所述第二桥结构连接。
可选地，在所述堆叠结构的堆叠平面内，所述第一桥结构沿着所述存储区块的延伸方向设置，至少部分所述第二桥结构沿着与所述存储区块的延伸方向相垂直的方向设置。
可选地，在所述堆叠结构的堆叠平面内，在所述存储区块的延伸方向上或者所述存储区块的延伸方向的垂直方向上，相邻的两个所述分区台阶结构在所述堆叠结构的堆叠方向上相互错开。
可选地，所述分区台阶结构包括多个相互独立的独立台阶结构，且在每个所述分区台阶结构内，相邻两个所述独立台阶结构在所述堆叠结构的堆叠方向上相互错开。
可选地，所述独立台阶结构包括多个主台阶和副台阶，多个所述主台阶沿着所述存储区块的延伸方向依次延伸，每个所述主台阶上设有多个沿着所述存储区块的延伸方向的垂直方向依次延伸的所述副台阶。
如上所述，本发明中3D NAND存储器件的制造方法，具有以下有益效果：
除了每个台阶分区中形成的分区台阶结构，台阶区中还形成有连接第一核心区和第二核心区的第一桥结构，通过设置在堆叠结构中间的多个分区台阶结构及第一桥结构，实现了台阶结构的双边驱动，能从堆叠结构的中间往第一核心区和第二核心区中的存储阵列结构进行驱动，对应的驱动电阻降低，有效降低了驱动时间延迟问题；相邻两个第一桥结构通过至少一个第二桥结构连接，即相邻两个第一桥结构之间设有第二桥结构进行支撑缓冲，能有效缓解第一桥结构中堆叠的复合层与后续填充的氧化物之间的应力差异，提高了第一桥结构及台阶结构的结构稳定性。
附图说明
图1显示为一种3D NAND存储器件的结构示意图。
图2显示为本发明实施例一中台阶结构的制造方法的步骤示意图。
图3-8显示为本发明实施例一中台阶结构的制备工艺流程图。
图9-12显示为本发明实施例一中3D NAND存储器件的结构示意图。
图13-17显示为本发明实施例二中台阶结构的制备工艺流程图。
附图标号说明
1 衬底
101、102、103 存储阵列结构
2、2' 堆叠结构
201、202、203、204 台阶结构
2031 第一桥结构
2032 第二桥结构
2033 分区台阶结构
2033a 副台阶
2033b 主台阶
21 绝缘层
22 伪栅极层
231、232 分区台阶
A1 第一核心区
A2 第二核心区
B 台阶区
B1、B2、B3、B4、B5、B6、B7、B8、Bi、Bm-1、Bm 台阶分区
Block 存储区块
具体实施方式
发明人研究发现，如图1所示，3D NAND存储器件中单个存储阵列采用单边驱动的结构设计，即从存储阵列一侧的台阶结构进行驱动，图1中的台阶结构201、202对存储阵列结构101进行单边驱动，在采用双层堆栈技术(dual stack)进行3D NAND存储器件的堆叠设计时，随着堆叠层数的增加，堆叠的每一层复合层设计得越来越薄，对应存储阵列结构中存储区块的驱动电阻越来越大，驱动时间延迟问题比较明显；同时，用于驱动连接的台阶结构的设计也越来越复杂，台阶层数增加，对应修剪刻蚀的工艺过程越发繁琐。
基于此，本发明提出一种3D NAND存储器件中台阶结构的制作方法：将驱动连接的台阶结构设置在堆叠结构的中间位置，台阶结构包括分区台阶结构、第一桥结构和第二桥结构，通过分区台阶结构和连接两侧的第一桥结构从中间对两边的存储阵列结构进行同时驱动，实现了双边驱动设计，减小了驱动电阻，改善了驱动时间延迟问题；同时，在相邻两个第一桥结构之间增加设置第二桥结构，能有效缓冲第一桥结构与后续填充的氧化物之间的应力差异，提高了第一桥结构及台阶结构的结构稳定性；此外，在形成分区台阶结构时，先对堆叠结构的上半区域进行修剪刻蚀，而后对堆叠结构上半区域形成的分区台结结构的部分区域进行选择刻蚀，将对应的台阶结构刻蚀复制到堆叠结构的下半区域，得到完整的分区台阶结构，减少了修剪刻蚀的工艺步骤，提高了生产效率。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“中”、“远离”、“靠近”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
实施例一
如图2所示，并结合图3-11，本发明实施例提供一种台阶结构的制作方法，包括步骤：
S1、提供衬底1，并在衬底1上形成堆叠结构2；
S2、在堆叠结构2上形成分区台阶231和232，沿着存储区块的延伸方向，将堆叠结构2划分为依次排列的第一核心区A1、台阶区B和第二核心区A2；
S3、在台阶区B中形成阻挡层，并选择刻蚀阻挡层，在台阶区B中形成多个第一桥结构2031和第二桥结构2032，第一桥结构2031连接第一核心区A1和第二核心区A2，相邻两个第一桥结构2031通过一个第二桥结构2032连接，将台阶区B划分为多个相互独立的台阶分区B1、B2、B3、B4、…、Bm-1及Bm；
S4、在每个台阶分区Bi中，刻蚀形成分区台阶结构2033；
其中，m为正偶数，i取1～m的整数。
详细地，在步骤S1中，衬底1可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI衬底或GOI衬底等，可依据器件的实际需求选择合适的半导体材料，在此不作限定。
更详细地，在步骤S1中，如图3所示，在衬底1上形成多层复合层，每层复合层包括一层绝缘层21和一层伪栅极层22，得到堆叠结构2，即堆叠结构2由多层交替层叠设置的绝缘层21和伪栅极层22组成。其中，绝缘层21和伪栅极层22的层数可视情况灵活选择设计；绝缘层21可以是氧化硅、氮氧化硅等材质，伪栅极层22可以是氮化硅等材质。
详细地，如图4及图5所示，在堆叠结构2上形成分区台阶231和232的步骤S2包括：
沿着存储区块的延伸方向，即沿着X轴方向，对堆叠结构2远离衬底1的部分区域(即堆叠结构2最上面的几层复合层)进行修剪刻蚀，形成两个相互对称的分区台阶231和232，通过两个分区台阶231和232，将堆叠结构2划分为依次排列的第一核心区A1、台阶区B和第二核心区A2。
其中，分区台阶231和232作为对应3D NAND存储器件的顶层选择栅的连接台阶，由后段金属或者独立的驱动控制；对应修剪刻蚀的复合层数为2～3层，且形成的台阶区B位于第一核心区A1和第二核心区A2之间。
详细地，在步骤S3中，如图6所示，在台阶区B中形成阻挡层(如氮化钛、多晶硅或者Saphira硬掩模等)，并选择刻蚀阻挡层，在台阶区B中形成多个第一桥结构2031和第二桥结构2032，第一桥结构2031连接第一核心区A1和第二核心区A2，相邻两个第一桥结构2031通过一个第二桥结构2032连接，将台阶区B划分为多个相互独立的台阶分区B1、B2、B3、B4、B5、B6、B7、B8、…、Bm-1及Bm。
其中，在形成阻挡层之后，通过一张掩膜，将有效台阶区(即台阶分区B1、B2、B3、B4、…及Bm)的阻挡层刻蚀掉，在堆叠结构2的中间形成第一桥结构2031和第二桥结构2032，第一桥结构2031和第二桥结构2032对应的阻挡层区域作为后续台阶刻蚀的掩膜，能保证对第一桥结构2031和第二桥结构2032应的阻挡层区域下面的复合层不会被刻蚀掉，通过第一桥结构2031连接第一核心区A1和第二核心区A2，同时通过第二桥结构2032对相邻两个第一桥结构2031进行缓冲支撑。
更详细地，如图6所示，在堆叠结构2的堆叠平面(即XY平面)内，每个第一桥结构2031沿着存储区块的延伸方向(即X轴方向)设置，其一端连着第一核心区A1、另一端连着第二核心区A2；每个第二桥结构2032沿着与存储区块的延伸方向相垂直的方向(即Y轴方向)设置；相邻两个台阶分区被第一桥结构2031或者第二桥结构2032隔开，如图6所示，通过m/2+1个第一桥结构2031和m/2个第二桥结构2032对台阶区B进行划分，将台阶区B划分为m个相互独立的台阶分区，即台阶分区B1、B2、B3、B4、B5、B6、B7、B8、…、Bm-1及Bm，其中，m为正偶数。
详细地，在每个台阶分区Bi中，刻蚀形成分区台阶结构2033的步骤S4包括：
S41、对每个台阶分区Bi进行修剪刻蚀，在堆叠结构2远离衬底1的部分区域中形成第一分区台阶结构；
S42、在每个台阶分区Bi中，对第一分区台阶结构进行选择刻蚀，将第一分区台阶结构的部分结构复制到堆叠结构2靠近衬底1的部分区域中，得到第二分区台阶结构，第一分区台阶结构的余下部分和第二分区台阶结构组成分区台阶结构2033。
更详细地，在步骤S41中，如图7所示，对每个台阶分区Bi(i取1～m的整数)进行修剪刻蚀，在堆叠结构2远离衬底1的部分区域(即堆叠结构2在Z轴方向的上半区域)中形成台阶结构，该台阶结构记为第一分区台阶结构，其包括多个相互独立的独立台阶结构。
可选地，如图7所示，对每个台阶分区Bi进行修剪刻蚀，在堆叠结构2远离衬底1的部分区域中形成第一分区台阶结构的步骤S41包括：
S411、在每个台阶分区Bi中，在堆叠结构2的堆叠平面(即XY平面)内，沿着与存储区块的延伸方向相互垂直的方向，即沿着Y轴方向，对堆叠结构2远离衬底1的部分区域进行修剪刻蚀，得到N个副台阶2033a；
S412、在每个台阶分区Bi中，沿着存储区块的延伸方向，即沿着X轴方向，对堆叠结构2远离衬底1的部分区域进行修剪刻蚀，得到S个主台阶2033b，形成第一分区台阶结构；
其中，N、S为大于等于2的整数。
更详细地，如图7所示，在步骤S411中，在台阶分区Bi+1中，沿着Y轴方向形成了7个副台阶2033a(且7个副台阶2033a两边高、中间低，呈对称设置)，每个副台阶2033a的顶面暴露出一层伪栅极层，可以理解的是，可以形成任意N个(N大于等于2)副台阶2033a，不仅限于图7所示的7个；如图7所示，在步骤S412中，在台阶分区Bi中，沿着X轴方向形成主台阶2033b时，每次修剪刻蚀的复合层数是N个副台阶2033a所占据的复合层数的整数倍。
如图7所示，于本发明的一个实施例中，第一分区台阶结构包括三个相互独立的独立台阶结构，且相邻两个独立台阶结构呈对称设置，每个独立台阶结构包括S/3(此时，S为3的倍数)个沿着X着方向依次延伸的主台阶2033b，每个主台阶2033b上设有N个沿着Y轴方向依次延伸的副台阶2033a，在Y轴方向引入的副台阶2033a可以有效降低分区台阶结构2033的长度，同时减少所需掩膜的数量。
更详细地，在步骤S412中，如图7-图8所示，在每个台阶分区Bi(i取1～m的整数)中，通过一张掩膜，对第一分区台阶结构进行选择刻蚀，将第一分区台阶结构的部分结构复制到堆叠结构2靠近衬底1的部分区域(即堆叠结构2在Z轴方向的下半区域)中，如图7-图8所示，台阶分区Bi中靠近X轴负方向的两个独立台阶结构被复制到堆叠结构2靠近衬底1的部分区域中且被复制的两个独立台阶结构在堆叠结构2的堆叠方向(Z方向)上相互错开，记为第二分区台阶结构，最终完成分区台阶结构2033的制作，即第一分区台阶结构的余下部分和第二分区台阶结构组成分区台阶结构2033。
其中，如图8所示，在台阶分区Bi中，沿着X轴方向，中间和左侧的独立台阶结构分别被刻蚀复制到堆叠结构2在Z轴方向的下半区域中，得到第二分区台阶结构，该第二分区台阶结构包括两个新的独立台阶结构，且新形成的两个独立台阶结构和原来第一分区台阶结构余下的沿X轴方向右侧的独立台阶结构三者在Z轴方向(即堆叠结构2的堆叠方向)上相互错开；同时，如图8所示，相邻两个台阶分区中的多个独立台阶结构在Z轴方向上同样错开；选择刻蚀的复合层数大于等于对应独立台阶结构所占据的复合层数。
可以理解的是，对每个台阶分区中三个独立台阶结构的复制刻蚀的顺序和位置不做限定，只要最终刻蚀形成的三个独立台阶结构在Z轴方向(即堆叠结构2的堆叠方向)上相互错开即可；其中，第一分区台阶结构还可以包括两个、四个、五个等其他数目的独立台阶结构。
在形成分区台阶结构2033时，先对堆叠结构2的上半区域进行修剪刻蚀，而后对堆叠结构2上半区域形成的第一分区台阶结构的部分区域(如包括j个独立台阶结构的第一分区台阶结构中的j-1个独立台阶结构，j为大于等于2的整数)进行选择刻蚀，将对应的台阶结构刻蚀复制到堆叠结构2的下半区域，最终形成完整的分区台阶结构2033，从而减少了修剪刻蚀的工艺步骤，提高了生产效率，降低了生产成本。
最终，得到如图8及如图9所示的台阶结构203，在X轴方向，台阶结构203位于堆叠结构2的中间，通过连接左右两侧第一核心区A1和第二核心区A2的第一桥结构2031，再结合分区台阶结构2033，实现了台阶结构203的双边驱动，即能通过台阶结构203往堆叠结构2中设置的且位于两侧的存储阵列结构102进行驱动，根据电阻的定义公式R＝ρL/S(其中，R表示电阻，ρ表示电阻的电阻率，L表示电阻的长度，S表示电阻的横截面积)可知，随着传递距离的明显缩短，驱动存储区块时的电阻降低为不到单边驱动时的一半，明显改善了驱动时间延迟问题并增强了外界控制线的驱动控制能力；同时，相邻两个第一桥结构2031之间设有第二桥结构2032进行缓冲支撑，能有效缓解第一桥结构2031中堆叠的复合层与后续填充的氧化物之间的应力差异，提高了第一桥结构2031及台阶结构203的结构稳定性。
同时，基于上述台阶结构的制作方法，本发明还提供一种3D NAND存储器件的制造方法，包括步骤：
Stp1、提供衬底1，并在衬底1上形成堆叠结构2；
Stp2、沿着存储区块的延伸方向，将堆叠结构2依次划分为第一核心区A1、台阶区B和第二核心区A2；
Stp3、在第一核心区A1和第二核心区A2中形成存储阵列结构，存储阵列结构包括多个存储区块Block；
Stp4、在台阶区B中形成阻挡层，并选择刻蚀阻挡层，在台阶区B中形成多个第一桥结构2031和第二桥结构2032，第一桥结构2031连接第一核心区A1和第二核心区A2，相邻两个第一桥结构2031通过至少一个第二桥结构2032连接，将台阶区B划分为多个相互独立的台阶分区Bi(i取1～m的整数)；
Stp5、在每个台阶分区Bi中，刻蚀形成分区台阶结构2033；
Stp6、将分区台阶结构2033中的台阶与外界控制线电性连接。
其中，如图3所示，形成堆叠结构2的步骤Stp1与步骤S1相同；如图4-图5所示，对堆叠结构2进行区域划分的步骤Stp2与步骤S2相同，在此不再赘述。
详细地，在步骤Stp3中，如图10所示，在第一核心区A1和第二核心区A2中形成存储阵列结构，该存储阵列结构包括多个存储区块Block，存储区块Block沿着X轴方向延伸，具体的工艺步骤包括导电沟道结构的制作、伪栅极层22的替换(替换成金属栅极层)、共源极的形成等，详细工艺过程可参考现有技术，在此不在赘述。
详细地，在台阶区B中形成第一桥结构2031和第二桥结构2032的步骤Stp4可参考步骤S3，在每个台阶分区Bi中形成分区台阶结构2033的步骤Stp5可参考步骤S4，在此不再重复。
详细地，将分区台阶结构2033中的台阶与外界控制线电性连接的步骤Stp6包括：
将外界控制线一一对应电性连接到副台阶2033a的顶面，使得副台阶2033a的顶面暴露出的金属栅极层与外界控制线连接。
其中，需要先后经过绝缘介质层沉积、接触孔刻蚀与填充等过程。
最终，于本发明的一个实施例中，得到如图9-图12所示的3D NAND存储器件，台阶结构203设置在堆叠结构2的中间，且其包括多个第一桥结构2031、第二桥结构2032和分区台阶结构2033，台阶结构203两侧的第一核心区A1和第二核心区A2中形成的存储阵列结构通过第一桥结构2031相互电连接，记为存储阵列结构102(其包括多个沿着X轴方向延伸的存储区块Block且相邻两个存储区块Block共用一个第一桥结构2031)，通过台阶结构203能同时从堆叠结构2的中间往两边的存储阵列结构103驱动，根据电阻的定义公式R＝ρL/S(其中，R表示电阻，ρ表示电阻的电阻率，L表示电阻的长度，S表示电阻的横截面积)可知，随着传递距离的明显缩短，驱动存储区块Block时的电阻降低为不到单边驱动时的一半，明显改善了驱动时间延迟问题并增强了外界控制线的驱动控制能力。
详细地，如图9-图12所示，该3D NAND存储器件包括：
衬底1；
堆叠结构2，设置在衬底1上，沿着存储区块Block的延伸方向(即沿着X轴方向)，其包括依次设置的第一核心区A1、台阶区B和第二核心区A2；
存储阵列结构103，设置在第一核心区A1和第二核心区A2中，包括多个存储区块Block；
台阶结构203，设置在台阶区B中，包括多个分区台阶结构2033，相邻两个分区台阶结构2033被第一桥结构2031或者第二桥结构2032隔开，第一桥结构2031连接第一核心区A1和第二核心区A2，相邻两个第一桥结构2031通过一个第二桥结构2032连接。
其中，在堆叠结构2的堆叠平面(即XY平面)内，每个第一桥结构2031沿着存储区块Block的延伸方向(即沿着X轴方向)设置，每个第二桥结构2032沿着与存储区块Block的延伸方向相垂直的方向(即沿着Y轴方向)设置。
详细地，如图12所示，在堆叠结构2的堆叠平面(即XY平面)内，在存储区块Block的延伸方向(即X轴方向)上或者存储区块Block的延伸方向的垂直方向(即Y轴方向)上，相邻的两个分区台阶结构2033在堆叠结构2的堆叠方向(即Z轴方向)上相互错开。
同时，每个分区台阶结构2033包括多个相互独立的独立台阶结构，如图12所示的分区台阶结构2033包括三个相互独立的独立台阶结构；此外，如图12所示，在堆叠结构2的堆叠平面(即XY平面)内，在存储区块Block的延伸方向(即X轴方向)上或者存储区块Block的延伸方向的垂直方向(即Y轴方向)上，在每个分区台阶结构2033内，相邻的两个独立台阶结构在堆叠结构2的堆叠方向(即Z轴方向)上同样相互错开。
更详细地，如图12所示，每个独立台阶结构包括多个主台阶2033b和副台阶2033a，多个主台阶2033b沿着存储区块Block的延伸方向(即X轴方向)依次延伸，每个主台阶2033b上设有多个沿着存储区块Block的延伸方向的垂直方向(即Y轴方向)依次延伸的副台阶2033a。
可选地，该3D NAND存储器件包括多个堆叠结构，如图11所示的3D NAND存储器件包括两个堆叠结构，即堆叠结构2和2'，在堆叠结构2中，通过台阶结构203对存储阵列结构102进行双边驱动，在堆叠结构2'中，通过台阶结构204对存储阵列结构103进行双边驱动；可以理解的是，该3D NAND存储器件还可以包括四个、六个、八个等多个堆叠结构；该3DNAND存储器件还包括虚拟台阶结构，相邻两个堆叠结构被虚拟台阶结构隔开，该虚拟台阶结构可以设计的非常陡峭，以减小占用面积。
实施例二
在实施例一中，相邻两个第一桥结构2031之间有且仅有一个第二桥结构2032进行缓冲支撑，第一桥结构2031及台阶结构203的结构稳定性还有待加强，基于此，在本实施例中做出一些改进。
如图13及图14所示，本实施例提出一种台阶结构的制作方法，在台阶区B中形成阻挡层并选择刻蚀阻挡层时，相邻两个第一桥结构2031通过至少一个第二桥结构2032连接，即相邻两个第一桥结构2031可以通过一个第二桥结构2032连接，也可以通过两个第二桥结构2032连接，还可以通过三个及以上的第二桥结构2032连接。
详细地，如图13所示，在台阶区B中，有的相邻两个第一桥结构2031通过一个第二桥结构2032连接，有的相邻两个第一桥结构2031通过两个第二桥结构2032连接，有的相邻两个第一桥结构2031通过三个及以上的第二桥结构2032连接；如图14所示，在台阶区B中，相邻两个第一桥结构2031均通过两个第二桥结构2032连接。可以理解的是，还有其他多种形式的排列分布格局，在此不再赘述。
同时，实施例一中，在堆叠结构2的堆叠平面(即XY平面)内，每个第一桥结构2031沿着存储区块的延伸方向(即X轴方向)设置，每个第二桥结构2032沿着与存储区块的延伸方向相垂直的方向(即Y轴方向)设置，第二桥结构2032与第一桥结构2031相互垂直设置，能高效缓解第一桥结构2031中堆叠的复合层与后续填充的氧化物之间的应力差异；可以理解的是，第二桥结构2032不一定非得与第一桥结构2031相互垂直设置，如图15所示，有的第二桥结构2032并不与相邻的第一桥结构2031相互垂直设置。
此外，在实施例一中，在每个台阶分区Bi中，先进行修剪刻蚀，形成多个(如j个，j为大于等于2的整数)相互独立的独立台阶结构，后部分选择刻蚀进行结构复制，将其中j-1个独立台阶结构复制刻蚀到堆叠结构2的下半部分中且同时使得j个独立台阶结构在堆叠结构2的堆叠方向(即Z轴方向)上相互错开，每个分区台阶结构2033的具体结构比较复杂，对应的刻蚀工艺比较繁琐。
因此，本实施例中，进行修剪刻蚀时，在堆叠结构2(沿Z轴方向)的上半区域中，在每个台阶分区Bi中仅刻蚀形成一个沿X轴方向延伸的独立台阶结构，如图16所示，在X轴方向上相邻的两个独立台阶结构关于Z轴对称；在选择刻蚀时，将(在X轴或Y轴方向上)相邻的两个独立台阶结构中的一个刻蚀复制到堆叠结构2(沿Z轴方向)的下半区域中，如图17所示，使得相邻两个独立台阶结构在Z轴方向上相互错开。如此，但减少了选择复制刻蚀的工作量，简化了部分刻蚀工艺。
综上所述，在本发明所提供的台阶结构的制作方法、3D NAND存储器件的制造方法及3D NAND存储器件中，台阶结构设置在堆叠结构的中间且其包括多个分区台阶结构、第一桥结构和第二桥结构，通过连接第一核心区和第二核心区的第一桥结构，以及分区台阶结构，实现了台阶结构的双边驱动，能从堆叠结构的中间往第一核心区和第二核心区中的存储阵列结构进行驱动，对应的驱动电阻降低，有效降低了驱动时间延迟问题；相邻两个第一桥结构通过至少一个第二桥结构连接，即相邻两个第一桥结构之间设有第二桥结构进行支撑缓冲，能有效缓解第一桥结构中堆叠的复合层与后续填充的氧化物之间的应力差异，提高了第一桥结构及台阶结构的结构稳定性；在形成分区台阶结构时，先对堆叠结构的上半区域进行修剪刻蚀，而后对堆叠结构上半区域形成的第一分区台阶结构的部分区域进行选择刻蚀，将对应的台阶结构刻蚀复制到堆叠结构的下半区域，最终形成完整的分区台阶结构，从而减少了修剪刻蚀的工艺步骤，提高了生产效率，降低了生产成本；在Y轴方向引入的副台阶能有效降低分区台阶结构的长度，同时减少所需掩膜的数量；隔开相邻两个堆叠结构的虚拟台阶结构设计得非常陡峭的台阶，能减小其占用面积，弥补了堆叠结构中间加入台阶结构带来的面积增加问题。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (14)

1.一种3D NAND存储器件的制造方法，其特征在于，包括步骤：
提供衬底，并在所述衬底上形成堆叠结构；
沿着存储区块的延伸方向，将所述堆叠结构依次划分为第一核心区、台阶区和第二核心区；
在所述第一核心区和所述第二核心区中形成存储阵列结构，所述存储阵列结构包括多个所述存储区块；
在所述台阶区中形成阻挡层，并选择刻蚀所述阻挡层，在所述台阶区中形成多个第一桥结构和第二桥结构，所述第一桥结构电性连接所述第一核心区和所述第二核心区，相邻两个所述第一桥结构通过至少一个所述第二桥结构连接，将所述台阶区划分为多个相互独立的台阶分区；
在每个所述台阶分区中，刻蚀形成分区台阶结构；
将所述分区台阶结构中的台阶与外界控制线电性连接。
2.根据权利要求1所述的3D NAND存储器件的制造方法，其特征在于，沿着所述存储区块的延伸方向，将所述堆叠结构依次划分为所述第一核心区、台阶区和第二核心区的步骤包括：
沿着所述存储区块的延伸方向，对所述堆叠结构远离所述衬底的部分区域进行修剪刻蚀，形成两个相互对称的分区台阶，通过两个所述分区台阶，将所述堆叠结构划分为依次排列的所述第一核心区、所述台阶区和所述第二核心区。
3.根据权利要求2所述的3D NAND存储器件的制造方法，其特征在于，在所述堆叠结构的堆叠平面内，每个所述第一桥结构沿着所述存储区块的延伸方向设置，每个所述第二桥结构沿着与所述存储区块的延伸方向相垂直的方向设置。
4.根据权利要求2或3所述的3D NAND存储器件的制造方法，其特征在于，在每个所述台阶分区中，刻蚀形成所述分区台阶结构的步骤包括：
对每个所述台阶分区进行修剪刻蚀，在所述堆叠结构远离所述衬底的部分区域中形成第一分区台阶结构；
在每个所述台阶分区中，对所述第一分区台阶结构进行选择刻蚀，将所述第一分区台阶结构的部分结构复制到所述堆叠结构靠近所述衬底的部分区域，得到第二分区台阶结构，所述第一分区台阶结构的余下部分和所述第二分区台阶结构组成所述分区台阶结构。
5.根据权利要求4所述的3D NAND存储器件的制造方法，其特征在于，对每个所述台阶分区进行修剪刻蚀，在所述堆叠结构远离所述衬底的部分区域中形成所述第一分区台阶结构的步骤包括：
在每个所述台阶分区中，在所述堆叠结构的堆叠平面内，沿着与所述存储区块的延伸方向相互垂直的方向，对所述堆叠结构远离所述衬底的部分区域进行修剪刻蚀，得到N个副台阶；
在每个所述台阶分区中，沿着所述存储区块的延伸方向，对所述堆叠结构远离所述衬底的部分区域进行修剪刻蚀，得到S个主台阶，形成所述第一分区台阶结构；
其中，N、S为大于等于2的整数。
6.根据权利要求5所述的3D NAND存储器件的制造方法，其特征在于，所述第一分区台阶结构包括三个独立台阶结构，相邻两个所述独立台阶结构对称设置，每个所述独立台阶结构包括S/3个依次延伸的所述主台阶，每个所述主台阶上设有N个所述副台阶，其中，S为3的倍数。
7.根据权利要求6所述的3D NAND存储器件的制造方法，其特征在于，对所述第一分区台阶结构进行选择刻蚀，形成所述分区台阶结构的步骤包括：
在每个所述台阶分区中，对两个所述独立台阶结构分别进行刻蚀，将二者复制到所述堆叠结构靠近所述衬底的部分区域中且二者在所述堆叠结构的堆叠方向上相互错开，得到所述第二分区台阶结构，另一个没有被刻蚀的所述独立台阶结构和所述第二分区台阶结构组成所述分区台阶结构。
8.根据权利要求7所述的3D NAND存储器件的制造方法，其特征在于，将所述分区台阶结构中的台阶与所述外界控制线电性连接的步骤包括：
将所述外界控制线一一对应电性连接到所述副台阶的顶面。
9.一种3D NAND存储器件，其特征在于，包括：
衬底；
堆叠结构，设置在所述衬底上，沿着存储区块的延伸方向，其包括依次设置的第一核心区、台阶区和第二核心区；
存储阵列结构，设置在所述第一核心区和所述第二核心区中，包括多个所述存储区块；
台阶结构，设置在所述台阶区中，包括多个分区台阶结构，相邻两个所述分区台阶结构被第一桥结构或第二桥结构隔开，所述第一桥结构电性连接所述第一核心区和所述第二核心区，相邻两个所述第一桥结构通过至少一个所述第二桥结构连接。
10.根据权利要求9所述的3D NAND存储器件，其特征在于，相邻两个所述第一桥结构通过一个所述第二桥结构连接，或者相邻两个所述第一桥结构通过两个所述第二桥结构连接，或者相邻两个所述第一桥结构通过三个所述第二桥结构连接。
11.根据权利要求9或10所述的3D NAND存储器件，其特征在于，在所述堆叠结构的堆叠平面内，所述第一桥结构沿着所述存储区块的延伸方向设置，至少部分所述第二桥结构沿着与所述存储区块的延伸方向相垂直的方向设置。
12.根据权利要求11所述的3D NAND存储器件，其特征在于，在所述堆叠结构的堆叠平面内，在所述存储区块的延伸方向上或者所述存储区块的延伸方向的垂直方向上，相邻的两个所述分区台阶结构在所述堆叠结构的堆叠方向上相互错开。
13.根据权利要求12所述的3D NAND存储器件，其特征在于，所述分区台阶结构包括多个相互独立的独立台阶结构，且在每个所述分区台阶结构内，相邻两个所述独立台阶结构在所述堆叠结构的堆叠方向上相互错开。
14.根据权利要求13所述的3D NAND存储器件，其特征在于，所述独立台阶结构包括多个主台阶和副台阶，多个所述主台阶沿着所述存储区块的延伸方向依次延伸，每个所述主台阶上设有多个沿着所述存储区块的延伸方向的垂直方向依次延伸的所述副台阶。
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