CN114175251B - 三维存储器装置的接触部结构及其形成方法 - Google Patents

三维存储器装置的接触部结构及其形成方法 Download PDF

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Abstract

本公开内容描述了一种三维(3D)存储器装置，包括设置在半导体层上的第一存储器阵列和第二存储器阵列。3D存储器装置还可包括设置在第一存储器阵列与第二存储器阵列之间的阶梯结构。阶梯结构包括第一阶梯区域和第二阶梯区域。第一阶梯区域包括第一阶梯结构，该第一阶梯结构包含在第一方向上下降的第一多个梯级。第二阶梯区域包括第二阶梯结构，该第二阶梯结构包含在第二方向上下降的第二多个梯级。3D存储器装置还可包括设置在第一阶梯区域与第二阶梯区域之间的接触部区域。接触部区域包括延伸穿过绝缘层并进入半导体层中的多个接触部。

Description

三维存储器装置的接触部结构及其形成方法
相关申请的交叉引用
本申请要求享有于2021年2月22日提交的中国专利申请No.2021101961129的优先权，其全部内容通过引用的方式并入本文。
技术领域
本公开内容总体上涉及半导体技术领域，更具体而言，涉及一种用于形成三维(3D)存储器装置的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。因而，平面存储单元的存储密度接近上限。三维(3D)存储器架构可以解决平面存储单元中的密度限制。
发明内容
本公开内容中描述了用于存储器装置的三维(3D)电容器结构及其形成方法的实施例。
在一些实施例中，一种三维(3D)存储器装置可包括设置在半导体层上的第一存储器阵列和第二存储器阵列。3D存储器装置还可包括设置在第一存储器阵列与第二存储器阵列之间的阶梯结构。阶梯结构可以包括第一阶梯区域和第二阶梯区域。第一阶梯区域可包括第一阶梯结构，该第一阶梯结构包含在第一方向上下降的第一多个梯级(stair)。第二阶梯区域可包括第二阶梯结构，该第二阶梯结构包含在第二方向上下降的第二多个梯级。3D存储器装置还可包括设置在所述第一阶梯区域与所述第二阶梯区域之间的接触部区域。接触部区域可以包括延伸穿过绝缘层并进入半导体层中的多个接触部。
在一些实施例中，一种三维(3D)存储器装置可包括第一和第二半导体结构。第一半导体结构可以包括设置在半导体层上的第一存储器阵列和第二存储器阵列。3D存储器装置还可包括阶梯结构，设置在第一存储器阵列与第二存储器阵列之间并且包括第一阶梯结构和第二阶梯结构。第一阶梯结构可包括在第一方向上下降的第一多个梯级。第二阶梯结构可包括在第二方向上下降的第二多个梯级。3D存储器装置还可包括与所述第一阶梯结构和所述第二阶梯结构接触的接触部区域。接触部区域可以包括延伸穿过绝缘层并进入半导体层中的多个接触部。3D存储器装置还可以包括在多个接触部上的第一键合层。第二半导体结构可以包括外围电路和在外围电路上方的第二键合层。第二键合层与第一键合层接触。
在一些实施例中，一种用于形成三维(3D)存储器装置的方法可以包括在半导体层上设置交替层堆叠体，其中，交替层堆叠体可以包括与第一阶梯区域和第二阶梯区域接触的接触部区域。该方法还可以包括在第一阶梯区域和第二阶梯区域中的交替层堆叠体上执行多个蚀刻工艺，其中，多个蚀刻工艺中的每个蚀刻工艺蚀刻交替层堆叠体在接触部区域中的部分。该方法还可包括将隔离电介质层设置在所述接触部区域中以及所述第一阶梯结构和所述第二阶梯结构上。该方法还可以包括在设置于接触部区域中的隔离电介质层中形成多个开口，以及在多个开口中设置导电材料以在TSC区域中形成多个接触部。
在一些实施例中，一种3D存储器装置可包括存储器芯片和外围芯片。存储器芯片可以包括第一衬底和形成在第一衬底上的交替层堆叠体。存储器芯片还可包括第一存储器阵列结构和第二存储器阵列结构、阶梯结构和用于将阶梯结构电耦合到第一或第二存储器阵列结构的连接器。存储器芯片还可包括形成在所述第一存储器阵列与所述第二存储器阵列之间的穿硅接触部(through-silicon contact,TSC)。存储器芯片还可以包括形成在交替层堆叠体上方的互连层和形成在互连层上方的第一键合层。外围芯片可形成在存储器芯片上并键合到第一键合层。外围芯片可通过第一键合层、互连层和TSC电耦合到第一衬底。
在一些实施例中，阶梯结构可以包括沿第一方向形成的第一和第二阶梯区域。形成在第一阶梯区域中的阶梯电耦合到所述第一存储器阵列。形成在第二阶梯区域中的阶梯电耦合到所述第二存储器阵列。
在一些实施例中，3D存储器装置还可以包括沿着第一方向延伸的连接器。连接器沿着第一方向延伸，并电连接第一和第二存储器阵列。在一些实施例中，连接器可以形成在与阶梯区域在相同方向上延伸的连接器区域中。阶梯结构的至少一个梯级可通过连接器电连接到第一和第二存储器阵列。
在一些实施例中，第一阶梯区域中的第一阶梯结构形成在与第二阶梯区域中的第二阶梯结构不同的高度处。
在一些实施例中，TSC形成在第一阶梯区域和第二阶梯区域之间。
在一些实施例中，TSC形成在沿着第一和第二阶梯区域延伸的TSC区域中。
在一些实施例中，阶梯结构包括在第一方向上彼此相对的至少一对阶梯，并且该对阶梯中的每个阶梯可包括相同数量的梯级。
在一些实施例中，外围芯片可以包括被配置为键合到第一键合层的第二键合层。外围芯片还可以包括外围电路，该外围电路形成为与第二键合层接触，并且通过第二键合层电连接到第一键合层。所述外围芯片还可包括与所述外围电路接触的第二衬底。
在一些实施例中，一种用于形成3D存储器装置的方法可包括形成存储器芯片和外围芯片。形成存储器芯片可以包括在第一衬底上形成交替层堆叠体以及沿着第一方向形成第一和第二存储器阵列。该方法还可包括在所述第一存储器阵列与所述第二存储器阵列之间形成阶梯区域和TSC区域。该方法还可以包括在阶梯区域中形成阶梯结构，并且去除交替层堆叠体在TSC区域内的部分以暴露下面的第一衬底。该方法还可以包括在TSC区域中形成TSC，并在TSC上形成互连层，互连层与第一衬底电耦合。该方法还可以包括在互连层上形成第一键合层，并且使用合适的键合技术来键合第一和第二键合层。
在一些实施例中，用于形成TSC的方法可包括在TSC区域中设置隔离电介质材料，在TSC区域中形成开口，以及在开口中设置导电材料。
在一些实施例中，用于形成3D存储器装置的方法可包括在第一存储器阵列与第二存储器阵列之间形成连接器区域，以及在连接器区域中形成连接器。连接器被形成为分别电连接到第一和第二阶梯区域中的第一和第二阶梯结构。
在一些实施例中，用于暴露下面的第一衬底的方法还可以包括在第一和第二阶梯区域中形成不同高度的多个阶梯。在一些实施例中，用于形成多个阶梯的每个蚀刻步骤也可蚀刻交替层堆叠体的在TSC区域中的部分。
在一些实施例中，用于形成多个阶梯的方法可以包括确定多个阶梯中的每个阶梯的高度。阶梯的每个高度等于单个阶梯的高度乘以乘法因子。在一些实施例中，乘法因子是整数值。在一些实施例中，用于形成多个阶梯的蚀刻深度等于单个阶梯的高度乘以奇数。在一些实施例中，蚀刻工艺可以包括在两个或更多个梯级区域中同时蚀刻交替层堆叠体，并且每个蚀刻工艺的蚀刻深度等于单个阶梯的高度乘以偶数。
在一些实施例中，用于形成阶梯结构的方法包括提供掩模层，掩模层包括在第一和第二方向上延伸的开口。该方法还可包括使用所述掩模层执行蚀刻工艺以在所述阶梯区域中形成至少一个梯级。掩模层还可以包括在TSC区域中的开口，并且蚀刻工艺还可以蚀刻交替层堆叠体在TSC区域中的部分。该方法还可以包括修整掩模层并且在修整之后蚀刻交替层堆叠体。该方法还可包括重复修整和蚀刻工艺以形成具有不同高度的阶梯，并在形成上述阶梯的同时去除TSC区域中的交替层堆叠体。
在一些实施例中，阶梯区域包括第一阶梯区域和第二阶梯区域，并且TSC区域形成在第一阶梯区域与第二阶梯区域之间。
在一些实施例中，TSC区域与第一阶梯区域和第二阶梯区域接触并平行。
在一些实施例中，用于形成3D存储器装置的方法还可包括在第二衬底上形成外围电路和在所述外围电路上形成第二键合层。该方法还可以包括使用合适的晶圆键合技术来键合第一和第二键合层。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够构成和使用本公开内容。
图1A示出了根据本公开内容一些实施例的示例性三维(3D)存储器芯片的示意性俯视图。
图1B示出了根据本公开内容一些实施例的3D存储器芯片的区域的示意性俯视图。
图1C示出了根据本公开内容一些实施例的示例性3D存储器阵列结构的一部分的透视图。
图1D示出了根据本公开内容一些实施例的示例性3D存储器阵列结构的截面图。
图2和图3示出了根据本公开内容一些实施例的3D存储器芯片的区域的示意性俯视图。
图4和图5分别示出了根据本公开内容一些实施例的3D存储器装置的存储器区域的示意性透视图和俯视图。
图6和图7分别示出了根据本公开内容一些实施例的3D存储器装置的存储器区域的示意性透视图和俯视图。
图8示出了根据本公开内容一些实施例的在3D存储器装置中形成接触部结构的流程图。
图9-23示出了根据本公开内容一些实施例的在各个工艺阶段的3D存储器装置的各种掩模层的掩模图案和对应的截面图。
当结合附图时，根据下面阐述的具体实施方式，本发明的特征和优点将变得更加明显，在附图中，相似的附图标记始终标识相应的元件。在附图中，相似的附图标记通常表示相同、功能相似和/或结构相似的元件。元件首次出现的附图由相应附图标记中最左边的(一个或多个)数字指示。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义。此外，“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另外的(一个或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向上)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的位置，因此，除非另外说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有一定厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触部层(其中形成有接触部、互连线和/或垂直互连通路(vertical interconnect access,VIA))以及一个或多个电介质层。
在本公开内容中，为了便于描述，“层(tier)”用于指代沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“一层”，字线和下面的绝缘层可以一起被称为“一层”，具有基本相同高度的字线可以是被称为“一层字线”或类似的，等等。
如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程步骤的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
在本公开内容中，术语“水平的/水平地/横向的/横向地”表示标称上平行于衬底的横向表面，术语“垂直的”或“垂直地”表示标称上垂直于衬底的横向表面。
如本文所使用的，术语“3D存储器”是指在横向定向的衬底上具有垂直定向的存储单元晶体管串(在本文中称为“存储串”，诸如NAND串)的三维(3D)半导体器件，使得存储串相对于衬底在垂直方向上延伸。
随着3D存储器(例如，3D NAND闪存)的开发朝向高密度和高容量存储单元发展，3D存储器装置中的阶梯层的数量持续增加。穿硅接触部(TSC)结构延伸穿过阶梯层，并且连接到下层衬底中的结构。随着越来越多的阶梯层彼此堆叠，高质量接触部结构对于提供存储器控制电路与外围装置之间的可靠电连接变得越来越关键。
根据本公开内容的各种实施例提供了用于3D存储器结构的各种区域中的接触部结构的结构和制造方法。例如，可在平行于阶梯结构延伸的区域中或在两个相对的子阶梯结构之间的区域中形成穿硅接触部。子阶梯结构可以指包含特定数量的层并且在横向方向上延伸的阶梯结构的部分。相邻的子阶梯结构可以包括相似数量的层并且在相反的横向方向上延伸。为了提高器件密度并提高基板面(real estate)效率，可以在阶梯区域中形成TSC结构。具体而言，用于在阶梯区域内形成TSC结构的一个或多个操作可与阶梯结构的形成过程同时执行。例如，TSC区域可在阶梯区域内，并且TSC区域的形成包括例如去除交替的电介质层堆叠体的部分，设置隔离电介质层代替交替阶梯结构的被去除部分，形成穿过隔离电介质层的开口，以及在开口中设置导电材料。在一些实施例中，阶梯结构可以在多步骤修整蚀刻工艺期间形成，称为“多截断(multi-chopping)”工艺。修整蚀刻工艺的每个步骤去除TSC区域内的交替的电介质层堆叠体的部分，使得一旦完成多截断工艺，就可以去除TSC区域内的交替的电介质层堆叠体。本公开内容中描述的接触部结构和用于形成接触部结构的方法提供了各种益处，包括但不限于提高的器件密度、降低的制造成本等。
图1A示出了根据本公开内容一些实施例的示例性3D存储器装置100的俯视图。3D存储器装置100可以是存储器芯片(封装)、存储器芯片或存储器芯片的任何部分，且可包括一个或多个存储面101，存储面中的每一个可包括多个存储块103。在每个存储面101处可以发生相同的和并发的操作。存储块103的大小可以是兆字节(MB)，可以是执行擦除操作的最小大小。如图1A中所示，示例性3D存储器装置100包括四个存储面101，且每个存储面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中可以通过诸如位线和字线的互连来寻址每个存储单元。位线和字线可以垂直地(例如，分别以行和列)布置，形成金属线的阵列。位线和字线的方向在图1A和图1B中被标记为“BL”和“WL”。存储块103可以包括存储器阵列，其是存储器装置的核心区域，执行存储功能。
3D存储器装置100还包括外围区域105，即围绕存储面101的区域。外围区域105可包括许多数字、模拟和/或混合信号电路以支持存储器阵列的功能，例如页缓冲器、行和列解码器和感测放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域的普通技术人员来说是显而易见的。
图1A中所示的3D存储器装置100中的外围区域105和存储面101的布置以及每个存储面101中的存储块103的布置仅作为示例提供，并不限制本公开内容的范围。例如，外围区域105可形成在存储面101下方或上方。
参考图1B，示出了根据本公开内容一些实施例的图1A中的区域108的放大俯视图。3D存储器装置100的区域108可包括阶梯区域210和核心阵列区域211。核心阵列区域211可包括沟道结构212的阵列，每个沟道结构包括多个存储单元。阶梯区域210可包括阶梯结构和形成于阶梯结构上的接触部结构214的阵列。在一些实施例中，在WL方向上延伸跨过核心阵列区域211和阶梯区域210的多个缝隙结构216可将存储块划分为多个存储器指状物218。在一些实施例中，缝隙结构216也可以用于在不同的存储器指状物之间进行划分。至少一些缝隙结构216可以用作核心阵列区域211中的沟道结构212的阵列的公共源极接触部。顶部选择栅极切口220可设置在每个存储器指状物218的中间以将存储器指状物218的顶部选择栅极(TSG)划分成两个部分，且借此可将存储器指状物中的存储串划分成两个区域。虽然可以以存储块层级(level)执行3D NAND存储器的擦除操作，但是可以以存储页层级执行读取和写入操作。位线可以电连接到一页中的存储串和另一页中的另一存储串，从而可以一次在一页的存储单元中执行数据操作。在一些实施例中，区域108还包括用于制造期间的工艺变化控制和/或用于附加机械支撑的虚设沟道结构222。
图1C示出了根据本公开内容一些实施例的示例性3D结构120的部分的透视图。结构120包括衬底330、衬底330上方的绝缘层331、绝缘层331上方的一层底部选择栅极(BSG)332，以及堆叠在BSG 332的顶部上以形成交替的导电层和电介质层的膜堆叠体335的多层控制栅极333(也称为“字线(WL)”)。为清晰起见，在图1C中未示出邻近于各层控制栅极的电介质层。示例性3D结构120仅作为示例提供，并不限制本公开内容的范围。本公开内容中所描述的存储器结构可实施于任何合适的存储器阵列结构中。
每层的控制栅极由穿过膜堆叠体335的缝隙结构216-1和216-2分离。在一些实施例中，缝隙结构216-1和216-2在阶梯区域210与核心阵列区域211之间可以是不连续的。结构120可包括位于控制栅极333的堆叠体上方的一层顶部选择栅极(TSG)334。TSG 334、控制栅极333和BSG 332的堆叠体也称为“栅电极”。结构120还包括沟道结构212和在相邻BSG332之间的衬底330的部分中的掺杂源极线区域344。每个沟道结构212包括延伸穿过绝缘层331和交替的导电层和电介质层的膜堆叠体335的沟道孔336。沟道结构212还可以包括沟道孔336的侧壁上的存储膜337、存储膜337上方的沟道层338、以及由沟道层338围绕的芯填充膜339。存储单元340可形成在控制栅极333与沟道结构212的交叉处。结构120还包括在TSG334上方与沟道结构212连接的多条位线(BL)341。结构120还包括通过多个接触部结构214与栅电极连接的多条金属互连线343。膜堆叠体335的边缘被配置为阶梯形状以允许到栅电极的每一层的电连接。
在图1C中，出于说明性目的，连同一层TSG 334和一层BSG 332一起示出了三层控制栅极333-1、333-2和333-3。在该示例中，每个存储串可包括分别对应于控制栅极333-1、333-2和333-3的三个存储单元340-1、340-2和340-3。在一些实施例中，控制栅极的数量和存储单元的数量可大于三个以增加存储容量。结构120还可以包括其他结构，例如TSG切口、公共源极接触部和虚设沟道结构。为了简化，这些结构未在图1C中示出。
为了实现较高的存储密度，已大大增加了3D存储器的垂直WL堆叠体的数量或每个存储串的存储单元的数量，例如，WL堆叠体可超过60或90层或更多。进一步增加垂直WL堆叠体的数量对形成延伸穿过垂直WL堆叠体的沟道结构带来挑战。例如，具有高深宽比(例如，高度与宽度之比)的沟道开口可能导致开口的上部部分的过蚀刻和开口的下部部分的欠蚀刻。不均匀的蚀刻会导致相邻存储单元(例如图1C中所示的存储单元340-1、340-2和340-3)之间的串扰或不期望的耦合。
图1D示出了根据一些实施例的示例性3D存储器结构。图1D中所示的存储器结构140包括诸如存储器芯片10的第一半导体结构和诸如外围芯片20的第二半导体结构。其他合适的结构可以用作第一和第二半导体结构。在一些实施例中，外围芯片20形成在存储器芯片10上方并与其电耦合。
存储器芯片10至少包括第一衬底102、层堆叠体200、穿硅接触部(TSC)300、互连层400和第一键合层500。
第一衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、磷化铟、砷化镓、玻璃、III-V族化合物、任何其他合适的材料或其任何组合。在一些实施例中，第一衬底102可在器件制造之前被双面抛光。在一些实施例中，第一衬底102可在其背侧表面上具有图案，如图1D中所示。图1D中的第一衬底102仅是示例，其并不限制本公开内容的范围。例如，第一衬底102可以是电介质层或任何合适的材料或结构。在一些实施例中，第一衬底102可以包括多晶硅材料。
层堆叠体200包括交替形成的控制栅极201和电介质层202。例如，层堆叠体200可以包括交替地设置在衬底102上的成对的控制栅极201和电介质层202。每对控制栅极201和电介质层202可以被认为是3D存储器结构140的层级(例如，台阶)。在一些实施例中，层堆叠体200可以包括任何合适量的层级，例如60个层级、90个层级或更多。层堆叠体200可通过交替地设置两个电介质层且使用导电层替换两个电介质层中的一个来形成。控制栅极201和电介质层202可以使用一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)或其任何组合)来设置。在一些实施例中，控制栅极201还包括顶部选择栅极结构和底部栅极选择结构中的至少一个。
沿着字线方向(例如，x方向)，可以将层堆叠体200划分为各种区域，诸如包含沟道结构的第一存储器阵列11和第二存储器阵列12。可以在第一存储器阵列11与第二存储器阵列12之间形成阶梯结构。阶梯结构可电耦合到一个或多个存储器阵列。例如，层堆叠体200还包括分别耦合到第一存储器阵列11和第二存储器阵列12的第一阶梯区域13和第二阶梯区域14。在第一阶梯区域13和第二阶梯区域14之间形成接触部区域15。在一些实施例中，第一阶梯区域13和第二阶梯区域14围绕接触部区域15，在一些实施例中，接触部区域可以形成在阶梯区域内。
绝缘层230设置在层堆叠体200上。例如，绝缘层230可以设置在第一阶梯区域13和第二阶梯区域14中的阶梯结构上。在一些实施例中，绝缘层230也可以设置在接触部区域15中，在一些实施例中，绝缘层230可以使用任何合适的绝缘材料形成。例如，绝缘层230可以使用氧化硅、氮化硅、氮氧化硅、任何合适的电介质材料和/或其组合来形成。
层堆叠体200还可以包括各种沟道结构。例如，层堆叠体200可以包括沟道结构203和虚设沟道结构206。
沟道结构203形成在第一存储器阵列11和第二存储器阵列12中。每个沟道结构203延伸穿过控制栅极201和电介质层202的交替层。根据一些实施例，沟道结构203可以包括沿着从每个沟道结构203的中心朝向层堆叠体200的方向布置的隧穿层、存储层和阻挡层。沟道结构203的与顶部或底部选择结构接触的部分可以包括阻挡层和存储层。
也可以穿过层堆叠体200形成虚设沟道结构206。在一些实施例中，除了虚设沟道结构206的顶部部分可以不包含用于连接到导电线的接触部结构之外，虚设沟道结构206的结构和组成可以类似于沟道结构203。在一些实施例中，可以用绝缘材料填充虚设沟道结构。
接触部区域15可以包括TSC 300。在一些实施例中，TSC 300可延伸穿过衬底102并与诸如接触部焊盘302的接触部焊盘接触。TSC 300可被配置为通过接触部焊盘302电耦合到外部电连接部(图1D中未示出)。TSC 300可用于将信号传输到外部电路或嵌入在衬底102中的器件。在一些实施例中，每个TSC 300可包括在垂直方向(例如，z方向)上延伸并被绝缘层围绕的导电结构。
接触部结构204可以形成在层堆叠体200上。每个接触部结构204可以延伸穿过绝缘层230和电介质层202，使得接触部结构的底表面与控制栅极201接触并电耦合到该控制栅极201。接触部结构204的顶表面可以连接到互连层400的接触部结构。
互连层400形成在层堆叠体200上方，并连接到沟道结构203、接触部结构204、TSC300和存储器结构140的任何其他合适的结构。互连层400可以包括横向延伸的导线和用于连接不同层级上的导线的过孔。在一些实施例中，互连层400可以与第一键合层500接触。
对于具有较高层数的3D存储器结构，例如具有60、90或更多堆叠WL层的存储器结构，在存储器阵列之间形成阶梯区域和TSC可提供各种益处。例如，与具有在存储区域之间形成的TSC的结构相比，可以减小互连的水平长度，这继而减小了电阻并增加了器件密度。
外围芯片20至少包括第二键合层700、外围电路800和第二衬底900。外围芯片20可包括任何其他合适的结构且为简单起见未在图1D中示出。
第二键合层700可以使用与第一键合层500类似的材料形成。例如，第一键合层500和第二键合层700可以使用诸如氧化硅、氮化硅、氮氧化硅、任何合适的电介质材料和/或其组合之类的电介质材料来形成。在一些实施例中，第一键合层500和第二键合层700可以使用不同的材料形成。
外围电路800可包括任何合适的半导体器件，例如，低电压或高电压器件、金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT)、二极管、电阻器、电容器、电感器等。外围电路800还包括互连结构。例如，外围电路800可以包括电连接到形成在外围电路800和衬底900中的电路的过孔和导线。互连结构可以通过嵌入在第一键合层500和第二键合层700中的键合焊盘电连接到形成在存储器芯片10中的电路。
第二衬底900可以使用与第一衬底102类似的材料形成。在一些实施例中，外围电路800和第二衬底900可以包括合适的CMOS器件904。在一些实施例中，第二衬底900可以是任何合适的结构，例如半导体层或电介质层。
外围芯片20可与存储器芯片10分开制造且被翻转以键合到存储器芯片10。在一些实施例中，第一键合层500和第二键合层700彼此压靠并且使用合适的键合技术键合，例如混合键合技术。在一些实施例中，第一键合层500的接触部焊盘501和第二键合层700的接触部焊盘701对准并且键合在一起。
图2示出了根据本公开内容一些实施例的3D存储器芯片的区域的示意性俯视图。3D存储器装置2000包括存储器区域200a-200f。每个存储器区域(例如，存储器指状物或块)通过诸如栅极线缝隙(GLS)的缝隙结构205与相邻的存储器区域分离。每个缝隙结构在平面图中以直线图案(平行于晶圆平面)沿WL方向横向延伸。在一些实施例中，缝隙结构205将第一存储器区域200a与相邻的第二存储器区域200b分开。在一些实施例中，缝隙结构205是可选的，并且可以不形成在相邻的存储器区域之间。例如，可以省略第一存储器区域200a和第二存储器区域200b之间、第三存储器区域200c和第四存储器区域200d之间、和/或第五存储器区域200e和第六存储器区域200f之间的缝隙结构205。在一些实施例中，缝隙结构205在阶梯区域中可以是不连续的。3D存储器装置2000可以还包括任何其他合适的存储器区域，并且为了简单起见未在图2中示出。在一些实施例中，第一存储器区域200a包括第一存储器阵列210a和第二存储器阵列211a。阶梯结构220a分别形成在第一阶梯区域13a和第二阶梯区域14a中。阶梯结构220a也形成在第一存储器阵列210a与第二存储器阵列211a之间。连接器212a用于将阶梯结构220a电耦合到第一存储器阵列210a和第二存储器阵列211a中的至少一个。在一些实施例中，连接器也可以被称为桥接结构，并且形成连接器的区域可以被称为桥接区域。第一TSC区域15a形成在阶梯结构220a的两个部分之间。
第三存储器区域200c包括第一存储器阵列210c和第二存储器阵列211c。第一阶梯区域13c和第二阶梯区域14c可形成在第一存储器阵列210c与第二存储器阵列211c之间。TSC区域15c可形成在第一阶梯区域13c和第二阶梯区域14c之间并与它们邻接(例如，直接接触)。连接器16c可形成在第一阶梯区域13c、第二阶梯区域14c和TSC区域15c中。
也可以在3D存储器装置2000中形成其他存储器区域。例如，第五存储器区域200e至少包括第一存储器阵列210e、第二存储器阵列211e、连接器212e和阶梯结构220e。
图3示出了根据本公开内容一些实施例的3D存储器芯片的存储器区域的示意性俯视图。具体而言，图3是图2的第一存储器区域200a的放大图。如图3所示，第一存储器区域200a是层堆叠体200的被缝隙结构205分开的部分。第一存储器区域200a包括沟道结构203，其可由顶部选择栅极切口207分成两组。在一些实施例中，顶部选择栅极切口207可延伸到阶梯区域中。在一些实施例中，第一存储器区200a还包括接触部结构204和虚设沟道结构206。包括TSC 300的第一TSC区域15a形成在阶梯结构220a之间。
图4和图5分别示出了根据本公开内容一些实施例的3D存储器芯片的存储器区域的示意性透视图和俯视图。例如，图4是图2的第五存储器区域200e的放大示意性透视图，其至少包括第一存储器阵列210e、第二存储器阵列211e、连接器212e和阶梯结构220e。图4和图5示出了存储器阵列的部分，且为了简单起见未示出例如额外存储器阵列的额外结构。例如，第五存储器阵列200e可包括其他合适的结构且为了简单起见未在图4和图5中示出。除了其他的以外，图4和图5示出了与阶梯结构平行形成的TSC区域。
阶梯结构220e可以包括多个阶梯221e-228e。在一些实施例中，阶梯221e-228e还可以被称为子阶梯。在一些实施例中，阶梯221e-228e中的每一个阶梯可以邻接(例如，直接接触)相邻阶梯。例如，阶梯221e可以邻接阶梯222e。每个阶梯包括至少一个或多个梯级，并且最底部梯级可以是控制栅极201(图4中未示出)的部分。在一些实施例中，阶梯结构220e包括多个相邻的阶梯对，这些阶梯对具有在彼此相反的方向上下降的梯级。例如，阶梯221e与阶梯222e相邻，前者包含在x方向上下降的梯级，而后者包含在负x方向上下降的梯级。阶梯222e也可以形成在阶梯221e下方的水平高度处，如图4所示。具体而言，阶梯222e的最顶部梯级可以形成在阶梯221e的最底部梯级的下方。阶梯221e-228e中的每一个阶梯的至少一个梯级通过连接器212e电连接到第一存储器阵列210e或第二存储器阵列211e。在一些实施例中，连接器212e可以被分成分别连接到第一存储器阵列210e和第二存储器阵列211e的两个部分。
阶梯结构220e的每个阶梯可包含合适数量的梯级。例如，图4中所示的阶梯226e和228e可以各自具有五个台阶。为了简单起见，图4中省略了用于其他阶梯的台阶的示意图。在一些实施例中，阶梯226e的最底部台阶226-1e可以通过连接器212e电耦合到第一存储器阵列210e和/或第二存储器阵列211e。参考图4和图5，第五存储器区域200e的控制栅极可以至少形成在第一存储器区域11e、第二存储器区域12e、第二阶梯区域14e和连接器区域212e中。每个接触部结构204延伸穿过绝缘层230以与阶梯结构的层级物理接触。
TSC区域15e形成在第一存储器阵列210e和第二存储器阵列211e之间。在一些实施例中，TSC区域15e可形成为在字线方向(例如，x方向)上延伸并与阶梯结构平行。随后可以在TSC区域15e中设置隔离电介质材料，并且可以形成延伸穿过TSC区域15e中的隔离电介质材料的TSC。
阶梯221e-228e可以沿着垂直方向(例如，z方向)形成在不同的层级处。在一些实施例中，一对阶梯，例如相对的阶梯221e和222e，可以形成在不同的垂直层级处。例如，阶梯221e的最底部梯级可以形成在其中形成阶梯222e的最顶部梯级的另一水平面上方的水平面中。作为另一示例，阶梯226e可以形成在阶梯228e下方。具体而言，阶梯226e的最顶部梯级226-2e可以在其中形成阶梯228e的最底部梯级228-1e的水平面下方的水平面处。阶梯221e-228e中的每个梯级可以连接到对应的接触部204(为了简单起见，在图4中未示出)。
图6和7分别示出了根据本公开内容一些实施例的3D存储器芯片的存储器区域的示意性透视图和俯视图。例如，图6是图2的第三存储器区域200c的放大示意性透视图，其至少包括第一存储器阵列210c、第二存储器阵列211c、连接器212c和阶梯结构220c。第三存储器阵列200c可包括其他合适的结构，且为了简单起见未在图6和图7中示出。图6和图7示出了形成在阶梯区域内和相对的阶梯结构之间的TSC区域。
类似于图4中所示的阶梯结构220e，阶梯结构220c可包括形成在第一存储器阵列210c和第二存储器阵列211c之间的多个阶梯221c-228c。在一些实施例中，阶梯结构220c包括具有彼此相对的斜坡的多个阶梯。TSC区域可形成在一对相对的阶梯结构之间。例如，TSC区域15c可形成在相对的阶梯223c和224c之间。即，阶梯结构220c可由TSC区域15c分成两个阶梯区域。例如，第一阶梯区域可以包括阶梯221c-223c，而第二阶梯区域可以包括阶梯224c-228c。尽管图6中示出了一个TSC区域15c，但是在221c-228c的其他合适的阶梯之间可以形成另外的TSC区域。如图6所示，阶梯223c包含在x方向上下降的梯级，阶梯224c包含在负x方向上下降的梯级。在一些实施例中，阶梯223c和224各自包含在相同方向上下降的梯级，诸如在x方向或负x方向上。在另一示例中，阶梯结构221c和223c可以各自包括在正x方向上下降的梯级，而邻接阶梯结构221c和223c形成的阶梯结构222c包括在负x方向上下降的梯级。随后可以在TSC区域15c中设置隔离电介质材料，并且可以形成延伸穿过TSC区域15c中的隔离电介质材料的TSC。在一些实施例中，TSC区域15c可在位线方向(例如，y方向)上延伸。在一些实施例中，连接器区域16可以在字线方向上延伸，并且形成在第一存储器区域11和第二存储器区域12之间。在一些实施例中，连接器区域16可以穿过第三存储器区域200c的区域(例如，中心区域)形成。具体而言，可以在连接器区域16的两侧上形成诸如第一阶梯结构13c和第二阶梯结构14c的阶梯结构。连接器212c可以形成在连接器区域16内。
图8是根据本公开内容的一些实施例的用于在3D存储器装置中形成TSC结构的示例性方法800的流程图。方法800的操作可以以不同的顺序和/或变化来执行，并且方法800可以包括为了简单起见而未描述的更多操作。图9-23是用于形成TSC结构的掩模图案和示例性半导体结构的各种视图。作为示例性截面图提供图9-23以便于解释方法800。提供图9-18以示出用于形成图2和图6的第三存储器区域200c的示例性图案化和光刻工艺。提供图19-23以示出用于形成图2和图4的第三存储器区域200e的示例性图案化和光刻工艺。尽管此处作为示例描述了在阶梯区域内或与阶梯区域相邻形成TSC结构的制造过程，但是该制造过程可以被应用于在3D存储器装置的任何合适的区域中形成TSC。此处提供的制造过程是示例性的，并且可以执行在这些附图中未示出的根据本公开内容的替代过程。
方法800包括操作S100、S200和S300。具体而言，操作S100包括用于形成包含阶梯区域中的TSC区域的存储器芯片的操作等。操作S200包括用于形成外围芯片的操作等。操作S300包括使用合适的键合技术键合存储器芯片和外围芯片的操作。
参考图8，在操作S100的操作S101处，根据一些实施例，可以将交替层堆叠体设置在第一衬底上。在一些实施例中，可以将电介质层和牺牲层交替地设置在第一衬底上。第一衬底和电介质层的示例可以是第一衬底102和电介质层202。牺牲层可以在形成控制栅极201之前形成。在一些实施例中，可以使用氮化硅形成牺牲层。
参考图8，在操作S100的操作S102处，根据一些实施例，可以在第一衬底上形成阶梯结构。例如，阶梯结构可以形成在操作S101中形成的交替层堆叠体的不同区域中。阶梯结构可被划分成多个区域，诸如第一和第二阶梯区域。在一些实施例中，在图案化和蚀刻阶梯结构期间，可以同时去除TSC区域内的交替的电介质层堆叠体。在一些实施例中，如参考图6和图9-18所描述的，TSC区域形成在阶梯区域内和相对的子阶梯结构之间。在一些实施例中，如参考图4和图19-23所描述的，TSC区域与阶梯区域相邻和/或平行地形成。TSC区域可形成在阶梯区域中的任何合适的区域中以减小器件占用区域、提高器件密度并减小导线长度，这继而减小功耗。仅为了易于描述，阶梯区域或阶梯结构可以包含多个子阶梯结构。子阶梯结构也可以称为阶梯结构本身，并且可以包括多个上升梯级或下降梯级。
TSC区域可形成在阶梯区域内和相对的子阶梯结构之间，如参考图6和图9-18所描述的。参考图9，掩模层600包括对应于阶梯区域和TSC区域的开口。具体而言，掩模层600包括具有用于覆盖第一存储器阵列210c和第二存储器阵列211c的图案601的阶梯图案610。阶梯图案610还包括用于形成缝隙结构205的开口。在一些实施例中，阶梯图案610还包括在位线方向(例如，y方向)上延伸的开口603。开口603可以确定彼此面对的阶梯对的数量，因此，开口603的数量可以取决于存储器装置的最终产品中的阶梯结构的布置。每个开口603可以具有基本上矩形的形状。掩模层610还可以包括用于形成连接器区域的图案602。在一些实施例中，连接器区域可电耦合到第一存储器阵列210c和/或第二存储器阵列211c。在一些实施例中，掩模层600可以是使用任何合适的材料形成的硬掩模，所述材料诸如多晶硅、高k电介质材料(例如，具有大于约3.9的介电常数的材料)、任何合适的材料和/或其组合。可以使用掩模层600作为蚀刻掩模来蚀刻交替电介质层堆叠体的下层暴露部分。可以使用蚀刻工艺来使用掩模层600作为蚀刻掩模蚀刻下层材料。初始蚀刻工艺形成均匀的阶梯结构(例如，在相同的水平层级上形成的每个阶梯)，如图14所示。
在完成初始蚀刻工艺之后，可以在随后的修整蚀刻工艺中使用一个或多个修整掩模，以形成阶梯和其他合适的结构。参考图10-13描述修整掩模620-650。修整掩模620-650中的每一个至少包括在基本相同的区域中用于形成TSC区域15c的开口，使得每个修整蚀刻工艺去除TSC区域15c中的部分下层材料，直到暴露出下层衬底的顶表面。在一些实施例中，修整掩模620-650可以是软掩模(例如，光致抗蚀剂掩模)，其可以在修整蚀刻工艺中被修整以形成阶梯。在一些实施例中，可以通过使用旋涂涂覆光致抗蚀剂层并且使用光刻和显影工艺对涂覆的光致抗蚀剂层进行图案化来形成掩模层600。
修整蚀刻工艺可以形成具有不同高度的阶梯结构。参考图6，阶梯221c-228c可各自形成在不同的高度处。每个阶梯的高度由从第一存储器阵列210c和第二存储器阵列211c的顶表面到阶梯221c-228c中的每一个阶梯的最顶梯级的顶表面测量的对应蚀刻深度确定。在一些实施例中，可通过将阶梯结构的高度乘以乘法因子来计算对应结构的蚀刻深度。在一些实施例中，乘法因子是整数值。作为示例，阶梯221c-223c、TSC区域15c(具有基本上等于阶梯宽度的两倍的宽度)和阶梯224c-228c的乘法因子分别为0、4、5、8、8、7、6、2、3和1。
第一修整蚀刻工艺使用图10所示的修整掩模620来执行第一蚀刻工艺。修整掩模620包括暴露阶梯223c、224c、227c、228c和TSC区域15c的开口621。区域623表示修整掩模620-650上的透明的区域，使得TSC区域15c被暴露于修整蚀刻工艺的多个蚀刻工艺。第二、第三和第四修整蚀刻工艺分别使用修整掩模630、640和650作为蚀刻掩模，以分别形成图16、图17和图18中所示的结构。
TSC区域可与阶梯区域相邻并平行地形成，如参考图4和图19-23所描述的。参考图19，掩模层1000包括对应于阶梯区域和TSC区域的开口。具体而言，掩模层1000包括具有用于覆盖第一存储器阵列210e和第二存储器阵列211e的图案901的阶梯图案1010。TSC区域15e可在字线方向(例如x方向)上横向延伸，并与其中形成阶梯区域220e的阶梯区域平行。形成与阶梯区域平行的TSC区域可提供改善的器件密度、降低的制造成本等益处。修整掩模1020-1050可以基本上类似于修整掩模620-650，并且可以用类似的附图标记来标记类似的结构。修整掩模1020-1050中的每一个至少包括在基本相同的区域中用于形成TSC区域15e的区域923，使得每个修整蚀刻工艺去除TSC区域15e中的下层交替的电介质材料的部分，直到暴露出下层衬底的顶表面。
参考图8，在操作S100的操作S103处，根据一些实施例，可以暴露下层衬底的顶表面。如图18所示，继续进行图13所示的使用修整掩模650的第四修整蚀刻工艺，直到完全去除TSC区域15c上方的材料。在一些实施例中，可以暴露衬底102的顶表面(图18中未示出，但图1D中示出)。可以通过诸如上述第四修整蚀刻工艺的修整蚀刻工艺，或者通过合适的单独蚀刻工艺来完成下层衬底的暴露。
参考图8，在操作S100的操作S104处，根据一些实施例，可以在TSC区域中形成TSC。TSC和TSC区域的示例可以是图1D中所示的TSC 300和TSC区域15c，为了简单起见，本文中不再进行描述。TSC可通过例如穿过隔离电介质层蚀刻开口并在开口中设置一种或多种导电材料来形成。
参考图8，在操作S100的操作S105处，根据一些实施例，可以形成存储串。存储串可延伸穿过交替的层堆叠体且每个存储串可包括存储单元堆叠体。存储串的示例可以是图1C中所示出的形成在核心阵列区域211中的沟道结构212的阵列，并且为了简单起见，本文不再进行描述。
参考图8，在操作S100的操作S106处，根据一些实施例，可以形成控制栅极。在一些实施例中，可通过去除交替电介质层的堆叠体的电介质层且设置导电材料代替被去除的电介质层来形成控制栅极。控制栅极的示例可以是图1C中所描述的控制栅极333，为了简单起见，本文中不再进行描述。
参考图8，在操作S100的操作S107处，根据一些实施例，可以形成互连层。互连层可以包括在3D存储器装置的不同结构之间提供电连接的导电焊盘和线。互连层的示例可以是图1D中所示的互连层400的阵列，并且为了简单起见，本文中不再进行描述。
参考图8，在操作S100的操作S108处，根据一些实施例，可以形成第一键合层。第一键合层可以形成在包封阶梯结构、TSC、存储器阵列等的隔离电介质材料的顶表面上。第一键合层的示例可以是图1C中所描述的第一键合层500，为了简单起见，本文中不再进行描述。
参考图8，操作S200包括用于形成外围芯片的操作等。在操作S200的操作S201处，根据一些实施例，形成外围电路。外围电路可包括用于操作存储器装置的任何合适的半导体器件，例如，低电压或高电压器件、金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT)、二极管、电阻器、电容器、电感器等。外围电路的示例可以是图1D中所描述的外围电路800，为了简单起见，本文中不再进行描述。在操作S200的操作S202处，根据一些实施例，形成第二键合层。第二键合层可以使用适合于晶圆键合的电介质材料形成。在一些实施例中，导电结构(例如，金属键合焊盘)可形成在第二键合层中。第二键合层的示例可以是图1D中所描述的第二键合层700，为了简单起见，本文中不再进行描述。
参考图8，在操作S300，根据一些实施例，通过合适的晶圆键合技术键合第一和第二键合层。第一和第二键合层可以使用混合键合技术彼此附接，在此期间，来自存储器芯片和外围芯片的电介质层和导电结构分别以面对面的方式彼此接触和键合。在一些实施例中，对准并键合诸如来自相应芯片的金属键合焊盘的导电结构以实现电连接。键合的第一键合层和第二键合层的示例可以是图1D中所示的第一键合层500和第二键合层700，为了简单起见，本文中不再进行详细描述。
根据本公开内容的各种实施例提供了用于3D存储器结构的各种区域中的接触部结构的结构和制造方法。例如，可在平行于阶梯结构延伸的区域中或在两个相对阶梯结构之间的区域中形成穿硅接触部。通过去除交替的电介质层堆叠体的部分、设置隔离电介质层以代替交替阶梯结构的被去除部分、形成穿过隔离电介质层的开口以及在开口中设置导电材料，可以在接触部区域中形成接触部结构。在一些实施例中，阶梯结构可以在多步骤修整蚀刻工艺期间形成，称为“多截断”工艺。本公开内容中描述的接触部结构和用于形成接触部结构的方法提供了各种益处，包括但不限于改善的器件密度、降低的制造成本等。
以上对具体实施例的描述将充分揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据本公开内容和指导来解释。
上面已经借助于功能构件块描述了本公开内容的实施例，所述功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要合适地执行了特定功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同变换来限定。

Claims (18)

1.一种三维(3D)存储器装置，包括：
设置在半导体层上的第一存储器阵列和第二存储器阵列；
设置在所述第一存储器阵列与所述第二存储器阵列之间的阶梯结构，其中：
所述阶梯结构包括第一阶梯区域和第二阶梯区域；
所述第一阶梯区域包括第一阶梯结构，其中，所述第一阶梯结构包括在第一方向上下降的第一多个梯级；并且
所述第二阶梯区域包括第二阶梯结构，其中，所述第二阶梯结构包括在第二方向上下降的第二多个梯级；
在所述第一存储器阵列与所述第二存储器阵列之间、并且在字线方向上延伸的连接器结构，其中，所述连接器结构位于相邻缝隙结构之间，所述第一多个梯级中的至少一个梯级通过所述连接器结构电耦合到所述第一存储器阵列或所述第二存储器阵列结构；以及
设置在所述第一存储器阵列与所述第二存储器阵列之间的接触部区域，其中，所述接触部区域位于所述相邻缝隙结构之间，所述接触部区域在所述字线方向上延伸并与所述阶梯结构平行，并且所述接触部区域包括延伸穿过绝缘层并进入所述半导体层中的多个接触部。
2.根据权利要求1所述的3D存储器装置，其中，所述第一方向与所述第二方向相同。
3.根据权利要求1所述的3D存储器装置，其中，所述第一方向与所述第二方向是不同的方向。
4.根据权利要求1所述的3D存储器装置，其中，所述多个接触部与所述半导体层接触。
5.根据权利要求1所述的3D存储器装置，其中，所述第一阶梯区域还包括第三阶梯结构，所述第三阶梯结构包括在与所述第一方向相反的所述第二方向上下降的第三多个梯级。
6.根据权利要求5所述的3D存储器装置，其中，所述第一多个梯级的最顶部梯级在所述第三多个梯级的最底部梯级下方。
7.根据权利要求5所述的3D存储器装置，其中，所述第一阶梯区域还包括第四阶梯结构，所述第四阶梯结构包括在所述第一方向上下降的第四多个梯级，并且其中，所述第三阶梯结构邻接所述第一阶梯结构和所述第四阶梯结构。
8.根据权利要求1所述的3D存储器装置，还包括：
在所述多个接触部和所述阶梯结构上方的键合层；以及
与所述键合层接触的半导体结构，其中，所述半导体结构包括外围芯片。
9.一种三维(3D)存储器装置，包括：
第一半导体结构，包括：
设置在半导体层上的第一存储器阵列结构和第二存储器阵列结构；
阶梯结构，设置在所述第一存储器阵列结构与所述第二存储器阵列结构之间并且包括第一阶梯结构和第二阶梯结构，其中：
所述第一阶梯结构包括在第一方向上下降的第一多个梯级；并且
所述第二阶梯结构包括在第二方向上下降的第二多个梯级；
在所述第一存储器阵列结构与所述第二存储器阵列结构之间并且在字线方向上延伸的连接器结构，其中，所述连接器结构位于相邻缝隙结构之间，所述第一多个梯级中的至少一个梯级通过所述连接器结构电耦合到所述第一存储器阵列或所述第二存储器阵列结构；
在所述第一存储器阵列与所述第二存储器阵列之间的接触部区域，其中，所述接触部区域位于所述相邻缝隙结构之间，所述接触部区域在所述字线方向上延伸并与所述阶梯结构平行，并且所述接触部区域包括延伸穿过绝缘层并进入所述半导体层中的多个接触部；以及
在所述多个接触部上方的第一键合层；以及
第二半导体结构，包括：
外围电路；以及
在所述外围电路上方的第二键合层，其中，所述第二键合层与所述第一键合层接触。
10.根据权利要求9所述的3D存储器装置，其中，所述第一方向与所述第二方向相同。
11.根据权利要求9所述的3D存储器装置，其中，所述第一方向与所述第二方向是不同的方向。
12.根据权利要求9所述的3D存储器装置，还包括邻接所述第二阶梯结构的第三阶梯结构，其中，所述第三阶梯结构包括在所述第一方向上下降的第三多个梯级。
13.根据权利要求12所述的3D存储器装置，其中：
所述第一方向和所述第二方向彼此相反。
14.一种用于形成三维(3D)存储器装置的方法，包括：
在半导体层上设置交替层堆叠体，其中，所述交替层堆叠体包括第一存储器阵列和第二存储器阵列、位于所述第一存储器阵列和所述第二存储器阵列之间的第一阶梯区域和第二阶梯区域、以及与所述第一阶梯区域和所述第二阶梯区域接触的接触部区域；
在所述第一阶梯区域和所述第二阶梯区域中的所述交替层堆叠体上执行蚀刻工艺，其中，多个蚀刻工艺中的每个蚀刻工艺蚀刻所述交替层堆叠体在所述接触部区域中的部分，使得所述接触部区域在字线方向上横向延伸、与所述第一阶梯区域和所述第二阶梯区域平行并位于相邻缝隙结构之间；
在所述第一存储器阵列与所述第二存储器阵列之间并且在所述相邻缝隙结构之间形成在所述字线方向上延伸的连接器结构，以电耦合到所述第一存储器阵列和/或所述第二存储器阵列结构；
将绝缘电介质层设置在所述接触部区域中和所述交替层堆叠体上；
形成穿过设置在接触部区域中的所述绝缘电介质层并进入所述半导体层中的多个开口；以及
在所述多个开口中设置导电材料以在所述接触部区域中形成多个接触部。
15.根据权利要求14所述的方法，其中，所述蚀刻工艺暴露所述半导体层在所述接触部区域中的顶表面。
16.根据权利要求14所述的方法，其中，在所述交替层堆叠体上执行所述蚀刻工艺包括：
在所述第一阶梯区域中形成第一阶梯结构，其中，所述第一阶梯结构包括在第一方向上下降的第一多个梯级；以及
在所述第二阶梯区域中形成第二阶梯结构，其中，所述第二阶梯结构包括在不同于所述第一方向的第二方向上下降的第二多个梯级，并且其中，所述接触部区域邻接所述第一阶梯结构和所述第二阶梯结构。
17.根据权利要求16所述的方法，还包括蚀刻所述第一阶梯区域中的所述交替层堆叠体以在所述第一阶梯区域中形成第三阶梯结构，其中，所述第三阶梯结构邻接所述第一阶梯结构并且包括在所述第二方向上下降的第三多个梯级。
18.根据权利要求14所述的方法，其中，所述蚀刻工艺包括使用掩模层来蚀刻所述交替层堆叠体，其中，所述掩模层包括所述接触部区域中的开口。
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Publication number Priority date Publication date Assignee Title
US11641746B2 (en) * 2021-02-25 2023-05-02 Sandisk Technologies Llc Three-dimensional memory device with peripheral circuit located over support pillar array and method of making thereof
KR20220138906A (ko) * 2021-04-06 2022-10-14 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
US11688689B2 (en) * 2021-05-06 2023-06-27 Micron Technology, Inc. Electronic devices including stair step structures, and related memory devices, systems, and methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021607A (zh) * 2018-01-10 2019-07-16 三星电子株式会社 三维半导体器件及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
JP5912637B2 (ja) * 2012-02-17 2016-04-27 東京エレクトロン株式会社 半導体装置の製造方法
WO2021189189A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
KR20220129620A (ko) * 2020-04-14 2022-09-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 후면 인터커넥트 구조물들을 갖는 3차원 메모리 디바이스
WO2021226979A1 (en) * 2020-05-15 2021-11-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021607A (zh) * 2018-01-10 2019-07-16 三星电子株式会社 三维半导体器件及其形成方法

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