TWI575661B

TWI575661B - 具有鏡像落著區之多層三維結構

Info

Publication number: TWI575661B
Application number: TW104132641A
Authority: TW
Inventors: 楊金成; 林烙躍; 江昱維
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-10-02
Filing date: 2015-10-02
Publication date: 2017-03-21
Also published as: TW201714249A

Description

具有鏡像落著區之多層三維結構

本發明是有關於一種三維積體電路(3-D integrated circuit)之裝置，且特別是有關於一種改良接觸主動層(active layers)之落著區(landing regions)的層間導體(interlayer conductors)其製程裕度(process window)之裝置。

三維積體電路包括多個主動層，其中設置有導體元件或半導體元件。三維記憶體積體電路包括二維記憶胞陣列的疊層。疊層中的主動層可例如包括位元線(bit lines)或字元線(word lines)，這些位元線或字元線必須被連接到週邊電路，例如解碼器(decoder)、感測放大器(sense amplifier)和類似者。在一些配置中，此連接是使用從各主動層延伸至一路由層(routing layer)的層間導體來達成，路由層例如是位於二維陣列疊層上方的一圖案化金屬層。圖案化金屬層可用以在陣列和適當的週邊電路之間傳遞訊號和偏壓。類似的訊號路由結構可用於三維積體電路的其他類型。

三維積體電路也可包括其他種類的結構，包括三維垂直閘極結構(vertical gate structure)以及三維垂直通道結構(Vertical channel structure)。這兩種都具有交錯的主動層與絕緣層的疊層，並具有延伸至位於不同的主動層之上之落著區的層間導體，此些落著區又稱為落著墊(landing pads)。

層間導體具有依形成接觸的主動層而變化的長度。隨著主動層的數目增加，包括於層間導體之形成中的一些製程可能變得更加困難。其中一個變得更加困難的理由是在於，隨著層間導體的長度變長，此層間導體逐漸變細而得到較小的徑向尺寸(diametrical dimension)，如此一來減低了在層間導體與主動層上的落著區之間的製程裕度。

本發明係敘述一種積體電路，包括區塊以及位於區塊之上的全域線(global lines)。區塊包括多個階層(levels)，階層包括相對應之記憶胞二維陣列，相對應之二維陣列包括與耦接於陣列中對應之複數個記憶胞的垂直線(vertical lines)交錯的水平線(horizontal lines)。給定區塊中之階層包括與給定區塊中之水平線電性連接的對應之接觸墊(contact pads)。全域線包括連接器(connectors)。連接器耦接於給定之全域線，而使其耦接至區塊之對應接觸墊之落著區。區塊包括第一區塊與第二區塊，配置為有關第一區塊之第一組該些接觸墊相鄰於有關第二區塊之第二組該些接觸墊。第一區塊及第二區塊兩者之接觸墊之落著區係彼此為複數個鏡像表面(mirror image surfaces)。

本發明所敘述之積體電路之實施例可包括下列內容中的一種或是多種。水平線可為位元線，而垂直線可為字元線。每一個區塊可具有N個階層(此處N個階層之階層指數(level index)z分別為1至N)；連接器可配置為對應全域線，使得有關第一區塊之第一組該些接觸墊之階層中的階層指數自第一階層至第二階層可朝著第二組該些接觸墊之相對應的階層以階梯狀方式改變；有關第二區塊之第二組該些接觸墊之階層中的階層指數自第一階層至第二階層可朝著第一組該些接觸墊之相對應的階層以階梯狀方式(stepped fashion)改變；並且，第一區塊與第二區塊中接觸位於第一階層之接觸墊的連接器可彼此相鄰，且其間沒有其他的連接器。第一組該些接觸墊及第二組該些接觸墊可大致上為V字形排列(V-shaped arrangement)。記憶胞之陣列可包括反及閘陣列(NAND arrays)，且水平線可包括區域字元線(local bit lines)。

本發明係敘述一種三維結構，包括基板，以及絕緣層及主動層於基板之上交替堆疊所形成之多個階層之第一單元(first unit)及第二單元(second unit)。第一單元包括第一至第n主動層，其中第一單元之第一主動層位於一選定階層。第二單元包括第一至第n主動層，其中第二單元之第一主動層位於此選定階層。第一單元及第二單元各包括於主動層之上之落著區的階梯狀排列(stair step arrangements)。第一單元及第二單元之落著區係彼此為鏡像表面。絕緣層位於落著區之上。層間導體穿過絕緣層至第一單元及第二單元之落著區之階梯狀排列，以電性接觸各第一單元及第二單元中的落著區。

本發明所敘述之三維結構之實施例可包括下列內容。複數個區塊，其中的多個區塊包括對應至第一至第n主動層之多個階層，階層包括相對應之記憶胞二維陣列。相對應之二維陣列包括水平線，水平線選自於位元線或字元線中的其中一種，水平線與垂直線交錯，垂直線選自於位元線或字元線中未選為水平線者。階層連接至對應之主動層中之落著區，使得落著區電性連接至給定區塊中之水平線。

本發明所敘述之三維結構之實施例可包括下列內容中的一種或是多種。絕緣套筒(insulating sleeve)可將絕緣層與層間導體分開。層間導體可電性接觸各第一單元及第二單元的落著區。鏡像表面可形成大致上為V字形排列。接觸第一單元及第二單元中之落著區的層間導體可彼此相對設置，且其間沒有其他的層間導體。鏡像表面可形成大致上為倒V字形排列。

這裡敘述的技術的其他方面和優點，可參考接下來的圖式、實施方式和申請專利範圍而得見。

1-1‧‧‧割面線

10‧‧‧三維結構

12‧‧‧主動層

14‧‧‧絕緣層

15‧‧‧基板

16‧‧‧第一階梯狀單元

18‧‧‧第二階梯狀單元

18A、18B‧‧‧階梯狀單元

20、20A‧‧‧落著區

22、22.1、22.2‧‧‧側表面

24、24A‧‧‧層間導體

26‧‧‧絕緣套筒

28‧‧‧絕緣材料

30‧‧‧蝕刻停止層

32、32A‧‧‧蝕刻停止側壁

34‧‧‧第一疊層

36‧‧‧第二疊層

38‧‧‧第一光阻層

40‧‧‧第二光阻層

42‧‧‧第一開口區

44‧‧‧第二光阻層單元

46‧‧‧延伸第一開口區

48‧‧‧再沉積第一光阻層

50‧‧‧再沉積第二光阻層

52‧‧‧第二開口區

54‧‧‧延伸第二開口區

56‧‧‧第二再沉積第一光阻層

58‧‧‧第二再沉積第二光阻層

60‧‧‧第三開口區

62‧‧‧延伸第三開口區

64、P1~P8‧‧‧位置

68‧‧‧三維記憶體結構

70、125-1~125-N‧‧‧字元線

72、73‧‧‧垂直閘極電晶體/記憶胞

74‧‧‧串列選擇線閘極

76‧‧‧第一方向

78‧‧‧第一區塊

79‧‧‧第二區塊

80‧‧‧第三區塊

81‧‧‧第四區塊

102、103、104、105、112、113、114、115‧‧‧半導體條帶

102B、103B、104B、105B、112A、113A、114A、115A‧‧‧位元線接觸墊結構

109、119‧‧‧串列選擇線閘極結構

126、127‧‧‧接地選擇線

128‧‧‧源極線

1058‧‧‧平面解碼器

1059‧‧‧位元線

1060‧‧‧陣列

1061‧‧‧列解碼器

1062‧‧‧字元線

1063‧‧‧行解碼器

1064‧‧‧串列選擇線

1065‧‧‧匯流排

1066、1068‧‧‧方塊

1067‧‧‧資料匯流排

1069‧‧‧狀態機

1071‧‧‧資料輸入線

1072‧‧‧資料輸出線

1074‧‧‧其他電路

1075‧‧‧積體電路

BL0~BL15‧‧‧全域位元線

L1~L8‧‧‧階層

ML1~ML3‧‧‧金屬層

第1圖繪示一具有交替堆疊之主動層與絕緣層及第一、第二階梯狀單元之三維結構之簡化剖面圖。

第1A圖繪示第1圖所示之結構的部分放大圖。

第1B圖繪示一三維結構之部分的簡化剖面圖，說明當相鄰的階梯狀單元不具有鏡像對稱時所造成的問題。

第1C圖繪示V字形階梯狀單元及倒V字形階梯狀單元的簡單表示。

第2圖至第11圖繪示形成第1圖所示之三維結構的例示製程步驟。

第2圖繪示主動層與絕緣層交替堆疊形成之第一疊層及第二疊層，其間以第一光阻層及第二光阻層電性分離，並繪示經過第一蝕刻後之結構。

第3圖繪示第2圖之結構經過第二蝕刻後之結構。

第4圖繪示第3圖之結構經過進一步沉積光阻材料，形成再沉積第一光阻層及再沉積第二光阻層後之結構。

第5圖繪示第4圖之結構經過第三蝕刻後之結構。

第6圖繪示第5圖之結構經過進一步沉積光阻材料，形成第二再沉積第一光阻層及第二再沉積第二光阻層後之結構。

第7圖繪示第6圖之結構經過第四蝕刻後之結構。

第8圖繪示移除第7圖之結構中的第二再沉積第一光阻層及第二再沉積第二光阻層後之結構。

第9圖繪示對第8圖之結構設置蝕刻停止層(etch stop layers)後之結構。

第10圖繪示在具有蝕刻停止層的第9圖的結構之上覆蓋絕緣材料後之結構。

第11圖繪示第10圖之結構形成穿過絕緣材料、蝕刻停止層及最上層之絕緣層，並具有層間導體延伸至並接觸每一階梯狀單元之主動層之接觸墊落著區的孔洞後之結構。

第12圖繪示一三維記憶體結構的示意性俯視圖，包括與第1圖之三維結構類似的第一階梯狀單元及第二階梯狀單元。

第12A圖繪示第12圖之三維記憶體結構重複兩次的示例性簡化佈局圖，說明全域位元線(global bit lines)可如何連接相鄰的三維記憶體結構，以對不同的三維記憶體結構中階梯狀單元的每一側上之電晶體/記憶體元件之區塊提供存取。

第13圖繪示一三維反及閘記憶體陣列結構的透視圖。為了說明目的，絕緣材料係從圖中移除，以暴露出其他更多結構。

第14圖繪示根據目前技術之一實施例，使用記憶胞及偏壓電路之積體電路記憶體的簡化方塊流程圖。

以下的敘述將典型地參照特定的實施例和方法。能夠了解到的是，這並非是要將本發明限制於這些特定揭露的實施例和方法，相對地，本發明可使用其他元件、方法和實施例加以實施。本發明係以敘述較佳的實施例來描述，但並未就此限制其範圍，本發明的範圍係由申請專利範圍所定義。本發明所屬技術領域具有通常知識者將基於以下敘述而了解到各種等效的變化。各種不同之實施例中相似的元件通常對應相似的元件符號。並且，除非有另外特別的敘述，絕緣體與導體意指體積電阻率(bulk electrical resistivity)至少10⁶歐姆-公分的電性絕緣體，更可為至少10⁸歐姆-公分的電性絕緣體，更可為至少10¹²歐姆-公分的電性絕緣體，以及體積電阻率介於10^-6至1歐姆-公分之間的電性導體。

第1圖繪示具有多個階層之三維結構10之簡化剖面圖，此些階層於圖中標示為L1至L8，係於基板15之上具有交替堆疊的主動層12及絕緣層14。主動層12及絕緣層14形成的交替堆疊，形成了第一階梯狀單元16及第二階梯狀單元18，彼此互為鏡像。第一階梯狀單元16及第二階梯狀單元18係為主動層12之接觸墊上的落著區20，以及第1A圖所示，自位置P1至P7的落著區所延伸的側表面22.1及22.2的階梯狀排列。側表面22.1及22.2，合稱為側表面22，形成於相鄰於落著區20的主動層12及絕緣層14的邊緣上。落著區20係位於每一個第一階梯狀單元16及第二階梯狀單元18的每個位置P1至P8。於一些實施例中，主動層12及絕緣層14的位置可以交換，使得在此些實施例中，只會形成相對應於側表面22.1的側表面。主動層12為由半導體材料、導體材料，或其組合所形成的導電層，並與絕緣層之區隔在於主動層乘載用於元件之任務功能(mission function)的電壓與電流，而絕緣層則將主動層彼此之間分開。於此實施例中，主動層12係由圖案化多晶矽層所組成，並具有適於實施記憶體結構的摻雜圖案。絕緣層14為電性絕緣層，於此實施例中係由二氧化矽(silicon dioxide,SiO₂)所組成。其他電性絕緣的材料，例如矽氮化物、矽氮氧化物，以及其他可操作為層間介電層的材料，也可用來作為絕緣層14。

層間導體24，由絕緣套筒26所圍繞，穿過絕緣層28以接觸位於每一個第一階梯狀單元16及第二階梯狀單元18的每個位置P1至P8之落著區20的主動層12。蝕刻停止層30覆蓋於落著區20及側表面22之上，除了落著區20中由層間導體24及絕緣套筒26所佔據的部分。層間導體24為導電材料。

於此實施例中，層間導體24為摻雜多晶矽(使用例如砷、磷、硼的摻雜物)。然而，其他導電材料，例如其他摻雜半導體、金屬、例如金屬矽化物的導電性金屬化合物，以及這些材料的組合，也都可以使用。

絕緣套筒26係由電性絕緣材料所製，於此實施例中例如矽氮化物(SiN)，且可與用於絕緣層14之材料為同一種或者是不同種的材料。

蝕刻停止層30為電性絕緣材料，選自於蝕刻特性與用於絕緣材料28之材料不同的材料。於一實施例中，蝕刻停止層30可為矽氮化物，而例如搭配與矽氧化物為材料的絕緣材料 28。其他材料例如矽氮氧化物(SiON)也可用於蝕刻停止層30。

第1B圖說明當相鄰的階梯狀單元，例如階梯狀單元18A及階梯狀單元18B，不具有鏡像對稱時所造成的問題。於第1B圖所示的例子中，位於大部分的位置P2至P8間的蝕刻停止側壁(etch stop sidewall)32相對較短，而不會明顯影響到層間導體24形成在落著區20上的製程裕度。然而，位於階梯狀單元18A之位置P8及階梯狀單元18B之位置P1之間，因而相鄰於階梯狀單元18B之層間導體24A的蝕刻停止側壁32A，由於其高度而擁有錐狀外形(tapered profile)。隨著蝕刻停止側壁32A逐漸靠近位於位置P1的落著區20A，其厚度也隨之而增加。蝕刻停止側壁32A的錐狀外形因而降低了位於階梯狀單元18B之位置P1的層間導體24A的接觸製程裕度。

互為鏡像的第一階梯狀單元16及第二階梯狀單元18，其落著區20大致上為V字形。也就是說，穿過第一階梯狀單元16及第二階梯狀單元18的每個落著區的中心的線(未繪示)，於此實施例中會形成寬而低仰角(low angle)的V字形。雖然在此處揭露的實施例中，穿過每一個第一階梯狀單元16及第二階梯狀單元18的每個落著區的中心的線是單一直線，然而每個階梯狀單元可定義為一組直線、單一曲線、一組曲線，或直線與曲線的組合。因此，大致上為V字形的鏡像階梯狀單元包括具有其他鏡像形狀的階梯狀單元，其他鏡像形狀包括例如較窄、較高仰角的V字形，以及於通過每個落著區20的線較靠近基板15而為曲線的時候，可被描述為大致上為U字形者。

第1C圖說明了V字形階梯狀單元以及倒V字形階梯狀單元。V字形階梯狀單元以及倒V字形階梯狀單元兩者均提供了優點在於，避免在如第1B圖之蝕刻停止側壁32A一般，高而錐狀的蝕刻停止側壁旁邊，形成由絕緣套筒26圍繞之層狀導體24的通道之開口。也就是說，相鄰的階梯狀單元中相鄰的層間導體24之製程裕度大小，不再小如階梯狀單元18B之層間導體24A中位於位置P1者的製程裕度。第1C圖也說明了當相鄰的階梯狀單元不具有相同數量落著區時的狀況。

第2圖繪示主動層12與絕緣層14交替堆疊形成之第一疊層34及第二疊層36的剖面圖。第一光阻層38覆蓋第一疊層34及第二疊層36。第二光阻層40係覆蓋第一光阻層38形成。於此實施例中，蝕刻第二光阻層40以於第二光阻層單元44之間形成第一開口區42。第一疊層34與第二疊層36的第一開口區42、第二光阻層單元44，係彼此為鏡像。第一開口區42係位於第一疊層34及第二疊層36兩者的位置P1、P3、P5以及P7。

第3圖繪示第2圖之結構經過第二蝕刻，透過第一開口區42蝕刻第一光阻層38形成延伸第一開口區46。此第一次疊層蝕刻步驟移除了2^n-1層的絕緣層14及主動層12，其中n=1，因為此為第一次疊層蝕刻步驟。因此，第一疊層蝕刻步驟移除了 2⁰=1層的絕緣層14及主動層12，也就是第一疊層34及第二疊層36中最上面一層的主動層12及絕緣層14。

第4圖繪示第3圖之結構經過進一步沉積光阻材料，形成再沉積第一光阻層48，接著再沉積光阻材料，形成再沉積第二光阻層50。所示之再沉積第二光阻層50係接著於其上進行第二鏡像蝕刻，形成向下延伸至再沉積第一光阻層48的第二開口區52。第二開口區52係位於每一個第一疊層34及第二疊層36的位置P1、P2、P5以及P6。

第5圖繪示第4圖之結構經過第三蝕刻，形成延伸第二開口區54，並於第一疊層34及第二疊層36中位置P1、P5額外蝕刻了2^n-1=2¹=2層的絕緣層14及主動層12。此一蝕刻步驟也蝕刻了每一個第一疊層34及第二疊層36的位置P2、P6的最上面二層的絕緣層14及主動層12。

第6圖繪示第5圖之結構經過進一步沉積光阻材料，形成第二再沉積第一光阻層56，接著再沉積光阻材料，形成第二再沉積第二光阻層58。所示之第二再沉積第二光阻層58係接著於其上進行第三鏡像蝕刻，形成向下延伸至第二再沉積第一光阻層56的第三開口區60。第三開口區60係位於每一個第一疊層34及第二疊層36的位置P1、P2、P3以及P4。

第7圖繪示第6圖之結構經過第四蝕刻，形成延伸第三開口區62，並於第一疊層34及第二疊層36中位置P4蝕刻了最上方2^n-1=2^3-1=2²=4層的絕緣層14及主動層12，並於位置P1、P2、P3額外蝕刻了四層絕緣層14及主動層12。

第8圖繪示移除第7圖之結構中的第二再沉積第二光阻層58及第二再沉積第一光阻層56。這樣做暴露了位於每一個第一疊層34及第二疊層36的每個位置P1至P8的主動層12上的落著區20。此外也暴露了自落著區20延伸的側表面22.1。第9圖繪示第8圖之結構，更具有覆蓋落著區20及側表面22.1以及位於第一疊層34及第二疊層36中相對的位置P1的主動層12及絕緣層14之間的位置64的蝕刻停止層30。第10圖繪示在具有蝕刻停止層30的第9圖的結構之上覆蓋絕緣材料28。

第11圖繪示第10圖之結構，於每一個第一疊層34及第二疊層36的每個位置P1至P8形成穿過絕緣材料28、蝕刻停止層30及最上層之絕緣層14的孔洞後的結構。絕緣套筒26於每一個孔洞中圍繞層間導體24。層間導體24延伸至並接觸位於每一個第一階梯狀單元16及第二階梯狀單元18中的每個位置P1至P8之主動層12之落著區20。形成於層間導體24之頂端者為全域位元線BL0至BL15。

第12圖繪示三維記憶體結構68的示意性俯視圖，包括與第1、11圖之三維結構類似的第一階梯狀單元16及第二階梯狀單元18，加上一些相關的電路。第12A圖繪示第12圖之三維記憶體結構68重複兩次的示例性簡化佈局圖。第12圖的佈局繪示了三維垂直閘極結構，然而此處所討論的技術也可以用其他的結構，例如三維垂直通道結構。第12圖繪示第一階梯狀單元 16及第二階梯狀單元18沿著第一方向76於位置P1至P8具有落著區20。全域位元線BL0至BL15位於落著區20之上，並電性連接自每一個落著區20延伸的層間導體24。全域位元線BL0至BL15，又被指稱為全域線，係有關於位於第13圖中金屬層ML3的全域線。

有關於第13圖中串列選擇線(string select line,SSL)閘極結構109的串列選擇線閘極74，亦繪示於第12圖中。串列選擇線閘極結構109耦接於位於接地選擇線(ground select line,GSL)127之垂直閘極電晶體/記憶胞72之堆疊，以及位於字元線125-1至125-N之垂直閘極電晶體/記憶胞73之堆疊；於此實施例中字元線125-1至125-N可稱為垂直線。此連結於第13圖中所繪示，係藉由例如半導體條帶(semiconductor strips)112至115以及半導體條帶102至105等導體。半導體條帶112至115以及半導體條帶102至105係作為水平線，於此實施例中為水平局部位元線(local bit lines)。每一個字元線125-1至125-N之垂直閘極電晶體/記憶胞73係作為記憶胞之二維陣列。

串列選擇線閘極74之第一區塊78及第二區塊79以及相關的電晶體/記憶胞之區塊，請參照第12A圖，係位於第一階梯狀單元16及第二階梯狀單元18的一側並彼此相鄰；串列選擇線閘極74之第三區塊80及第四區塊81以及相關的電晶體/記憶胞之區塊，係位於第一階梯狀單元16及第二階梯狀單元18的另一側並彼此相鄰。

第12圖之字元線70係為水平線，係垂直於全域位元線BL0至BL15延伸，並與第13圖之垂直閘極電晶體/記憶胞73電性連接。字元線70係對應於第13圖所示之垂直延伸之字元線125-1至125-N的水平延伸排列之上的導電結構。

第12A圖說明全域位元線BL0至BL15可如何連接相鄰的三維記憶體結構68，以對相鄰的三維記憶體結構68中第一階梯狀單元16以及第二階梯狀單元18的每一側上之電晶體/記憶體元件之第一區塊78、第二區塊79、第三區塊80以及第四區塊81提供存取。在實際操作上，通常形成了數以萬計的三維記憶體結構68。第12A圖中之割面線(cutting plane line)1-1係大致上對應於第11圖所示之剖面圖。在其他實施例中，位元線可為垂直線而字元線可為水平線。

於所示的實施例中，第一區塊78、第二區塊79、第三區塊80以及第四區塊81共用了第一階梯狀單元16以及第二階梯狀單元18之落著區20，使得同一個落著區可被視為多於一個區塊的一部分。於其他的實施例中，階梯狀單元的落著區也可以不共享，使得在這樣的情況下，落著區可視為單一區塊的一部分。除了相鄰的區塊在同一個方向上共享落著區之外，落著區可在一個方向上僅屬於一個區塊。於第12圖及第12A圖中，已繪示了第一區塊78、第二區塊79、第三區塊80以及第四區塊81，為了要繪示清楚的緣故，在標示時使其不包括落著區20。然而，落著區可將其中一側或是兩側視為區塊的一部分。

第13圖繪示一三維反及閘記憶體陣列結構的透視圖。為了說明目的，係將圖中的絕緣材料移除，以暴露出其他更多結構。舉例來說，係將疊層中的半導體條帶(例如半導體條帶112至115)之間的絕緣層移除，並將半導體條帶疊層之間的絕緣層移除。

多層之陣列係形成在一絕緣層上，並包括與多個疊層共形的多條字元線125-1至125-N。此多個疊層包括半導體條帶112、113、114、115。在相同平面中，半導體條帶係電性耦接至對應的位元線接觸墊結構(例如位元線接觸墊結構102B至105B，以及位元線接觸墊結構112A至115A)。

所示的字元線125-1至125-N編號從整體結構的後面往前面自1增加到N，是用於偶數的記憶體頁(memory pages)。對於奇數的記憶體頁，字元線125-1至125-N編號從整體結構的後面往前面自N減少到1。

位元線接觸墊結構112A、113A、114A、115A在結構的各層主動層終止半導體條帶，例如半導體條帶112、113、114、115。如圖所示，這些位元線接觸墊結構112A、113A、114A、115A係電性連接至位於上方之圖案化導體層(金屬層ML3)中的不同全域位元線，以連接至解碼電路，以選擇陣列中的平面。這些位元線接觸墊結構112A、113A、114A、115A可在定義出多個疊層的同時被圖案化。

位元線接觸墊結構102B、103B、104B、105B終止半導體條帶，例如半導體條帶102、103、104、105。如圖所示，這些位元線接觸墊結構102B、103B、104B、105B係電性連接至位於上方之圖案化導體層(金屬層ML3)中的不同全域位元線，以連接至解碼電路以選擇陣列中的平面，和連接至感測放大器和其他電路。這些位元線接觸墊結構102B、103B、104B、105B可在定義出多個疊層的同時被圖案化。

任何給定的半導體條帶疊層係耦接至位元線接觸墊結構112A、113A、114A、115A，或耦接至位元線接觸墊結構102B、103B、104B、105B，但不同時耦接至二者。半導體條帶疊層具有位元線端往源極線(source line)端的方向和源極線端往位元線端的方向此二個相反方向的一者。舉例而言，半導體條帶112、113、114、115的疊層具有位元線端往源極線端的方向；而半導體條帶102、103、104、105的疊層具有源極線端往位元線端的方向。在替代性的一實施例中，在區塊之一主動層中的所有的半導體條帶可終止於相同的位元線接觸墊結構。

半導體條帶112、113、114、115的疊層係由位元線接觸墊結構112A、113A、114A、115A終止於一端，穿過串列選擇線閘極結構119、接地選擇線126、字元線125-1至125-N、接地選擇線127，並由源極線128終止於另一端。半導體條帶112、113、114、115的疊層未抵達位元線接觸墊結構102B、103B、104B、105B。

半導體條帶102、103、104、105的疊層係由位元線接觸墊結構102B、103B、104B、105B終止於一端，穿過串列選擇線閘極結構109、接地選擇線127、字元線125-1至125-N、接地選擇線126，並由一源極線(被第13圖中其他部分擋住)終止於另一端。半導體條帶102、103、104、105的疊層未抵達位元線接觸墊結構112A、113A、114A、115A。

記憶體材料層將字元線125-1到125-N從半導體條帶112-115和102-105分隔開來。類似於字元線125-1到125-N，接地選擇線126及接地選擇線127係與多個疊層共形(conformal)。

全域位元線和串列選擇線係形成於圖案化導體層，例如金屬層ML1、ML2及ML3中。

垂直閘極電晶體/記憶胞72係形成於半導體條帶(例如半導體條帶112至115)和字元線125-1至125-N之間的交點。在電晶體中，半導體條帶(例如半導體條帶113)作為裝置的通道區(channel region)。半導體條帶(例如半導體條帶112至115)可作為電晶體的閘極介電質(gate dielectric)。

串列選擇結構(例如串列選擇線閘極結構119、109)可在定義字元線125-1至125-N的同一步驟中圖案化。電晶體係形成於半導體條帶(例如半導體條帶112至115)和串列選擇結構(例如串列選擇線閘極結構119、109)之間的交點。這些電晶體作為耦接至解碼電路的串列選擇開關，以選擇陣列中的特定疊層。

在替代性的一例中，主動層係與字元線一起圖案化，且通道可垂直地位於疊層之間。舉例來說，請參照於2011年1月19日申請，發明名稱為“Memory Device,Manufacturing Method and Operating Method of the Same”，發明人為呂函庭和陳士弘所共有的美國專利申請公開案第2012/0182808號，其作為引證文獻視為將其內容完全納入於此。

第13圖所示之三維記憶體結構使用指狀垂直閘極(finger vertical gates)結構，類似於在2011年4月1日申請，發明名稱為“Memory Architecture of 3D Array with Alternating Memory String Orientation and String Select Structures”，發明人為呂函庭和陳士弘所共有的美國專利申請公開案第2012/0182806號所述者。於一些實施例中，可以使用三維垂直通道記憶體元件來取代三維垂直閘極記憶體元件，例如在2014年5月21日申請，發明名稱為“3D Independent Double Gate Flash Memory”，發明人為呂函庭所共有的美國專利申請案第14/284,306號所述者，其係作為引證文獻納入於此。

將層間導體連接至位元線接墊結構上的落著區的各種技術，在製程中使用相對厚的硬遮罩。厚的硬遮罩的一種類型係使用有機介電層(organic dielectric layer，ODL)作為硬遮罩層。然而，為了承受多個層的製程，有機介電層硬遮罩層的厚度可能需要是2,000奈米或更高。然而，難以使用典型的旋塗製程製造出這種厚度高於約400奈米的材料，而400奈米的厚度可能只是所需厚度的的一部分。因此，可能需要多次應用製程以達成想要的厚度。

硬遮罩的另一種類型可由矽氮化物製成。然而與矽氮化物厚度相關的應力考量會限制其達到此目的之有效厚度。

第14圖是包括三維反及閘記憶體陣列的三維積體電路的示意圖。積體電路1075包括三維反及閘快閃記憶體陣列於半導體基板上，例如第1圖中所示的基板15。列解碼器1061係耦接至多條字元線1062，並沿著記憶體陣列1060中的列配置。行解碼器1063係耦接至多條SSL線1064，包括串列選擇結構，行解碼器1063沿著對應至記憶體陣列1060中疊層的行配置，以從陣列1060中的記憶胞讀取和寫入資料。平面解碼器(plane decoder)1058係經由位元線1059耦接至記憶體陣列1060中的多個平面。位址係提供於匯流排1065而提供至行解碼器1063、列解碼器1061和平面解碼器1058。方塊1066中的感測放大器和資料輸入結構在此例中經由資料匯流排1067耦接至行解碼器1063。資料係經由資料輸入線1071，從積體電路1075上的輸入/輸出埠或其他積體電路1075內部或外部的資料源，提供至方塊1066中的資料輸入結構。在繪示的實施例中，其他電路1074係包括於積體電路中，其他電路1074例如是一般用途處理器或特殊目的應用電路，或者是由反及閘快閃記憶胞陣列支持之具有系統晶片功能的模組組合。資料係經由資料輸出線1072，從方塊1066中的感測放大器，提供至積體電路上的輸入/輸出埠或其他積體電路 1075內部或外部的資料目標端(data destination)。

實施於此例中使用偏壓配置(bias arrangement)狀態機(state machine)1069的一控制器，控制方塊1068中之電壓供應器所產生或提供的偏壓配置供應電壓(supply voltage)的應用，偏壓配置供應電壓例如是讀取、抹除、寫入、抹除驗證和寫入驗證電壓。

控制器可使用本發明所屬技術領域所知之特殊目的邏輯電路來實施。在替代性的一實施例中，控制器包括一般用途處理器，可實施於相同的積體電路中，執行電腦程式以控制裝置之作業。在其他另外的實施例中，可使用特殊目的邏輯電路與一般用途處理器的組合來實施控制器。

以上敘述中可能使用例如高於、低於、頂部、底部、上方、下方等詞。這些詞可能用於說明書和申請專利範圍中以協助理解本發明，但並非用於作為限制性用途。當其中的元件被描述為例如同樣尺寸、具有同樣長度，或被描述為具有相似的態樣、尺寸、長度等，係可在對於標稱長度、尺寸等具有正常的製造公差的情況下視為相等。以上提及的任何和所有專利申請案和公開文件，係作為引證文獻納入於此。

雖然本發明已以較佳實施例揭露如上，但可以理解這些例子係用來說明，而非限定本發明。可以預期本發明所屬技術領域中具有通常知識者，在不脫離本發明的精神和申請專利的範圍內，可進行各種調整和組合。

10‧‧‧三維結構

12‧‧‧主動層

14‧‧‧絕緣層

15‧‧‧基板

16‧‧‧第一階梯狀單元

18‧‧‧第二階梯狀單元

20‧‧‧落著區

24‧‧‧層間導體

26‧‧‧絕緣套筒

28‧‧‧絕緣材料

30‧‧‧蝕刻停止層

32‧‧‧蝕刻停止側壁

L1~L8‧‧‧階層

P1~P8‧‧‧位置

Claims

一種積體電路，包括：複數個區塊(blocks)，該些區塊中之多個該區塊包括複數個階層(levels)，該些階層中之多個該階層包括相對應之複數個記憶胞之複數個二維陣列，相對應之該些二維陣列包括複數個水平線，該些水平線係與複數個垂直線交錯，該些垂直線係耦接於該些二維陣列中對應之該些記憶胞，其中該些區塊中之一給定區塊中之該些階層中之該多個該階層包括對應之複數個接觸墊，該些接觸墊與該給定區塊中該些水平線電性連接；複數個全域線(global lines)，位於該些區塊之上，該些全域線中之多個該全域線包括複數個連接器(connectors)，該些連接器中之多個該連接器係耦接於給定之該些全域線，而使給定之該些全域線耦接至該些區塊之對應之接觸墊之複數個落著區(landing regions)；以及其中該些區塊包括一第一區塊與一第二區塊，係配置為有關該第一區塊之一第一組該些接觸墊相鄰於有關該第二區塊之一第二組該些接觸墊，該第一區塊之該第一組該些接觸墊之該些落著區與該第二區塊之該第二組該些接觸墊之該些落著區係彼此為複數個鏡像表面(mirror image surfaces)。
如申請專利範圍第1項所述之積體電路，其中：各該些區塊之中係有N個該些階層，該些階層之一階層指數分別為1至N；該些連接器配置為對應該些全域線中之該多個該全域線，使得有關該第一區塊之該第一組該些接觸墊之該些階層中的該階層指數自一第一階層至一第二階層係朝著該第二組該些接觸墊之相對應的該些階層以階梯狀方式改變；以及有關該第二區塊之該第二組該些接觸墊之該些階層中的該階層指數自該第一階層至該第二階層係朝著該第一組該些接觸墊之相對應的該些階層以階梯狀方式改變。
如申請專利範圍第2項所述之積體電路，其中該第一區塊中接觸位於該第一階層之該些接觸墊的該些連接器係與該第二區塊中接觸位於該第一階層之該些接觸墊的該些連接器相鄰，且其間沒有其他的連接器。
如申請專利範圍第1項所述之積體電路，其中該第一組該些接觸墊及該第二組該些接觸墊係為V字形排列。
一種三維結構，包括：一基板；複數個絕緣層及複數個主動層(active layers)於該基板之上交替堆疊所形成之複數個階層(levels)之一第一單元(first unit)及一第二單元(second unit)；該第一單元係包括一第一主動層至一第n主動層，其中該第一單元之該第一主動層係位於一選定階層；該第二單元係包括該第一主動層至該第n主動層，其中該第二單元之該第一主動層係位於該選定階層；該第一單元及該第二單元各包括於該些主動層之上之複數個落著區(landing regions)之一階梯狀排列(stair step arrangement)；該第一單元及該第二單元之該些落著區係彼此為複數個鏡像表面(mirror image surfaces)；一絕緣材料，位於該落著區之上；以及複數個層間導體(interlayer conductors)，穿過該絕緣材料至該第一單元及該第二單元之該些落著區之該些階梯狀排列，以電性接觸各該第一單元及該第二單元之中的該些落著區。
如申請專利範圍第5項所述之三維結構，更包括：複數個區塊，該些區塊中之該多個該區塊包括對應至該第一主動層至該第n主動層之複數個階層，該些階層中之該多個該階層包括相對應之複數個記憶胞之複數個二維陣列，相對應之該些二維陣列包括複數個水平線，該些水平線係選自於複數個位元線或複數個字元線中的其中一種，該些水平線係與複數個垂直線交錯，該些垂直線係選自於該些位元線或該些字元線中未選為該些水平線者，其中該些階層中之該多個該階層係連接至對應之該些主動層中之該些落著區，使得該些落著區係電性連接至一給定區塊中之該些水平線。
如申請專利範圍第5項所述之三維結構，其中該些鏡像表面係形成V字形排列。
一種三維結構，包括：一基板；複數個絕緣層及複數個主動層(active layers)於該基板之上交替堆疊所形成之複數個階層(levels)之一第一單元(first units)及一第二單元(second units)；該第一單元係包括一第一主動層至一第n主動層，其中該第一單元之該第一主動層係位於一選定階層，其中n係為大於3的正整數；該第二單元係包括該第一主動層至一第m主動層，其中該第二單元之該第一主動層係位於該選定階層，其中m係為小於等於該n的正整數；該第一單元及該第二單元各包括於該些主動層之上之複數個落著區(landing regions)之一階梯狀排列(stair step arrangement)，以及自該些落著區延伸之複數個側表面；該第一單元及該第二單元之該些落著區於該第一主動層至第該m主動層中係彼此為複數個鏡像表面(mirror image surfaces)；一蝕刻停止層(etch stop layer)，位於該第一單元及該第二單元之該些落著區及該些側表面之上，而沿著該些側表面形成複數個蝕刻停止側壁(etch stop sidewalls)；一絕緣層，位於該蝕刻停止層之上；複數個區塊，該些區塊中之多個該區塊包括對應至該第一主動層至該第n主動層之複數個階層，該些階層中之多個該階層包括相對應之複數個記憶胞之複數個二維陣列，相對應之該些二維陣列包括複數個水平線，該些水平線係選自於複數個位元線或複數個字元線中的其中一種，該些水平線係與複數個垂直線交錯，該些垂直線係選自於該些位元線或該些字元線中未選為該些水平線的一種，其中該些階層中之該多個該階層係連接至對應之該些主動層中之該些落著區，使得該些落著區係電性連接至一給定區塊中之該些水平線；複數個層間導體，穿過該絕緣層及該蝕刻停止層至該第一單元及該第二單元之該些落著區之該些階梯狀排列，以電性接觸各該第一單元及該第二單元之中的該些落著區。
如申請專利範圍第8項所述之三維結構，其中m等於n。
如申請專利範圍第8項所述之三維結構，其中接觸該第一單元中之該些落著區的該些層間導體係與接觸該第二單元中之該些落著區的該些層間導體相對設置，且其間沒有其他的層間導體。