TWI641111B - 階梯接觸結構、階梯接觸結構的製造方法以及記憶體結構 - Google Patents

Abstract

一種階梯接觸結構、階梯接觸結構的製造方法以及記憶體結構。階梯接觸結構包括複數層堆疊結構以及一第一蝕刻阻擋層。各個堆疊結構包括一導電層和一絕緣層，導電層及絕緣層交錯堆疊。第一蝕刻阻擋層垂直穿過堆疊結構並沿一第一水平方向延伸，其中位於第一蝕刻阻擋層之一第一側面的堆疊結構的導電層具有複數個接點，此些接點沿第一水平方向排列成複數個階層而具有一階梯結構。

Description

階梯接觸結構、階梯接觸結構的製造方法以及記 憶體結構

本揭露是有關於一種階梯接觸結構、階梯接觸結構的製造方法以及記憶體結構。

隨著半導體技術的發展，各式半導體元件不斷推陳出新。半導體元件可以經過適當地安排後可以實現各種電性功能。現今各種電子產品皆已大量應用各種半導體元件，例如記憶裝置...等。

階梯結構常用於三維記憶裝置的接墊區，然而為了製作具有多個接點位於不同階層的階梯結構，需要使用大量的光罩搭配蝕刻製程。多次的光罩搭配多次蝕刻製程導致製造成本大幅上升，也造成製程的複雜性提高。

本揭露係有關於一種階梯接觸結構、階梯接觸結構的製造方法以及記憶體結構。實施例中，階梯接觸結構的導電層的多個接點沿第一蝕刻阻擋層的延伸方向排列成複數個階層而具有一階梯結構，使得階梯接觸結構和記憶陣列之間的距離可以縮短，進而達到減小記憶體結構的整體尺寸與面積的效果。

根據本揭露之一實施例，提出一種階梯接觸結構。階梯接觸結構包括複數層堆疊結構以及一第一蝕刻阻擋層。各個堆疊結構包括一導電層和一絕緣層，導電層及絕緣層交錯堆疊。第一蝕刻阻擋層垂直穿過堆疊結構並沿一第一水平方向延伸，其中位於第一蝕刻阻擋層之一第一側面的堆疊結構的導電層具有複數個接點，此些接點沿第一水平方向排列成複數個階層而具有一階梯結構。

根據本揭露之另一實施例，提出一種記憶體結構。記憶體結構包括一第一階梯接觸結構、一第二階梯接觸結構、一第一記憶區塊和一第二記憶區塊，第一記憶區塊和一第二記憶區塊分別電性連接於第一階梯接觸結構和第二階梯接觸結構。第一階梯接觸結構和一第二階梯接觸結構彼此之間以一溝槽分隔開來。第一階梯接觸結構和第二階梯接觸結構分別包括複數層堆疊結構，各堆疊結構包括一導電層和一絕緣層，導電層及絕緣層交錯堆疊。第一階梯接觸結構中的導電層具有複數個第一接點，第二階梯接觸結構中的導電層具有複數個第二接點，此些第一接點和此些第二接點分別沿一第一方向和一第二方向排列成複數個階層而分別具有一第一階梯結構和一第二階梯結構，第一方向與第二方向係不同。

根據本揭露之又一實施例，提出一種階梯接觸結構的製造方法。階梯接觸結構的製造方法包括以下步驟：形成複數層堆疊結構，各堆疊結構包括一導電層和一絕緣層，導電層及絕緣層交錯堆疊；形成一圖案化光阻於堆疊結構上，圖案化光阻具有一開口；以及以圖案化光阻為遮罩，蝕刻N次堆疊結構，其中N為正整數，每次蝕刻堆疊結構包括：對堆疊結構進行一乾蝕刻製程，每次乾蝕刻製程中，堆疊結構的一部份被蝕刻一層的厚度；及對堆疊結構進行一等向性蝕刻製程，每次等向性蝕刻製程中，皆削減堆疊結構的導電層之其中之一層或多層的寬度一次，其中堆疊結構的導電層具有複數個接點，此些接點沿一水平方向排列成複數個階層而具有一階梯結構。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

1、2‧‧‧記憶體結構

10、20‧‧‧階梯接觸結構

11‧‧‧第一階梯接觸結構

13‧‧‧第二階梯接觸結構

15‧‧‧SSL接墊

17‧‧‧GSL接墊

30‧‧‧記憶陣列

31、33‧‧‧記憶區塊

100‧‧‧堆疊結構

100a、100b、100c、100d、100e‧‧‧區域

110‧‧‧導電層

110c‧‧‧接點

110c1‧‧‧第一接點

110c2‧‧‧第二接點

110L1~110L6、L1a~L1f、L2a~L2f‧‧‧長度

120、130‧‧‧絕緣層

130a~130e‧‧‧第一缺口

140a~140e‧‧‧第二缺口

200‧‧‧第一蝕刻阻擋層

200a‧‧‧頂表面

200A、300A‧‧‧第一側面

200B‧‧‧第二側面

300‧‧‧第二蝕刻阻擋層

400‧‧‧導線

500‧‧‧溝槽

600‧‧‧開口

D1‧‧‧第一方向

D2‧‧‧第二方向

d1‧‧‧第一距離

d2‧‧‧第二距離

HD1‧‧‧第一水平方向

HD2‧‧‧第二水平方向

L1‧‧‧第一長度

L2‧‧‧第二長度

L3‧‧‧第三長度

PR、PR1‧‧‧圖案化光阻

S1‧‧‧第一階梯結構

S2‧‧‧第二階梯結構

T1‧‧‧厚度

VD1‧‧‧垂直方向

W1、W2、W3、W3’、W4‧‧‧寬度

2A-2A’、2B-2B’、2C-2C’、2D-2D’、3B-3B’、4B-4B’、5B-5B’、6B-6B’、7B-7B’、8B-8B’、9B-9B’、10B-10B’、11B-11B’、12B-12B’、13B-13B’、14B-14B’、15B-15B’、16B-16B’、17B-17B’、18B-18B’、19A-19A’、19B-19B’、20A-20A’、20B-20B’、21A-21A’、21B-21B’、22A-22A’、22B-22B’、23A-23A’、23B-23B’、24A-24A’、24B-24B’、25A-25A’、25B-25B’‧‧‧剖面線

第1圖繪示根據本揭露之一實施例之記憶體結構包含階梯接觸結構之上視圖。

第2A圖係為沿第1圖之剖面線2A-2A’之剖面示意圖。

第2B圖係為沿第1圖之剖面線2B-2B’之剖面示意圖。

第2C圖係為沿第1圖之剖面線2C-2C’之剖面示意圖。

第2D圖係為沿第1圖之剖面線2D-2D’之剖面示意圖。

第3A圖繪示根據本揭露之另一實施例之記憶體結構包含階梯接觸結構之上視圖。

第3B圖係為沿第3A圖之剖面線3B-3B’之剖面示意圖。

第4A圖~第18B圖繪示根據本揭露之一實施例之一種記憶體結構包含階梯接觸結構的製造方法示意圖。

第19圖~第25B圖繪示根據本揭露之一實施例之一種階梯接觸結構的製造方法示意圖。

本揭露內容之實施例中，階梯接觸結構的導電層的多個接點沿第一蝕刻阻擋層的延伸方向排列成複數個階層而具有一階梯結構，使得階梯接觸結構和記憶陣列之間的距離可以縮短，進而達到減小記憶體結構的整體尺寸與面積的效果。以下係詳細敘述本揭露內容之實施例。實施例所提出的細部結構及步驟為舉例說明之用，並非對本揭露內容欲保護之範圍做限縮。具有通常知識者當可依據實際實施態樣的需要對該些結構及步驟加以修飾或變化。

第1圖繪示根據本揭露之一實施例之記憶體結構包含階梯接觸結構之上視圖，第2A圖係為沿第1圖之剖面線2A-2A’之剖面示意圖，第2B圖係為沿第1圖之剖面線2B-2B’之剖面示意圖，第2C圖係為沿第1圖之剖面線2C-2C’之剖面示意圖，第2D圖係為沿第1圖之剖面線2D-2D’之剖面示意圖。

如第1和2A~2D圖所示，記憶體結構1包括階梯接觸結構10、20以及記憶陣列30，記憶陣列30位於階梯接觸結構10和階梯接觸結構20之間。一些實施例中，記憶陣列30可包括複數個記憶區塊，例如記憶區塊31和33；階梯接觸結構10例如是SSL接墊區，可包括多個SSL接墊15；階梯接觸結構20例如是GSL接墊區，可包括多個GSL接墊17；記憶陣列30例如是三維立體反及閘記憶體陣列(3D NAND memory array)，但本揭露內容不限於此。

一些實施例中，如第1圖所示，記憶體結構1更可具有一溝槽500，溝槽500將階梯接觸結構10分隔開來形成兩個獨立的接觸結構，也將階梯接觸結構20分隔開來形成兩個獨立的接觸結構，階梯接觸結構10和階梯接觸結構20各自的兩個獨立的接觸結構分別電性連接至不同的記憶區塊。

如第1和2A~2D圖所示，階梯接觸結構10/20包括複數層堆疊結構100以及一第一蝕刻阻擋層200。各個堆疊結構100包括一導電層110和一絕緣層120，此些導電層110及此些絕緣層120交錯堆疊。第一蝕刻阻擋層200垂直穿過此些堆疊結構100並沿一第一水平方向HD1延伸。位於第一蝕刻阻擋層200之一第一側面200A的此些堆疊結構100的此些導電層110具有複數個接點110c，此些接點110c沿第一水平方向HD1排列成複數個階層而具有一階梯結構。

實施例中，導電層110的材料例如包括多晶矽，絕緣層120的材料例如包括氧化矽，而第一蝕刻阻擋層200的材料例如包括氮化矽。實施例中，最上層的導電層110例如電性連接至SSL接墊15和/ 或GSL接墊17，最底層的導電層110例如電性連接至反轉閘極(inversion gate)，中間的多層導電層110例如電性連接至記憶陣列30中的字元線。

根據本揭露內容之實施例，階梯接觸結構10/20的導電層110的多個接點110c沿第一蝕刻阻擋層200的延伸方向(也就是第一水平方向HD1)排列成複數個階層而具有一階梯結構，使得階梯接觸結構10/20和記憶陣列30之間的距離可以縮短，進而達到減小記憶體結構的整體尺寸與面積的效果。

如第1和2A~2D圖所示，階梯接觸結構10/20可更包括一第二蝕刻阻擋層300，第二蝕刻阻擋層300垂直穿過此些堆疊結構100並沿第一水平方向HD1延伸。前述的多個接點110c位於第一蝕刻阻擋層200和第二蝕刻阻擋層300之間。

根據本揭露內容之實施例，階梯接觸結構10/20的導電層110的多個接點110c沿第一蝕刻阻擋層200的延伸方向(也就是第一水平方向HD1)排列成複數個階層而具有一階梯結構，且位於第一蝕刻阻擋層200和第二蝕刻阻擋層300之間，使得階梯接觸結構10/20所佔的面積限制在第一蝕刻阻擋層200和第二蝕刻阻擋層300之間長條區域中，因此階梯接觸結構10/20所佔的尺寸與面積可以進一步減小，進而達到有效減小記憶體結構的整體尺寸與面積的效果。

根據一些實施例中，第一蝕刻阻擋層200和第二蝕刻阻擋層300的設置位置可以對調，且當階梯接觸結構10/20僅具有第一蝕 刻阻擋層200時而不具有第二蝕刻阻擋層300時，第一蝕刻阻擋層200亦可設置於如第1、2A和2C圖所示之第二蝕刻阻擋層300設置的位置。

實施例中，如第1圖所示，第一蝕刻阻擋層200沿第一水平方向HD1具有一第一長度L1，堆疊結構100沿第一水平方向HD1具有一第二長度L2，第二長度L2大於第一長度L1。

實施例中，如第1圖所示，第二蝕刻阻擋層300沿第一水平方向HD1具有一第三長度L3，堆疊結構100的第二長度L2大於第二蝕刻阻擋層300的第三長度L3。

實施例中，如第2A、2C圖所示，第一蝕刻阻擋層200具有一第二側面200B，第二側面200B相對於第一側面200A，第一蝕刻阻擋層200具有一頂表面200a，頂表面200a和其中一個接點110c相隔一第一距離d1，頂表面200a和位於第一蝕刻阻擋層200之第二側面200B的多個導電層110之最頂層者相隔一第二距離d2，第一距離d1大於第二距離d2。

實施例中，如第1、2A、2C圖所示，位於第一蝕刻阻擋層200和第二蝕刻阻擋層300之間的多個導電層110沿一第二水平方向HD2具有多個長度，第二水平方向HD2垂直於第一水平方向HD1，且此些導電層110的長度係為不同。

一些實施例中，導電層110的長度110L1~110L6沿一垂直方向VD1由上往下遞增，垂直方向VD1垂直於第一水平方向HD1和第二水平方向HD2。舉例而言，如第2A圖所示，導電層110的長度110L1、110L2、110L3和110L4沿垂直方向VD1由上往下遞增；如第 2C圖所示，導電層110的長度110L5和110L6沿垂直方向VD1由上往下遞增。

實施例中，如第1、2A~2D如所示，階梯接觸結構10/20更包括複數個導線400，各個導線400電性連接於各個接點110c。

第3A圖繪示根據本揭露之另一實施例之記憶體結構包含階梯接觸結構之上視圖，第3B圖係為沿第3A圖之剖面線3B-3B’之剖面示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

如第3A~3B圖所示，記憶結構2包括一第一階梯接觸結構11、一第二階梯接觸結構13、一第一記憶區塊31和一第二記憶區塊33。第一階梯接觸結構11和第二階梯接觸結構13彼此之間以一溝槽500分隔開來。第一記憶區塊31和第二記憶區塊33，分別電性連接於第一階梯接觸結構11和第二階梯接觸結構13。實施例中，兩組第一階梯接觸結構11和第二階梯接觸結構13分別構成階梯接觸結構10和20，第一記憶區塊31和第二記憶區塊33構成記憶陣列30，記憶陣列30位於階梯接觸結構10和階梯接觸結構20之間。一些實施例中，階梯接觸結構10例如是SSL接墊區，可包括多個SSL接墊15；階梯接觸結構20例如是GSL接墊區，可包括多個GSL接墊17；記憶陣列30例如是三維立體反及閘記憶體陣列(3D NAND memory array)，但本揭露內容不限於此。

第一階梯接觸結構11和第二階梯接觸結構13分別包括複數層堆疊結構100，各個堆疊結構100包括一導電層110和一絕緣層120，此些導電層110及此些絕緣層120交錯堆疊。第一階梯接觸結構11中的多個導電層110具有多個第一接點110c1，第二階梯接觸結構13中的多個導電層110具有多個第二接點110c2，第一接點110c1和第二接點110c2分別沿一第一方向D1和一第二方向D2排列成複數個階層而分別具有一第一階梯結構S1和一第二階梯結構S2，第一方向D1與第二方向D2係不同。

實施例中，如第3B圖所示，第一階梯接觸結構11中的多個導電層110沿第一方向D1具有多個長度，此些長度沿垂直方向VD1由上往下遞增。實施例中，如第3B圖所示，第二階梯接觸結構13中的多個導電層110沿第二方向D2具有多個長度，此些長度沿垂直方向VD1由上往下遞增。

舉例而言，如第3B圖所示，第一階梯接觸結構11中的導電層110的長度L1a、L1b、L1c、L1d、L1e和L1f沿垂直方向VD1由上往下遞增，第二階梯接觸結構13中的導電層110的長度L2a、L2b、L2c、L2d、L2e和L2f沿垂直方向VD1由上往下遞增。

實施例中，如第3A~3B圖所示，第一階梯接觸結構11中的多個導電層110具有複數個第一缺口130a~130e，第二階梯接觸結構13中的多個導電層110具有複數個第二缺口140a~140e，此些第一缺口130a~130e的尺寸和此些第二缺口140a~140e的尺寸沿垂直方向VD1由上往下遞減。

實施例中，如第3A~3B圖所示，記憶體結構2更可包括複數個導線400，各個導線400電性連接於各個第一接點110c1和各個第二接點110c2。

一些實施例中，請參照第1、2A、2C圖，本實施例之記憶體結構2的第一階梯接觸結構11亦可以包括一第一蝕刻阻擋層(未繪示於第3A~3B圖中)，第一蝕刻阻擋層可如第1、2A、2C圖所示的方式垂直穿過第一階梯接觸結構11的堆疊結構100並沿第一水平方向HD1延伸，且第一接點110c1位於第一蝕刻阻擋層之一第一側面處。

一些其他實施例中(未繪示於第3A~3B圖中)，請參照第1、2A、2C圖，本實施例之記憶體結構2的第一階梯接觸結構11亦可以包括第二蝕刻阻擋層，且本實施例之記憶體結構2的第二階梯接觸結構13亦可以包括第一蝕刻阻擋層和/或第二蝕刻阻擋層，相關的配置方式請參照第1、2A、2C圖，在此不再贅述。

第4A圖~第18B圖繪示根據本揭露之一實施例之一種記憶體結構包含階梯接觸結構的製造方法示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

第4A圖為本步驟之結構的上視圖，第4B圖為沿第4A圖之剖面線4B-4B’之剖面示意圖。如第4A~4B圖所示，形成複數層堆疊結構100，各個堆疊結構100包括一導電層110和一絕緣層120，導電層110及絕緣層120交錯堆疊。

第5A圖為本步驟之結構的上視圖，第5B圖為沿第5A圖之剖面線5B-5B’之剖面示意圖。如第5A~5B圖所示，形成一圖案化光阻PR於堆疊結構100上，圖案化光阻PR具有一開口600。實施例中，開口600例如位於剖面線5B-5B’之正中央。

接著，請參照第6A~16B圖，以圖案化光阻PR為遮罩，蝕刻N次此些堆疊結構100，其中N為正整數，每次蝕刻堆疊結構100的步驟包括對此些堆疊結構100進行一次乾蝕刻製程以及對此些堆疊結構100進行一次等向性蝕刻製程；每次乾蝕刻製程中，此些堆疊結構100的一部份被蝕刻一層的厚度，而每次等向性蝕刻製程中，皆削減此些堆疊結構100的一層或多層導電層110的寬度一次。詳細的製作方法例如包括以下的步驟。

第6A圖為本步驟之結構的上視圖，第6B圖為沿第6A圖之剖面線6B-6B’之剖面示意圖。如第6A~6B圖所示，以圖案化光阻PR為遮罩，對此些堆疊結構100進行一次乾蝕刻製程，並且蝕刻掉一層的厚度T1。如第6A~6B圖所示，堆疊結構100之被蝕刻一層的厚度T1的部份的區域100a的面積與圖案化光阻PR的開口600的面積實質上相同。此處所指的「實質上」表示盡可能相同，但仍可能包含製程容許範圍內所導致的尺寸誤差。

第7A圖為本步驟之結構的上視圖，第7B圖為沿第7A圖之剖面線7B-7B’之剖面示意圖。如第7A~7B圖所示，以圖案化光阻PR為遮罩，對此些堆疊結構100進行一次等向性蝕刻製程，並且削減此些堆疊結構100的一層導電層110的寬度W1一次。實施例中，等向性 蝕刻製程對於導電層110的材料相對於絕緣層120的材料具有高選擇比，也就是基本上僅側向蝕刻部分的導電層110，而不蝕刻絕緣層120，使得絕緣層120在此步驟中具有蝕刻保護層的效果，可以保護更下層的其他導電層110不受到此次蝕刻步驟的傷害，僅側向蝕刻暴露出來的導電層110。被側向蝕刻之後的導電層110會具有一開口，此開口的區域100b相當於前述的區域100a等向往外延伸一個寬度W1的擴大範圍。實施例中，等向性蝕刻製程可以是乾蝕刻製程或濕蝕刻製程。

實施例中，每次蝕刻堆疊結構100後，圖案化光阻PR的厚度也可能會耗損而減薄。如第6B和7B圖所示，圖案化光阻PR明顯減薄。

如第6A~7B圖所示，已經完成了以圖案化光阻PR為遮罩蝕刻1次堆疊結構100(一次乾蝕刻製程加上一次等向性蝕刻製程)，也就是前述的N為1。以下將重複進行多次蝕刻堆疊結構100的步驟。

第8A圖為本步驟之結構的上視圖，第8B圖為沿第8A圖之剖面線8B-8B’之剖面示意圖。如第8A~8B圖所示，以圖案化光阻PR為遮罩，對此些堆疊結構100進行一次乾蝕刻製程，並且蝕刻掉一層的厚度T1。本實施例中，以每次乾蝕刻製程均蝕刻掉相同的厚度T1為例，其他實施例中，亦可以依實際需要調整改變多次乾蝕刻製程蝕刻掉的厚度。

第9A圖為本步驟之結構的上視圖，第9B圖為沿第9A圖之剖面線9B-9B’之剖面示意圖。如第9A~9B圖所示，以圖案化光阻PR為遮罩，對此些堆疊結構100進行一次等向性蝕刻製程，並且削減此 些堆疊結構100的兩層導電層110的寬度W2一次。實施例中，此寬度W2和前一次等向性蝕刻製程所削減的寬度W1可以相同或不同。被側向蝕刻之後的兩層導電層110都會具有開口，被側向蝕刻一次的導電層110的開口具有區域100b，被側向蝕刻兩次的導電層110的開口具有區域100c，區域100c相當於前述的區域100b等向往外延伸一個寬度W2的擴大範圍。

如第8A~9B圖所示，至此已經完成了以圖案化光阻PR為遮罩蝕刻2次堆疊結構100，也就是前述的N為2。並且，如第8B和9B圖所示，圖案化光阻PR明顯進一步減薄。

第10A圖為本步驟之結構的上視圖，第10B圖為沿第10A圖之剖面線10B-10B’之剖面示意圖。如第10A~10B圖所示，以圖案化光阻PR為遮罩，對此些堆疊結構100進行一次乾蝕刻製程，並且蝕刻掉一層的厚度T1。

第11A圖為本步驟之結構的上視圖，第11B圖為沿第11A圖之剖面線11B-11B’之剖面示意圖。如第11A~11B圖所示，以圖案化光阻PR為遮罩，對此些堆疊結構100進行一次等向性蝕刻製程，並且削減此些堆疊結構100的三層導電層110的寬度W3一次。被側向蝕刻之後的三層導電層110都會具有開口，被側向蝕刻一次的導電層110的開口具有區域100b，被側向蝕刻兩次的導電層110的開口具有區域100c，被側向蝕刻三次的導電層110的開口具有區域100d，區域100d相當於前述的區域100c等向往外延伸一個寬度W3的擴大範圍。

如第10B和11B圖所示，圖案化光阻PR明顯更進一步減薄。一些實施例中，每蝕刻M次此些堆疊結構100後，M小於N且M為正整數(也就是說，製造過程尚未完成)，圖案化光阻PR的厚度係減薄，本揭露內容之製造方法更可選擇性地包括以下步驟：形成一補充的圖案化光阻於堆疊結構100上，補充的圖案化光阻的圖案與原圖案化光阻PR的圖案相同，且補充的圖案化光阻設置於原圖案化光阻PR上。

舉例而言，如第12A~12B圖所示(第12A圖為本步驟之結構的上視圖，第12B圖為沿第12A圖之剖面線12B-12B’之剖面示意圖)，形成補充的圖案化光阻PR1於堆疊結構100上，補充的圖案化光阻PR1的圖案與原圖案化光阻PR的圖案相同，且補充的圖案化光阻PR1設置於原圖案化光阻PR上。本實施例中，是以蝕刻3次(M=3)此些堆疊結構100後進行形成補充的圖案化光阻的步驟作為例子，然而M的數值亦可以大於3，例如可以是5~10，但本揭露內容並不以此為限。

第13A圖為本步驟之結構的上視圖，第13B圖為沿第13A圖之剖面線13B-13B’之剖面示意圖。如第13A~13B圖所示，以圖案化光阻PR(及具有相同圖案的補充的圖案化光阻PR1)為遮罩，對此些堆疊結構100進行一次乾蝕刻製程，並且蝕刻掉一層的厚度T1。

第14A圖為本步驟之結構的上視圖，第14B圖為沿第14A圖之剖面線14B-14B’之剖面示意圖。如第14A~14B圖所示，以圖案化光阻PR(及具有相同圖案的補充的圖案化光阻PR1)為遮罩，對此些堆疊結構100進行一次等向性蝕刻製程，並且削減此些堆疊結構100 的四層導電層110的寬度W4一次。被側向蝕刻之後的四層導電層110都會具有開口，被側向蝕刻一次的導電層110的開口具有區域100b，被側向蝕刻兩次的導電層110的開口具有區域100c，被側向蝕刻三次的導電層110的開口具有區域100d，被側向蝕刻四次的導電層110的開口具有區域100e，區域100e相當於前述的區域100d等向往外延伸一個寬度W4的擴大範圍。

第15A圖為本步驟之結構的上視圖，第15B圖為沿第15A圖之剖面線15B-15B’之剖面示意圖。如第15A~15B圖所示，以圖案化光阻PR(及具有相同圖案的補充的圖案化光阻PR1)為遮罩，對此些堆疊結構100進行一次乾蝕刻製程，並且蝕刻掉一層的厚度T1。

本揭露內容以總蝕刻次數為4次(N=4)作為例子，但N的數值亦可以大於4，但本揭露內容並不以此為限。

如第16A~16B圖所示(第16A圖為本步驟之結構的上視圖，第16B圖為沿第16A圖之剖面線16B-16B’之剖面示意圖)，移除圖案化光阻。此處所指的圖案化光阻包括原圖案化光阻以及製程中所另外製作的一個或多個補充的圖案化光阻。並且，如第16A~16B圖所示，形成絕緣層130於堆疊結構100上並填入絕緣層120之間的空間。絕緣層130和絕緣層120的材料可以相同或不同，因此第16B圖中以虛線表示絕緣層130中的絕緣層120結構。

如第16A~16B圖所示，至此堆疊結構100的多個導電層110具有多個接點，此些接點沿一水平方向排列成複數個階層而具有一階梯結構。舉例而言，第一接點110c1沿第一方向D1排列成複數個 階層而具有第一階梯結構S1，第二接點110c2沿第二方向D2排列成複數個階層而具有第二階梯結構S2。

接著，如第17A~17B圖所示(第17A圖為本步驟之結構的上視圖，第17B圖為沿第17A圖之剖面線17B-17B’之剖面示意圖)，製作記憶陣列30。實施例中，記憶陣列30可包括兩個記憶區塊31、33。

如第17A~17B圖所示，蝕刻此些堆疊結構100以形成一溝槽500，溝槽500將此些堆疊結構分隔開來形成兩個獨立的接觸結構，例如是第一階梯接觸結構11和第二階梯接觸結構13，且第一階梯接觸結構11和第二階梯接觸結構13分別電性連接至記憶區塊31和33。根據本揭露之實施例，以溝槽500將經由前述N次蝕刻步驟而形成的整個階梯結構分隔為兩個獨立的階梯接觸結構，則經由一個製程可以製作出可分別電性連接至兩個記憶區塊的兩個階梯接觸結構，如此一來不僅可以節省製程，並且可以節省單個階梯接觸結構的區域的面積，而且同時亦可以使單個階梯結構對應電性連接至一個較小的記憶區塊，而可以使得一次抹除操作的記憶單元數量減少。

接著，如第18A~18B圖所示(第18A圖為本步驟之結構的上視圖，第18B圖為沿第18A圖之剖面線18B-18B’之剖面示意圖)，設置複數個導線400，各個導線400電性連接於各個接點110c1、110c2。至此，形成如第3A~3B圖所示的記憶體結構2及其中的階梯接觸結構。

相較於傳統的方法中，每一個階層的接點均需要以一個光罩搭配一個蝕刻的製程製作，因此製程的複雜性較高也需要較高的 製作成本；相對而言，根據本揭露內容之實施例，僅需要較少的光罩搭配多次蝕刻步驟，則可以完成階梯接觸結構的製作，不僅製程較簡單、成本較低，整體製程需要的時間也較短，並且可以整合至既有的半導體製程中，而能夠應用至多種高密度的三維記憶裝置之製作。

第19圖~第25B圖繪示根據本揭露之一實施例之一種階梯接觸結構的製造方法示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。需注意的是，本實施例僅描述如第1、2A~2D所示的記憶體結構中的一個階梯接觸結構的製造方法。

第19圖為本步驟之結構的上視圖，第19A圖為沿第19圖之剖面線19A-19A’之剖面示意圖，第19B圖為沿第19圖之剖面線19B-19B’之剖面示意圖。如第19~19B圖所示，形成複數層堆疊結構100，各個堆疊結構100包括一導電層110和一絕緣層120，導電層110及絕緣層120交錯堆疊。

接著，如第20~20B圖所示(第20圖為本步驟之結構的上視圖，第20A圖為沿第20圖之剖面線20A-20A’之剖面示意圖，第20B圖為沿第20圖之剖面線20B-20B’之剖面示意圖)，形成圖案化光阻PR於此些堆疊結構100上之前，形成一第一蝕刻阻擋層200，第一蝕刻阻擋層200垂直穿過堆疊結構100並沿一第一水平方向HD1延伸，第一蝕刻阻擋層200之具有一第一側面200A。

如第20~20B圖所示，形成圖案化光阻PR於堆疊結構100上之前，更可形成一第二蝕刻阻擋層300，第二蝕刻阻擋層300垂直穿過堆疊結構100並沿第一水平方向HD1延伸。

接著，如第21~21B圖所示(第21圖為本步驟之結構的上視圖，第21A圖為沿第21圖之剖面線21A-21A’之剖面示意圖，第21B圖為沿第21圖之剖面線21B-21B’之剖面示意圖)，形成一圖案化光阻PR於堆疊結構100上，圖案化光阻PR具有一開口600。

接著，如第22~22B圖所示(第22圖為本步驟之結構的上視圖，第22A圖為沿第22圖之剖面線22A-22A’之剖面示意圖，第22B圖為沿第22圖之剖面線22B-22B’之剖面示意圖)，以圖案化光阻PR為遮罩，對此些堆疊結構100進行一次乾蝕刻製程，並且蝕刻掉一層的厚度T1，接著以圖案化光阻PR為遮罩，對此些堆疊結構100進行一次等向性蝕刻製程，並且削減此些堆疊結構100的一層導電層110的寬度W1一次。堆疊結構100之被蝕刻一層的厚度T1的部份的區域100a的面積與圖案化光阻PR的開口600的面積實質上相同，被側向蝕刻之後的導電層110的開口的區域100b相當於前述的區域100a等向往外延伸一個寬度W1的擴大範圍。

接著，請參照第23~23B圖(第23圖為本步驟之結構的上視圖，第23A圖為沿第23圖之剖面線23A-23A’之剖面示意圖，第23B圖為沿第23圖之剖面線23B-23B’之剖面示意圖)，繼續以圖案化光阻PR為遮罩對堆疊結構100進行一次乾蝕刻製程搭配一次等向性蝕刻製程，由於第一蝕刻阻擋層200設置於與區域100a相鄰距離為寬度W1的 位置，所以此次等向性蝕刻製程停止於第一蝕刻阻擋層200之一第一側面200A處，而向其他方向削減此些堆疊結構100的兩層導電層110的寬度W2一次。被側向蝕刻兩次的導電層110的開口具有區域100c，區域100c相當於前述的區域100b往除了第一蝕刻阻擋層200之外的其他方向延伸一個寬度W2的擴大範圍。

接著，請參照第24~24B圖(第24圖為本步驟之結構的上視圖，第24A圖為沿第24圖之剖面線24A-24A’之剖面示意圖，第24B圖為沿第24圖之剖面線24B-24B’之剖面示意圖)，繼續以圖案化光阻PR為遮罩對堆疊結構100進行一次乾蝕刻製程搭配一次等向性蝕刻製程，由於第一蝕刻阻擋層200設置於與區域100a相鄰距離為寬度W1的位置，且第二蝕刻阻擋層200設置於與區域100c相鄰距離為小於寬度W3的位置，所以此次等向性蝕刻製程停止於第一蝕刻阻擋層200之一第一側面200A處及第二蝕刻阻擋層300之一第一側面300A處，而向其他兩個方向削減此些堆疊結構100的三層導電層110的寬度W3一次，向第二蝕刻阻擋層300的方向削減此些堆疊結構100的兩層導電層110的寬度W3一次及一層導電層110的寬度W3’一次。被側向蝕刻三次的導電層110的開口具有區域100d，區域100d相當於前述的區域100c往除了第一蝕刻阻擋層200之外的兩個方向延伸一個寬度W3及往第二蝕刻阻擋層300的方向延伸一個寬度W3’的擴大範圍。

接著，請參照第25~25B圖(第25圖為本步驟之結構的上視圖，第25A圖為沿第25圖之剖面線25A-25A’之剖面示意圖，第25B圖為沿第25圖之剖面線25B-25B’之剖面示意圖)，繼續以圖案化光阻 PR為遮罩對堆疊結構100進行一次乾蝕刻製程搭配一次等向性蝕刻製程，由於第一蝕刻阻擋層200設置於與區域100a相鄰距離為寬度W1的位置，且第二蝕刻阻擋層200設置於與區域100c相鄰距離為小於寬度W3的位置，所以此次等向性蝕刻製程停止於第一蝕刻阻擋層200之一第一側面200A處及第二蝕刻阻擋層300之第一側面300A處，而向其他兩個方向削減此些堆疊結構100的四層導電層110的寬度W4一次。被側向蝕刻四次的導電層110的開口具有區域100e，區域100e相當於前述的區域100d往除了第一蝕刻阻擋層200和第二蝕刻阻擋層300之外的兩個方向延伸一個寬度W4的擴大範圍。

接著，請參照第1、2A~2D及16A~18B圖，移除圖案化光阻，形成絕緣層於堆疊結構100上並填入絕緣層120之間的空間，至此堆疊結構100的多個導電層110具有多個接點，此些接點沿第一水平方向HD1排列成複數個階層而具有一階梯結構。此些接點位於第一蝕刻阻擋層200之第一側面200A處，且此些接點位於第一蝕刻阻擋層200和第二蝕刻阻擋層300之間。接著，設置複數個導線400，各個導線400電性連接於各個接點。至此，形成如第1、2A~2D圖所示的階梯接觸結構。

根據本揭露內容之實施例，僅需要較少的光罩搭配多次蝕刻步驟，則可以完成階梯接觸結構的製作，具有製程較簡單、成本較低、且整體製程需要的時間也較短的優點。更進一步而言，設置第一蝕刻阻擋層200和/或第二蝕刻阻擋層300於堆疊結構100中，不僅可以更進一步縮減階梯接觸結構10/20之沿第二水平方向HD2的尺寸，並 且可以在進行多次蝕刻的步驟中提供支撐的效果，避免未被蝕刻的多層絕緣層120癱塌而導致結構損壞的狀況。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

1. 一種階梯接觸結構，包括：複數層堆疊結構，各該堆疊結構包括一導電層和一絕緣層，該些導電層及該些絕緣層交錯堆疊；以及一第一蝕刻阻擋層，垂直穿過該些堆疊結構並沿一第一水平方向延伸，其中位於該第一蝕刻阻擋層之一第一側面的該些堆疊結構的該些導電層具有複數個接點，該些接點沿該第一水平方向排列成複數個階層而具有一階梯結構。
2. 如申請專利範圍第1項所述之階梯接觸結構，其中該第一蝕刻阻擋層沿該第一水平方向具有一第一長度，該些堆疊結構沿該第一水平方向具有一第二長度，該第二長度大於該第一長度。
3. 如申請專利範圍第1項所述之階梯接觸結構，其中該第一蝕刻阻擋層具有一第二側面相對於該第一側面，該第一蝕刻阻擋層具有一頂表面，該頂表面和該些接點之其中之一相隔一第一距離，該頂表面和位於該第一蝕刻阻擋層之該第二側面的該些導電層之最頂層者相隔一第二距離，該第一距離大於該第二距離。
4. 如申請專利範圍第1項所述之階梯接觸結構，更包括：一第二蝕刻阻擋層，垂直穿過該些堆疊結構並沿該第一水平方向延伸，其中該些接點位於該第一蝕刻阻擋層和該第二蝕刻阻擋層之間。
5. 一種記憶體結構，包括：一第一階梯接觸結構和一第二階梯接觸結構，彼此之間以一溝槽分隔開來，該第一階梯接觸結構和該第二階梯接觸結構分別包括複數層堆疊結構，各該堆疊結構包括一導電層和一絕緣層，該些導電層及該些絕緣層交錯堆疊，該第一階梯接觸結構中的該些導電層具有複數個第一接點，該第二階梯接觸結構中的該些導電層具有複數個第二接點，該些第一接點和該些第二接點分別沿一第一方向和一第二方向排列成複數個階層而分別具有一第一階梯結構和一第二階梯結構，該第一方向與該第二方向係不同，其中該第一階梯結構中之該些導電層其中之一在該第一方向上的長度係小於位於前述其中之一的該導電層上方並與該導電層接觸的該絕緣層在該第一方向上的長度，該第二階梯結構中之該些導電層其中之一在該第二方向上的長度係小於位於前述其中之一的該導電層上方並與該導電層接觸的該絕緣層在該第二方向上的長度；以及一第一記憶區塊和一第二記憶區塊，分別電性連接於該第一階梯接觸結構和該第二階梯接觸結構。
6. 如申請專利範圍第5項所述之記憶體結構，其中該第一階梯接觸結構中的該些導電層具有複數個第一缺口，該第二階梯接觸結構中的該些導電層具有複數個第二缺口，該些第一缺口的尺寸和該些第二缺口的尺寸沿一垂直方向由上往下遞減。
7. 一種階梯接觸結構的製造方法，包括：形成複數層堆疊結構，各該堆疊結構包括一導電層和一絕緣層，該些導電層及該些絕緣層交錯堆疊；形成一圖案化光阻於該些堆疊結構上，該圖案化光阻具有一開口；以及以該圖案化光阻為遮罩，蝕刻N次該些堆疊結構，其中N為正整數，每次蝕刻該些堆疊結構包括：對該些堆疊結構進行一乾蝕刻製程，每次該乾蝕刻製程中，該些堆疊結構的一部份被蝕刻一層的厚度；及對該些堆疊結構進行一等向性蝕刻製程，每次該等向性蝕刻製程中，皆削減該些堆疊結構的該些導電層之其中之一層或多層的寬度一次；其中該些堆疊結構的該些導電層具有複數個接點，該些接點沿一水平方向排列成複數個階層而具有一階梯結構。
8. 如申請專利範圍第7項所述之階梯接觸結構的製造方法，更包括：形成該圖案化光阻於該些堆疊結構上之前，形成一第一蝕刻阻擋層，該第一蝕刻阻擋層垂直穿過該些堆疊結構並沿一第一水平方向延伸，其中該些接點位於該第一蝕刻阻擋層之一第一側面處。
9. 如申請專利範圍第8項所述之階梯接觸結構的製造方法，更包括：形成該圖案化光阻於該些堆疊結構上之前，形成一第二蝕刻阻擋層，該第二蝕刻阻擋層垂直穿過該些堆疊結構並沿該第一水平方向延伸，其中該些接點位於該第一蝕刻阻擋層和該第二蝕刻阻擋層之間。
10. 如申請專利範圍第7項所述之階梯接觸結構的製造方法，更包括：移除該圖案化光阻；蝕刻該些堆疊結構以形成一溝槽，該溝槽將該些堆疊結構分隔開來形成兩個獨立的接觸結構。