CN109712958B - 阶梯接触结构、阶梯接触结构的制造方法以及存储器结构 - Google Patents

Abstract

一种阶梯接触结构、阶梯接触结构的制造方法以及存储器结构。阶梯接触结构包括多层叠层结构以及一第一刻蚀阻挡层。各个叠层结构包括一导电层和一绝缘层，导电层及绝缘层交错叠层。第一刻蚀阻挡层垂直穿过叠层结构并沿一第一水平方向延伸，其中位于第一刻蚀阻挡层一第一侧面的叠层结构的导电层具有多个接点，这些接点沿第一水平方向排列成多个阶层而具有一阶梯结构。

Description

阶梯接触结构、阶梯接触结构的制造方法以及存储器结构

技术领域

本揭露是涉及一种阶梯接触结构、阶梯接触结构的制造方法以及存储器结构。

背景技术

随着半导体技术的发展，各式半导体元件不断推陈出新。半导体元件可以经过适当地安排后可以实现各种电性功能。现今各种电子产品都已大量应用各种半导体元件，例如存储装置...等。

阶梯结构常用于三维存储装置的接垫区，然而为了制作具有多个接点位于不同阶层的阶梯结构，需要使用大量的掩模搭配刻蚀工艺。多次的掩模搭配多次刻蚀工艺导致制造成本大幅上升，也造成工艺的复杂性提高。

发明内容

本揭露有关于一种阶梯接触结构、阶梯接触结构的制造方法以及存储器结构。实施例中，阶梯接触结构的导电层的多个接点沿第一刻蚀阻挡层的延伸方向排列成多个阶层而具有一阶梯结构，使得阶梯接触结构和存储阵列之间的距离可以缩短，进而达到减小存储器结构的整体尺寸与面积的效果。

根据本揭露的一实施例，提出一种阶梯接触结构。阶梯接触结构包括多层叠层结构以及一第一刻蚀阻挡层。各个叠层结构包括一导电层和一绝缘层，导电层及绝缘层交错叠层。第一刻蚀阻挡层垂直穿过叠层结构并沿一第一水平方向延伸，其中位于第一刻蚀阻挡层的一第一侧面的叠层结构的导电层具有多个接点，这些接点沿第一水平方向排列成多个阶层而具有一阶梯结构。

根据本揭露的另一实施例，提出一种存储器结构。存储器结构包括一第一阶梯接触结构、一第二阶梯接触结构、一第一存储区块和一第二存储区块，第一存储区块和一第二存储区块分别电性连接于第一阶梯接触结构和第二阶梯接触结构。第一阶梯接触结构和一第二阶梯接触结构彼此之间以一沟道分隔开来。第一阶梯接触结构和第二阶梯接触结构分别包括多层叠层结构，各叠层结构包括一导电层和一绝缘层，导电层及绝缘层交错叠层。第一阶梯接触结构中的导电层具有多个第一接点，第二阶梯接触结构中的导电层具有多个第二接点，这些第一接点和这些第二接点分别沿一第一方向和一第二方向排列成多个阶层而分别具有一第一阶梯结构和一第二阶梯结构，第一方向与第二方向不同。

根据本揭露的又一实施例，提出一种阶梯接触结构的制造方法。阶梯接触结构的制造方法包括以下步骤：形成多层叠层结构，各叠层结构包括一导电层和一绝缘层，导电层及绝缘层交错叠层；形成一图案化光刻胶于叠层结构上，图案化光刻胶具有一开口；以及以图案化光刻胶为屏蔽，刻蚀N次叠层结构，其中N为正整数，每次刻蚀叠层结构包括：对叠层结构进行一干刻蚀工艺，每次干刻蚀工艺中，叠层结构的一部份被刻蚀一层的厚度；及对叠层结构进行一等向性刻蚀工艺，每次等向性刻蚀工艺中，都削减叠层结构的导电层的其中之一层或多层的宽度一次，其中叠层结构的导电层具有多个接点，这些接点沿一水平方向排列成多个阶层而具有一阶梯结构。

为了对本发明上述及其他方面有更佳了解，下文特列举实施例，并配合所附附图详细说明如下：

附图说明

图1绘示根据本揭露的一实施例的存储器结构包含阶梯接触结构的俯视图。

图2A为沿图1的剖面线2A-2A’的剖面示意图。

图2B为沿图1的剖面线2B-2B’的剖面示意图。

图2C为沿图1的剖面线2C-2C’的剖面示意图。

图2D为沿图1的剖面线2D-2D’的剖面示意图。

图3A绘示根据本揭露的另一实施例的存储器结构包含阶梯接触结构的俯视图。

图3B为沿图3A的剖面线3B-3B’的剖面示意图。

图4A～图18B绘示根据本揭露的一实施例的一种存储器结构包含阶梯接触结构的制造方法示意图。

图19～图25B绘示根据本揭露的一实施例的一种阶梯接触结构的制造方法示意图。

【符号说明】

1、2：存储器结构

10、20：阶梯接触结构

11：第一阶梯接触结构

13：第二阶梯接触结构

15：SSL接垫

17：GSL接垫

30：存储阵列

31、33：存储区块

100：叠层结构

100a、100b、100c、100d、100e：区域

110：导电层

110c：接点

110c1：第一接点

110c2：第二接点

110L1～110L6、L1a～L1f、L2a～L2f：长度

120、130：绝缘层

130a～130e：第一缺口

140a～140e：第二缺口

200：第一刻蚀阻挡层

200a：顶表面

200A、300A：第一侧面

200B：第二侧面

300：第二刻蚀阻挡层

400：导线

500：沟道

600：开口

D1：第一方向

D2：第二方向

d1：第一距离

d2：第二距离

HD1：第一水平方向

HD2：第二水平方向

L1：第一长度

L2：第二长度

L3：第三长度

PR、PR1：图案化光刻胶

S1：第一阶梯结构

S2：第二阶梯结构

T1：厚度

VD1：垂直方向

W1、W2、W3、W3’、W4：宽度

2A-2A’、2B-2B’、2C-2C’、2D-2D’、3B-3B’、4B-4B’、5B-5B’、6B-6B’、7B-7B’、8B-8B’、9B-9B’、10B-10B’、11B-11B’、12B-12B’、13B-13B’、14B-14B’、15B-15B’、16B-16B’、17B-17B’、18B-18B’、19A-19A’、19B-19B’、20A-20A’、20B-20B’、21A-21A’、21B-21B’、22A-22A’、22B-22B’、23A-23A’、23B-23B’、24A-24A’、24B-24B’、25A-25A’、25B-25B’：剖面线

具体实施方式

本揭露内容的实施例中，阶梯接触结构的导电层的多个接点沿第一刻蚀阻挡层的延伸方向排列成多个阶层而具有一阶梯结构，使得阶梯接触结构和存储阵列之间的距离可以缩短，进而达到减小存储器结构的整体尺寸与面积的效果。以下详细叙述本揭露内容的实施例。实施例所提出的细部结构及步骤为举例说明之用，并非对本揭露内容欲保护范围做限缩。本领域技术人员当可依据实际实施方案的需要对所述结构及步骤加以修饰或变化。

图1绘示根据本揭露的一实施例的存储器结构包含阶梯接触结构的俯视图，图2A为沿图1的剖面线2A-2A’的剖面示意图，图2B为沿图1的剖面线2B-2B’的剖面示意图，图2C为沿图1的剖面线2C-2C’的剖面示意图，图2D为沿图1的剖面线2D-2D’的剖面示意图。

如图1和图2A～2D所示，存储器结构1包括阶梯接触结构10、20以及存储阵列30，存储阵列30位于阶梯接触结构10和阶梯接触结构20之间。一些实施例中，存储阵列30可包括多个存储区块，例如存储区块31和33；阶梯接触结构10例如是SSL接垫区，可包括多个SSL接垫15；阶梯接触结构20例如是GSL接垫区，可包括多个GSL接垫17；存储阵列30例如是三维立体与非门存储器阵列(3D NAND memory array)，但本揭露内容不限于此。

一些实施例中，如图1所示，存储器结构1还可具有一沟道500，沟道500将阶梯接触结构10分隔开来形成两个独立的接触结构，也将阶梯接触结构20分隔开来形成两个独立的接触结构，阶梯接触结构10和阶梯接触结构20各自的两个独立的接触结构分别电性连接至不同的存储区块。

如图1和图2A～2D所示，阶梯接触结构10/20包括多层叠层结构100以及一第一刻蚀阻挡层200。各个叠层结构100包括一导电层110和一绝缘层120，这些导电层110及这些绝缘层120交错叠层。第一刻蚀阻挡层200垂直穿过这些叠层结构100并沿一第一水平方向HD1延伸。位于第一刻蚀阻挡层200的一第一侧面200A的这些叠层结构100的这些导电层110具有多个接点110c，这些接点110c沿第一水平方向HD1排列成多个阶层而具有一阶梯结构。

实施例中，导电层110的材料例如包括多晶硅，绝缘层120的材料例如包括氧化硅，而第一刻蚀阻挡层200的材料例如包括氮化硅。实施例中，最上层的导电层110例如电性连接至SSL接垫15和/或GSL接垫17，最底层的导电层110例如电性连接至反转栅极(inversiongate)，中间的多层导电层110例如电性连接至存储阵列30中的字线。

根据本揭露内容的实施例，阶梯接触结构10/20的导电层110的多个接点110c沿第一刻蚀阻挡层200的延伸方向(也就是第一水平方向HD1)排列成多个阶层而具有一阶梯结构，使得阶梯接触结构10/20和存储阵列30之间的距离可以缩短，进而达到减小存储器结构的整体尺寸与面积的效果。

如图1和图2A～2D所示，阶梯接触结构10/20可还包括一第二刻蚀阻挡层300，第二刻蚀阻挡层300垂直穿过这些叠层结构100并沿第一水平方向HD1延伸。前述的多个接点110c位于第一刻蚀阻挡层200和第二刻蚀阻挡层300之间。

根据本揭露内容的实施例，阶梯接触结构10/20的导电层110的多个接点110c沿第一刻蚀阻挡层200的延伸方向(也就是第一水平方向HD1)排列成多个阶层而具有一阶梯结构，且位于第一刻蚀阻挡层200和第二刻蚀阻挡层300之间，使得阶梯接触结构10/20所占的面积限制在第一刻蚀阻挡层200和第二刻蚀阻挡层300之间长条区域中，因此阶梯接触结构10/20所占的尺寸与面积可以进一步减小，进而达到有效减小存储器结构的整体尺寸与面积的效果。

根据一些实施例中，第一刻蚀阻挡层200和第二刻蚀阻挡层300的设置位置可以对调，且当阶梯接触结构10/20仅具有第一刻蚀阻挡层200时而不具有第二刻蚀阻挡层300时，第一刻蚀阻挡层200也可设置于如第1、2A和2C图所示的第二刻蚀阻挡层300设置的位置。

实施例中，如图1所示，第一刻蚀阻挡层200沿第一水平方向HD1具有一第一长度L1，叠层结构100沿第一水平方向HD1具有一第二长度L2，第二长度L2大于第一长度L1。

实施例中，如图1所示，第二刻蚀阻挡层300沿第一水平方向HD1具有一第三长度L3，叠层结构100的第二长度L2大于第二刻蚀阻挡层300的第三长度L3。

实施例中，如图2A、2C所示，第一刻蚀阻挡层200具有一第二侧面200B，第二侧面200B相对于第一侧面200A，第一刻蚀阻挡层200具有一顶表面200a，顶表面200a和其中一个接点110c相隔一第一距离d1，顶表面200a和位于第一刻蚀阻挡层200的第二侧面200B的多个导电层110的最顶层者相隔一第二距离d2，第一距离d1大于第二距离d2。

实施例中，如第1、2A、2C图所示，位于第一刻蚀阻挡层200和第二刻蚀阻挡层300之间的多个导电层110沿一第二水平方向HD2具有多个长度，第二水平方向HD2垂直于第一水平方向HD1，且这些导电层110的长度为不同。

一些实施例中，导电层110的长度110L1～110L6沿一垂直方向VD1由上往下递增，垂直方向VD1垂直于第一水平方向HD1和第二水平方向HD2。举例而言，如图2A所示，导电层110的长度110L1、110L2、110L3和110L4沿垂直方向VD1由上往下递增；如图2C所示，导电层110的长度110L5和110L6沿垂直方向VD1由上往下递增。

实施例中，如图1、2A～2D如所示，阶梯接触结构10/20还包括多个导线400，各个导线400电性连接于各个接点110c。

图3A绘示根据本揭露的另一实施例的存储器结构包含阶梯接触结构的俯视图，图3B为沿图3A的剖面线3B-3B’的剖面示意图。本实施例中与前述实施例相同或相似的元件沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。

如图3A～3B所示，存储结构2包括一第一阶梯接触结构11、一第二阶梯接触结构13、一第一存储区块31和一第二存储区块33。第一阶梯接触结构11和第二阶梯接触结构13彼此之间以一沟道500分隔开来。第一存储区块31和第二存储区块33，分别电性连接于第一阶梯接触结构11和第二阶梯接触结构13。实施例中，两组第一阶梯接触结构11和第二阶梯接触结构13分别构成阶梯接触结构10和20，第一存储区块31和第二存储区块33构成存储阵列30，存储阵列30位于阶梯接触结构10和阶梯接触结构20之间。一些实施例中，阶梯接触结构10例如是SSL接垫区，可包括多个SSL接垫15；阶梯接触结构20例如是GSL接垫区，可包括多个GSL接垫17；存储阵列30例如是三维立体与非门存储器阵列(3D NAND memory array)，但本揭露内容不限于此。

第一阶梯接触结构11和第二阶梯接触结构13分别包括多层叠层结构100，各个叠层结构100包括一导电层110和一绝缘层120，这些导电层110及这些绝缘层120交错叠层。第一阶梯接触结构11中的多个导电层110具有多个第一接点110c1，第二阶梯接触结构13中的多个导电层110具有多个第二接点110c2，第一接点110c1和第二接点110c2分别沿一第一方向D1和一第二方向D2排列成多个阶层而分别具有一第一阶梯结构S1和一第二阶梯结构S2，第一方向D1与第二方向D2不同。

实施例中，如图3B所示，第一阶梯接触结构11中的多个导电层110沿第一方向D1具有多个长度，这些长度沿垂直方向VD1由上往下递增。实施例中，如图3B所示，第二阶梯接触结构13中的多个导电层110沿第二方向D2具有多个长度，这些长度沿垂直方向VD1由上往下递增。

举例而言，如图3B所示，第一阶梯接触结构11中的导电层110的长度L1a、L1b、L1c、L1d、L1e和L1f沿垂直方向VD1由上往下递增，第二阶梯接触结构13中的导电层110的长度L2a、L2b、L2c、L2d、L2e和L2f沿垂直方向VD1由上往下递增

实施例中，如图3A～3B所示，第一阶梯接触结构11中的多个导电层110具有多个第一缺口130a～130e，第二阶梯接触结构13中的多个导电层110具有多个第二缺口140a～140e，这些第一缺口130a～130e的尺寸和这些第二缺口140a～140e的尺寸沿垂直方向VD1由上往下递减。

实施例中，如图3A～3B所示，存储器结构2还可包括多个导线400，各个导线400电性连接于各个第一接点110c1和各个第二接点110c2。

一些实施例中，请参照图1、2A、2C，本实施例的存储器结构2的第一阶梯接触结构11也可以包括一第一刻蚀阻挡层(未绘示于图3A～3B中)，第一刻蚀阻挡层可如第1、2A、2C图所示的方式垂直穿过第一阶梯接触结构11的叠层结构100并沿第一水平方向HD1延伸，且第一接点110c1位于第一刻蚀阻挡层的一第一侧面处。

一些其他实施例中(未绘示于图3A～3B中)，请参照图1、2A、2C，本实施例的存储器结构2的第一阶梯接触结构11也可以包括第二刻蚀阻挡层，且本实施例的存储器结构2的第二阶梯接触结构13也可以包括第一刻蚀阻挡层和/或第二刻蚀阻挡层，相关的配置方式请参照图1、2A、2C，在此不再赘述。

图4A～图18B绘示根据本揭露的一实施例的一种存储器结构包含阶梯接触结构的制造方法示意图。本实施例中与前述实施例相同或相似的元件沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。

图4A为本步骤结构的俯视图，图4B为沿图4A的剖面线4B-4B’的剖面示意图。如图4A～4B所示，形成多层叠层结构100，各个叠层结构100包括一导电层110和一绝缘层120，导电层110及绝缘层120交错叠层。

图5A为本步骤结构的俯视图，图5B为沿图5A的剖面线5B-5B’的剖面示意图。如图5A～5B所示，形成一图案化光刻胶PR于叠层结构100上，图案化光刻胶PR具有一开口600。实施例中，开口600例如位于剖面线5B-5B’的正中央。

接着，请参照图6A～16B，以图案化光刻胶PR为屏蔽，刻蚀N次这些叠层结构100，其中N为正整数，每次刻蚀叠层结构100的步骤包括对这些叠层结构100进行一次干刻蚀工艺以及对这些叠层结构100进行一次等向性刻蚀工艺；每次干刻蚀工艺中，这些叠层结构100的一部份被刻蚀一层的厚度，而每次等向性刻蚀工艺中，都削减这些叠层结构100的一层或多层导电层110的宽度一次。详细的制作方法例如包括以下的步骤。

图6A为本步骤结构的俯视图，图6B为沿图6A的剖面线6B-6B’的剖面示意图。如图6A～6B所示，以图案化光刻胶PR为屏蔽，对这些叠层结构100进行一次干刻蚀工艺，并且刻蚀掉一层的厚度T1。如图6A～6B所示，叠层结构100被刻蚀一层的厚度T1的部份的区域100a的面积与图案化光刻胶PR的开口600的面积实质上相同。此处所指的「“实质上”表示尽可能相同，但仍可能包含工艺容许范围内所导致的尺寸误差。

图7A为本步骤结构的俯视图，图7B为沿图7A的剖面线7B-7B’的剖面示意图。如图7A～7B所示，以图案化光刻胶PR为屏蔽，对这些叠层结构100进行一次等向性刻蚀工艺，并且削减这些叠层结构100的一层导电层110的宽度W1一次。实施例中，等向性刻蚀工艺对于导电层110的材料相对于绝缘层120的材料具有高选择比，也就是基本上仅侧向刻蚀部分的导电层110，而不刻蚀绝缘层120，使得绝缘层120在此步骤中具有刻蚀保护层的效果，可以保护更下层的其他导电层110不受到此次刻蚀步骤的伤害，仅侧向刻蚀暴露出来的导电层110。被侧向刻蚀之后的导电层110会具有一开口，此开口的区域100b相当于前述的区域100a等向往外延伸一个宽度W1的扩大范围。实施例中，等向性刻蚀工艺可以是干刻蚀工艺或湿刻蚀工艺。

实施例中，每次刻蚀叠层结构100后，图案化光刻胶PR的厚度也可能会耗损而减薄。如图6B和7B所示，图案化光刻胶PR明显减薄。

如图6A～7B所示，已经完成了以图案化光刻胶PR为屏蔽刻蚀1次叠层结构100(一次干刻蚀工艺加上一次等向性刻蚀工艺)，也就是前述的N为1。以下将重复进行多次刻蚀叠层结构100的步骤。

图8A为本步骤结构的俯视图，图8B为沿图8A的剖面线8B-8B’的剖面示意图。如图8A～8B所示，以图案化光刻胶PR为屏蔽，对这些叠层结构100进行一次干刻蚀工艺，并且刻蚀掉一层的厚度T1。本实施例中，以每次干刻蚀工艺均刻蚀掉相同的厚度T1为例，其他实施例中，也可以依实际需要调整改变多次干刻蚀工艺刻蚀掉的厚度。

图9A为本步骤结构的俯视图，图9B为沿图9A的剖面线9B-9B’的剖面示意图。如图9A～9B所示，以图案化光刻胶PR为屏蔽，对这些叠层结构100进行一次等向性刻蚀工艺，并且削减这些叠层结构100的两层导电层110的宽度W2一次。实施例中，此宽度W2和前一次等向性刻蚀工艺所削减的宽度W1可以相同或不同。被侧向刻蚀之后的两层导电层110都会具有开口，被侧向刻蚀一次的导电层110的开口具有区域100b，被侧向刻蚀两次的导电层110的开口具有区域100c，区域100c相当于前述的区域100b等向往外延伸一个宽度W2的扩大范围。

如图8A～9B所示，至此已经完成了以图案化光刻胶PR为屏蔽刻蚀2次叠层结构100，也就是前述的N为2。并且，如图8B和图9B所示，图案化光刻胶PR明显进一步减薄。

图10A为本步骤结构的俯视图，图10B为沿图10A的剖面线10B-10B’的剖面示意图。如图10A～10B所示，以图案化光刻胶PR为屏蔽，对这些叠层结构100进行一次干刻蚀工艺，并且刻蚀掉一层的厚度T1。

图11A为本步骤结构的俯视图，图11B为沿图11A的剖面线11B-11B’的剖面示意图。如图11A～11B所示，以图案化光刻胶PR为屏蔽，对这些叠层结构100进行一次等向性刻蚀工艺，并且削减这些叠层结构100的三层导电层110的宽度W3一次。被侧向刻蚀之后的三层导电层110都会具有开口，被侧向刻蚀一次的导电层110的开口具有区域100b，被侧向刻蚀两次的导电层110的开口具有区域100c，被侧向刻蚀三次的导电层110的开口具有区域100d，区域100d相当于前述的区域100c等向往外延伸一个宽度W3的扩大范围。

如图10B和图11B所示，图案化光刻胶PR明显更进一步减薄。一些实施例中，每刻蚀M次这些叠层结构100后，M小于N且M为正整数(也就是说，制造过程尚未完成)，图案化光刻胶PR的厚度减薄，本揭露内容的制造方法还可选择性地包括以下步骤：形成一补充的图案化光刻胶于叠层结构100上，补充的图案化光刻胶的图案与原图案化光刻胶PR的图案相同，且补充的图案化光刻胶设置于原图案化光刻胶PR上。

举例而言，如图12A～12B所示(图12A为本步骤结构的俯视图，图12B为沿图12A的剖面线12B-12B’的剖面示意图)，形成补充的图案化光刻胶PR1于叠层结构100上，补充的图案化光刻胶PR1的图案与原图案化光刻胶PR的图案相同，且补充的图案化光刻胶PR1设置于原图案化光刻胶PR上。本实施例中，是以刻蚀3次(M＝3)这些叠层结构100后进行形成补充的图案化光刻胶的步骤作为例子，然而M的数值也可以大于3，例如可以是5～10，但本揭露内容并不以此为限。

图13A为本步骤结构的俯视图，图13B为沿图13A的剖面线13B-13B’的剖面示意图。如图13A～13B所示，以图案化光刻胶PR(及具有相同图案的补充的图案化光刻胶PR1)为屏蔽，对这些叠层结构100进行一次干刻蚀工艺，并且刻蚀掉一层的厚度T1。

图14A为本步骤结构的俯视图，图14B为沿图14A的剖面线14B-14B’的剖面示意图。如图14A～14B所示，以图案化光刻胶PR(及具有相同图案的补充的图案化光刻胶PR1)为屏蔽，对这些叠层结构100进行一次等向性刻蚀工艺，并且削减这些叠层结构100的四层导电层110的宽度W4一次。被侧向刻蚀之后的四层导电层110都会具有开口，被侧向刻蚀一次的导电层110的开口具有区域100b，被侧向刻蚀两次的导电层110的开口具有区域100c，被侧向刻蚀三次的导电层110的开口具有区域100d，被侧向刻蚀四次的导电层110的开口具有区域100e，区域100e相当于前述的区域100d等向往外延伸一个宽度W4的扩大范围。

图15A为本步骤结构的俯视图，图15B为沿图15A的剖面线15B-15B’的剖面示意图。如图15A～15B所示，以图案化光刻胶PR(及具有相同图案的补充的图案化光刻胶PR1)为屏蔽，对这些叠层结构100进行一次干刻蚀工艺，并且刻蚀掉一层的厚度T1。

本揭露内容以总刻蚀次数为4次(N＝4)作为例子，但N的数值也可以大于4，但本揭露内容并不以此为限。

如图16A～16B所示(图16A为本步骤结构的俯视图，图16B为沿图16A的剖面线16B-16B’的剖面示意图)，移除图案化光刻胶。此处所指的图案化光刻胶包括原图案化光刻胶以及工艺中所另外制作的一个或多个补充的图案化光刻胶。并且，如图16A～16B所示，形成绝缘层130于叠层结构100上并填入绝缘层120之间的空间。绝缘层130和绝缘层120的材料可以相同或不同，因此图16B中以虚线表示绝缘层130中的绝缘层120结构。

如图16A～16B所示，至此叠层结构100的多个导电层110具有多个接点，这些接点沿一水平方向排列成多个阶层而具有一阶梯结构。举例而言，第一接点110c1沿第一方向D1排列成多个阶层而具有第一阶梯结构S1，第二接点110c2沿第二方向D2排列成多个阶层而具有第二阶梯结构S2。

接着，如图17A～17B所示(图17A为本步骤结构的俯视图，图17B为沿图17A的剖面线17B-17B’的剖面示意图)，制作存储阵列30。实施例中，存储阵列30可包括两个存储区块31、33。

如图17A～17B所示，刻蚀这些叠层结构100以形成一沟道500，沟道500将这些叠层结构分隔开来形成两个独立的接触结构，例如是第一阶梯接触结构11和第二阶梯接触结构13，且第一阶梯接触结构11和第二阶梯接触结构13分别电性连接至存储区块31和33。根据本揭露的实施例，以沟道500将经由前述N次刻蚀步骤而形成的整个阶梯结构分隔为两个独立的阶梯接触结构，则经由一个工艺可以制作出可分别电性连接至两个存储区块的两个阶梯接触结构，如此一来不仅可以节省工艺，并且可以节省单个阶梯接触结构的区域的面积，而且同时也可以使单个阶梯结构对应电性连接至一个较小的存储区块，而可以使得一次抹除操作的存储单元数量减少。

接着，如图18A～18B所示(图18A为本步骤结构的俯视图，图18B为沿图18A的剖面线18B-18B’的剖面示意图)，设置多个导线400，各个导线400电性连接于各个接点110c1、110c2。至此，形成如图3A～3B所示的存储器结构2及其中的阶梯接触结构。

相较于传统的方法中，每一个阶层的接点均需要以一个掩模搭配一个刻蚀的工艺制作，因此工艺的复杂性较高也需要较高的制作成本；相对而言，根据本揭露内容的实施例，仅需要较少的掩模搭配多次刻蚀步骤，则可以完成阶梯接触结构的制作，不仅工艺较简单、成本较低，整体工艺需要的时间也较短，并且可以整合至既有的半导体工艺中，而能够应用至多种高密度的三维存储装置的制作。

图19～25B绘示根据本揭露的一实施例的一种阶梯接触结构的制造方法示意图。本实施例中与前述实施例相同或相似的元件沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。需注意的是，本实施例仅描述如图1、2A～2D所示的存储器结构中的一个阶梯接触结构的制造方法。

图19为本步骤结构的俯视图，图19A为沿图19的剖面线19A-19A’的剖面示意图，图19B为沿图19的剖面线19B-19B’的剖面示意图。如图19～19B所示，形成多层叠层结构100，各个叠层结构100包括一导电层110和一绝缘层120，导电层110及绝缘层120交错叠层。

接着，如图20～20B所示(图20为本步骤结构的俯视图，图20A为沿图20的剖面线20A-20A’的剖面示意图，图20B为沿图20的剖面线20B-20B’的剖面示意图)，形成图案化光刻胶PR于这些叠层结构100上之前，形成一第一刻蚀阻挡层200，第一刻蚀阻挡层200垂直穿过叠层结构100并沿一第一水平方向HD1延伸，第一刻蚀阻挡层200具有一第一侧面200A。

如图20～20B所示，形成图案化光刻胶PR于叠层结构100上之前，还可形成一第二刻蚀阻挡层300，第二刻蚀阻挡层300垂直穿过叠层结构100并沿第一水平方向HD1延伸。

接着，如图21～21B所示(图21为本步骤结构的俯视图，图21A为沿图21的剖面线21A-21A’的剖面示意图，图21B为沿图21的剖面线21B-21B’的剖面示意图)，形成一图案化光刻胶PR于叠层结构100上，图案化光刻胶PR具有一开口600。

接着，如图22～22B所示(图22为本步骤结构的俯视图，图22A为沿图22的剖面线22A-22A’的剖面示意图，图22B为沿图22的剖面线22B-22B’的剖面示意图)，以图案化光刻胶PR为屏蔽，对这些叠层结构100进行一次干刻蚀工艺，并且刻蚀掉一层的厚度T1，接着以图案化光刻胶PR为屏蔽，对这些叠层结构100进行一次等向性刻蚀工艺，并且削减这些叠层结构100的一层导电层110的宽度W1一次。叠层结构100被刻蚀一层的厚度T1的部份的区域100a的面积与图案化光刻胶PR的开口600的面积实质上相同，被侧向刻蚀之后的导电层110的开口的区域100b相当于前述的区域100a等向往外延伸一个宽度W1的扩大范围。

接着，请参照图23～23B(图23为本步骤结构的俯视图，图23A为沿图23的剖面线23A-23A’的剖面示意图，图23B为沿图23的剖面线23B-23B’的剖面示意图)，继续以图案化光刻胶PR为屏蔽对叠层结构100进行一次干刻蚀工艺搭配一次等向性刻蚀工艺，由于第一刻蚀阻挡层200设置于与区域100a相邻距离为宽度W1的位置，所以此次等向性刻蚀工艺停止于第一刻蚀阻挡层200的一第一侧面200A处，而向其他方向削减这些叠层结构100的两层导电层110的宽度W2一次。被侧向刻蚀两次的导电层110的开口具有区域100c，区域100c相当于前述的区域100b往除了第一刻蚀阻挡层200之外的其他方向延伸一个宽度W2的扩大范围。

接着，请参照图24～24B(图24为本步骤结构的俯视图，图24A为沿图24的剖面线24A-24A’的剖面示意图，图24B为沿图24的剖面线24B-24B’的剖面示意图)，继续以图案化光刻胶PR为屏蔽对叠层结构100进行一次干刻蚀工艺搭配一次等向性刻蚀工艺，由于第一刻蚀阻挡层200设置于与区域100a相邻距离为宽度W1的位置，且第二刻蚀阻挡层200设置于与区域100c相邻距离为小于宽度W3的位置，所以此次等向性刻蚀工艺停止于第一刻蚀阻挡层200的一第一侧面200A处及第二刻蚀阻挡层300的一第一侧面300A处，而向其他两个方向削减这些叠层结构100的三层导电层110的宽度W3一次，向第二刻蚀阻挡层300的方向削减这些叠层结构100的两层导电层110的宽度W3一次及一层导电层110的宽度W3’一次。被侧向刻蚀三次的导电层110的开口具有区域100d，区域100d相当于前述的区域100c往除了第一刻蚀阻挡层200之外的两个方向延伸一个宽度W3及往第二刻蚀阻挡层300的方向延伸一个宽度W3’的扩大范围。

接着，请参照图25～25B(图25为本步骤结构的俯视图，图25A为沿图25的剖面线25A-25A’的剖面示意图，图25B为沿图25的剖面线25B-25B’的剖面示意图)，继续以图案化光刻胶PR为屏蔽对叠层结构100进行一次干刻蚀工艺搭配一次等向性刻蚀工艺，由于第一刻蚀阻挡层200设置于与区域100a相邻距离为宽度W1的位置，且第二刻蚀阻挡层200设置于与区域100c相邻距离为小于宽度W3的位置，所以此次等向性刻蚀工艺停止于第一刻蚀阻挡层200的一第一侧面200A处及第二刻蚀阻挡层300的第一侧面300A处，而向其他两个方向削减这些叠层结构100的四层导电层110的宽度W4一次。被侧向刻蚀四次的导电层110的开口具有区域100e，区域100e相当于前述的区域100d往除了第一刻蚀阻挡层200和第二刻蚀阻挡层300之外的两个方向延伸一个宽度W4的扩大范围。

接着，请参照图1、2A～2D及图16A～18B，移除图案化光刻胶，形成绝缘层于叠层结构100上并填入绝缘层120之间的空间，至此叠层结构100的多个导电层110具有多个接点，这些接点沿第一水平方向HD1排列成多个阶层而具有一阶梯结构。这些接点位于第一刻蚀阻挡层200的第一侧面200A处，且这些接点位于第一刻蚀阻挡层200和第二刻蚀阻挡层300之间。接着，设置多个导线400，各个导线400电性连接于各个接点。至此，形成如图1、2A～2D所示的阶梯接触结构。

根据本揭露内容的实施例，仅需要较少的掩模搭配多次刻蚀步骤，则可以完成阶梯接触结构的制作，具有工艺较简单、成本较低、且整体工艺需要的时间也较短的优点。更进一步而言，设置第一刻蚀阻挡层200和/或第二刻蚀阻挡层300于叠层结构100中，不仅可以更进一步缩减阶梯接触结构10/20的沿第二水平方向HD2的尺寸，并且可以在进行多次刻蚀的步骤中提供支撑的效果，避免未被刻蚀的多层绝缘层120瘫塌而导致结构损坏的状况。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种阶梯接触结构，包括：

多层叠层结构，各该叠层结构包括一导电层和一绝缘层，所述导电层及所述绝缘层交错叠层；

一第一刻蚀阻挡层，垂直穿过所述叠层结构并沿一第一水平方向延伸，其中位于该第一刻蚀阻挡层的一第一侧面的所述叠层结构的所述导电层具有多个接点，所述接点沿该第一水平方向排列成多个阶层而具有一阶梯结构；以及

一第二刻蚀阻挡层，垂直穿过所述叠层结构并沿该第一水平方向延伸，其中所述接点位于该第一刻蚀阻挡层和该第二刻蚀阻挡层之间。

2.如权利要求1所述的阶梯接触结构，其中该第一刻蚀阻挡层沿该第一水平方向具有一第一长度，所述叠层结构沿该第一水平方向具有一第二长度，该第二长度大于该第一长度。

3.如权利要求1所述的阶梯接触结构，其中该第一刻蚀阻挡层具有一第二侧面相对于该第一侧面，该第一刻蚀阻挡层具有一顶表面，该顶表面和所述接点的其中之一相隔一第一距离，该顶表面和位于该第一刻蚀阻挡层的该第二侧面的所述导电层的最顶层者相隔一第二距离，该第一距离大于该第二距离。

4.一种存储器结构，包括：

一第一阶梯接触结构和一第二阶梯接触结构，彼此之间以一沟道分隔开来，该第一阶梯接触结构和该第二阶梯接触结构分别包括多层叠层结构，各该叠层结构包括一导电层和一绝缘层，所述导电层及所述绝缘层交错叠层，该第一阶梯接触结构中的所述导电层具有多个第一接点，该第二阶梯接触结构中的所述导电层具有多个第二接点，所述第一接点和所述第二接点分别沿一第一方向和一第二方向排列成多个阶层而分别具有一第一阶梯结构和一第二阶梯结构，该第一方向与该第二方向不同；以及

一第一存储区块和一第二存储区块，分别电性连接于该第一阶梯接触结构和该第二阶梯接触结构；

其中该第一阶梯接触结构中的所述导电层具有多个第一缺口，该第二阶梯接触结构中的所述导电层具有多个第二缺口，所述第一缺口的尺寸和所述第二缺口的尺寸沿一垂直方向由上往下递减；

其中，所述第一阶梯接触结构和第二阶梯接触结构分别包括第一刻蚀阻挡层，该第一刻蚀阻挡层沿第一水平方向具有一第一长度，所述叠层结构沿该第一水平方向具有一第二长度，该第二长度大于该第一长度。

5.一种阶梯接触结构的制造方法，包括：

形成多层叠层结构，各该叠层结构包括一导电层和一绝缘层，所述导电层及所述绝缘层交错叠层；

形成一图案化光刻胶于所述叠层结构上，该图案化光刻胶具有一开口；以及

以该图案化光刻胶为屏蔽，刻蚀N次所述叠层结构，其中N为正整数，每次刻蚀所述叠层结构包括：

对所述叠层结构进行一干刻蚀工艺，每次该干刻蚀工艺中，所述叠层结构的一部份被刻蚀一层的厚度；及

对所述叠层结构进行一等向性刻蚀工艺，每次该等向性刻蚀工艺中，都削减所述叠层结构的所述导电层的其中之一层或多层的宽度一次；

其中所述叠层结构的所述导电层具有多个接点，所述接点沿一水平方向排列成多个阶层而具有一阶梯结构；

其中，所述的阶梯接触结构的制造方法还包括：

形成该图案化光刻胶于所述叠层结构上之前，形成一第一刻蚀阻挡层，该第一刻蚀阻挡层垂直穿过所述叠层结构并沿一第一水平方向延伸，其中所述接点位于该第一刻蚀阻挡层的一第一侧面处。

6.如权利要求5所述的阶梯接触结构的制造方法，还包括：

形成该图案化光刻胶于所述叠层结构上之前，形成一第二刻蚀阻挡层，该第二刻蚀阻挡层垂直穿过所述叠层结构并沿该第一水平方向延伸，其中所述接点位于该第一刻蚀阻挡层和该第二刻蚀阻挡层之间。

7.如权利要求5所述的阶梯接触结构的制造方法，还包括：

移除该图案化光刻胶；

刻蚀所述叠层结构以形成一沟道，该沟道将所述叠层结构分隔开来形成两个独立的接触结构。

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