CN111403390A - 一种半导体结构及其制作方法和三维存储器件 - Google Patents

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Abstract

本发明提供一种半导体结构及其制作方法和三维存储器件，该半导体结构包括衬底；栅极堆叠结构，位于所述衬底上，所述栅极堆叠结构包括沿第一方向依次设置的核心区域和连接区域，其中，所述核心区域包括主核心区和应力跳变区，所述主核心区通过所述应力跳变区与所述连接区域连接；栅线分隔槽，设置于所述栅极堆叠结构中，且沿所述第一方向延伸；若干排第一垂直沟道结构，沿第二方向间隔设置于所述核心区域中，其中，最靠近栅线分隔槽的至少一排第一垂直沟道结构的位于应力跳变区的部分被移除。利用本发明，可以避免由于3D NAND中核心区域/连接区域过渡区处局部应力梯度而导致栅线分隔槽发生倾斜时字线‑字线/字线‑共源极阵列的暴露，提高产品良率。

Description

一种半导体结构及其制作方法和三维存储器件
技术领域
本发明属于半导体集成电路技术领域，涉及一种半导体结构及其制作方法和三维存储器件。
背景技术
平面结构的NAND闪存已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。新的3D NAND技术，垂直堆叠了多层数据存储单元，可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
三维存储器件通常会包括一个或多个片(plane)存储区(也可称为核心区域)。在片存储区的两侧通常会设置有对称的用于引出栅极的连接区域。通常，连接区域具有阶梯(Stair-Step，简称SS)形状。片存储区和连接区域通常会分割成多个区块(Block)，形成多个块(block)存储区。现有的3D NAND技术是用栅线分隔(Gate Line Split，简称GLS)来分隔区块的，以128层的3D NAND为例，核心区域/连接区域的过渡区的沟道结构设计会从9排向3排过渡，在此处会存在较大的应力梯度，这会导致在核心区域/连接区域的过渡区处的蚀刻形成的栅线分隔槽出现严重倾斜，这可能会导致字线(Word Lin，简称WL)-字线/字线-共源极阵列(Array Common Source简称ACS)露出，造成存储器件成品率损失达到70％。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法和三维存储器件，用于解决现有技术中三维存储器件的中栅线分隔槽在核心区域/连接区域的过渡区处倾斜(titling)，导致产品良率较低的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构，包括：
衬底；
栅极堆叠结构，位于所述衬底上，所述栅极堆叠结构包括沿第一方向依次设置的核心区域和连接区域，其中，所述核心区域包括主核心区和应力跳变区，所述主核心区通过所述应力跳变区与所述连接区域连接；
栅线分隔槽，设置于所述栅极堆叠结构中，且沿所述第一方向延伸；
若干排第一垂直沟道结构，沿第二方向间隔设置于所述核心区域中，其中，最靠近所述栅线分隔槽的至少一排所述第一垂直沟道结构的位于所述应力跳变区的部分被移除。
在一可选实施例中，最靠近所述栅线分隔槽的至少两排所述第一垂直沟道结构的位于所述应力跳变区的部分被移除。
在一可选实施例中，所述半导体结构还包括：
若干排第二垂直沟道结构，沿所述第二方向间隔设置于所述连接区域中，其中，所述第二垂直沟道结构的排数小于所述第一垂直沟道结构的排数。
在一可选实施例中，每排所述第二垂直沟道结构包括沿所述第一方向间隔设置的若干第二垂直沟道结构单体。
在一可选实施例中，所述栅线分隔槽垂直贯穿所述栅极堆叠结构。
在一可选实施例中，所述栅线分隔槽到所述垂直沟道结构的最小距离包括第一距离和第二距离，其中，所述第一距离为所述主核心区中所述栅线分隔槽到所述垂直沟道结构的最小距离，所述第二距离为所述应力跳变区中所述栅线分隔槽到所述垂直沟道结构的最小距离，且所述第一距离小于所述第二距离。
在一可选实施例中，每排所述第一垂直沟道结构包括沿所述第一方向间隔设置的若干第一垂直沟道结构单体。
在一可选实施例中，相邻两排所述第一垂直沟道结构中各所述第一垂直沟道结构单体交错排布。
在一可选实施例中，所述连接区域包括阶梯结构。
在一可选实施例中，所述第一方向垂直于所述第二方向。
为实现上述目的及其他相关目的，本发明还提供一种半导体结构制备方法，包括：
提供一衬底；
于所述衬底上形成栅极堆叠结构，所述栅极堆叠结构包括沿第一方向依次设置的核心区域和连接区域，其中，所述核心区域包括主核心区和应力跳变区，所述主核心区通过所述应力跳变区与所述连接区域连接；
于所述核心区域中沿第二方向间隔形成若干排第一垂直沟道结构；
于所述栅极堆叠结构中形成栅线分隔槽，所述栅线分隔槽沿所述第一方向延伸；
其中，最靠近所述栅线分隔槽的至少一排所述第一垂直沟道结构的位于所述应力跳变区的部分被移除。
在一可选实施例中，所述于所述核心区域中沿第二方向间隔形成若干排第一垂直沟道结构的步骤中，最靠近所述栅线分隔槽的至少两排所述第一垂直沟道结构的位于所述应力跳变区的部分被移除。
在一可选实施例中，所述半导体制备方法还包括步骤：
于所述连接区域中沿所述第二方向间隔形成若干排第二垂直沟道结构，其中，所述第二垂直沟道结构的排数小于所述第一垂直沟道结构的排数。
在一可选实施例中，所述于所述连接区域中沿所述第二方向间隔形成若干排第二垂直沟道结构的步骤中，每排所述第二垂直沟道结构包括沿所述第一方向间隔设置的若干第二垂直沟道结构单体。
在一可选实施例中，所述于所述栅极堆叠结构中形成栅线分隔槽的步骤中，所述栅线分隔槽垂直贯穿所述栅极堆叠结构。
在一可选实施例中，所述栅线分隔槽到所述垂直沟道结构的最小距离包括第一距离和第二距离，其中，所述第一距离为所述主核心区中所述栅线分隔槽到所述垂直沟道结构的最小距离，所述第二距离为所述应力跳变区中所述栅线分隔槽到所述垂直沟道结构的最小距离，且所述第一距离小于所述第二距离。
在一可选实施例中，所述于所述核心区域中沿第二方向间隔形成若干排第一垂直沟道结构的步骤中，每排所述第一垂直沟道结构包括沿所述第一方向间隔设置的若干第一垂直沟道结构单体。
在一可选实施例中，所述于所述核心区域中沿第二方向间隔形成若干排第一垂直沟道结构的步骤中，相邻两排所述第一垂直沟道结构中各所述第一垂直沟道结构单体交错排布。
在一可选实施例中，所述连接区域包括阶梯结构。
在一可选实施例中，所述第一方向垂直于所述第二方向。
为实现上述目的及其他相关目的，本发明还提供一种三维存储器件，所述三维存储器件包括上述任意一项所述的半导体结构。
利用本发明，通过在三维存储器(例如3D NAND)的核心区域的应力跳变区减少第一垂直沟道结构的数目，也即移除应力跳变区的最外排的垂直沟道单体，这样可以拉大应力跳变区中第一垂直沟道结构到栅线分隔槽的距离，从而可以避免由于三维存储器中核心区域/连接区域过渡区处局部应力梯度而导致栅线分隔槽发生倾斜时字线-字线/字线-共源极阵列的暴露，从而避免随后在栅线分隔槽201中形成的栅线分隔结构与第一垂直沟道结构短接在一起，提高产品良率。
附图说明
图1显示为一典型的半导体结构的俯视图。
图2显示为图1中的半导体结构及沿X方向的应力曲线。
图3显示为采用图1所示半导体结构的产品的SEM图。
图4显示为本发明的一种半导体结构的俯视图。
图5显示为图4中的半导体结构及沿X方向的应力曲线。
图6显示为本发明的另一种半导体结构的俯视图。
图7显示为本发明的半导体结构的制备流程图。
元件标号说明
101 栅线分隔槽
102 第一垂直沟道结构单体
103 第二垂直沟道结构单体
201 栅线分隔槽
202 第一垂直沟道结构单体
203 第二垂直沟道结构单体
Z1 主核心区
Z2 应力跳变区
d1，d2，d3 间距
S10～S50 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
图1示出了一半导体结构的俯视图，该半导体结构可以是三维存储器件(例如3DNAND)制备过程中的一个中间产品，包括，衬底(未图示)，栅极堆叠结构(未图示)，栅线分隔槽101、若干排第一垂直沟道结构以及若干排第二垂直沟道结构。所述栅极堆叠结构形成于所述衬底上，所述栅极堆叠结构包括沿第一方向(图1中的X方向)依次设置的核心区域和连接区域；所述栅线分隔槽101设置于所述栅极堆叠结构中，且沿所述第一方向延伸；若干排第一垂直沟道结构沿第二方向间隔设置于所述核心区域中，所述第二方向也即沿图1中的Y方向；若干排第二垂直沟道结构沿所述第二方向间隔设置于所述连接区域中。
如图1所示，每排所述第一垂直沟道结构包括沿X方向间隔设置的若干第一垂直沟道结构单体102；每排所述第二垂直沟道结构包括沿X方向间隔设置的若干第二垂直沟道结构单体103。
从图1中可以看出，所述第二垂直沟道结构的排数小于所述第一垂直沟道结构的排数，也就是说核心区域到连接区域的过渡区中沟道结构的排数会降低。作为示例，核心区域到连接区域的过渡区中沟道结构排数会从9排向3排过渡，请参阅图2，应力模拟结果显示在核心区域到连接区域的过渡区处(图2中从左向右的第二条竖直虚线所处位置)会存在比较大的应力改变，形成局部应力梯度，这种局部应力梯度会导致核心区域到连接区域的过渡区处的栅线分隔槽出现严重的倾斜(tilting)，栅线分隔槽101就像老鼠咬过一样弯弯曲曲(the mouse bit)，从而会导致该位置处的字线(Word Lin，简称WL)-字线/字线-共源极阵列(Array Common Source简称ACS)露出，详见图3的SEM照片中的箭头所指区域，这会造成随后在栅线分隔槽101中形成的栅线分隔结构与第一垂直沟道结构短接在一起，降低成品良率。
基于此，如图4所示，本发明提供一种半导体结构，通过在应力跳变区(图4中Z2所示区域)减少第一垂直沟道结构的数目，也即拿去应力跳变区的最外排孔，这样可以拉大应力跳变区中第一垂直沟道结构到栅线分隔槽的距离，这样可以避免栅线分隔槽发生倾斜时与第一垂直沟道结构短接在一起，提高产品良率。下面将结合具体的实施例来阐述本发明的技术方案。
实施例一
图4示出了本发明的实施例的一种半导体结构的俯视图。请参阅图4，所述半导体结构包括衬底(未图示)，栅极堆叠结构(为了方便显示，图4中未示出)，栅线分隔槽201以及若干排第一垂直沟道结构，该半导体结构可以用于制备三维存储器件(例如3D NAND)的中间结构，一个三维存储器件可以包括多个块存储区，各块存储区之间通过所述栅线分隔槽201隔开。
在本实施例中，所述半导体结构包括一个位于底部的衬底，该衬底例如是半导体衬底，所述衬底可以根据器件的实际需求进行选择，所述衬底可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述衬底还可以为堆叠结构，例如硅/锗硅叠层等。作为示例，所述衬底例如可以选用单晶硅晶圆。
请参阅图4，所述栅极堆叠结构位于所述衬底上，所述栅极堆叠结构包括沿第一方向(图4中的X方向)依次设置的核心区域(Core)和连接区域，所述核心区域是包括存储单元的区域，所述连接区域是包含字线连接电路的区域，连接区域例如可以具有阶梯(Stair-Step，简称SS)结构，所述阶梯结构暴露出下文将要介绍栅极堆叠结构中各所述栅极层，以便通过设置于阶梯台阶台面上的连接柱将所述栅极层引出。所述核心区域包括主核心区Z1和应力跳变区Z2，所述主核心区Z1通过所述应力跳变区Z2与所述连接区域连接。具体地，在本实施例中，所述栅极堆叠结构包括在垂直方向(垂直于所述衬底的延伸面)上堆叠的多个栅极层，以及位于相邻栅极层之间起到隔离作用的多个介电层，所述栅极层的数目可以根据需要进行选择，作为示例，例如可为8、16、32层、64、层、128层等。作为示例，所述栅极层采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合；所述介电层采用绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅中的任意一种或其任何组合。在其他实施例中，所述栅极堆叠结构也可以是在垂直方向(垂直于所述衬底的延伸面)上交替叠置的牺牲层和介电层，该牺牲层会在3DNAND的后续制备过程中会通过栅极层替换掉，其中所述牺牲层的材料例如可采用氮化硅。
请参阅图4，所述栅线分隔槽201沿所述第一方向延伸设置，每条栅线分隔槽201可将所述栅极堆叠结构分割成相对独立的两个部分，图4中相邻的两个栅线分隔槽201之间的栅极堆叠结构可作为3D NAND的一个独立块(Block)存储区，一个3D NAND存储结构可以包括多个块(Block)存储区。作为示例，所述栅线分隔槽201内可以在后续过程中进行填充分隔材料形成栅线分隔结构，所述栅线分隔结构例如可包括导电墙及包围所述导电墙侧壁的绝缘层，所述导电墙的底端连接于所述衬底。
请参阅图4，在本实施例中，本实施例的半导体结构的若干排第一垂直沟道结构沿第二方向间隔设置于所述核心区域中。在本实施例中，将位于一条直线上的所有第一垂直沟道结构单体202定义为一排，也即每排所述第一垂直沟道结构包括位于某一直线(该直线可以与X方向平行或者呈一定的夹角)上且间隔设置的若干第一垂直沟道结构单体202，譬如图4-6中处于核心区域且平行于X方向的每条虚线代表一排。作为示例，每排所述第一垂直沟道结构例如可包括沿第一方向间隔设置的若干第一垂直沟道结构单体202，也即相邻两排所述第一垂直沟道结构相互平行。在一具体示例中，为了提高存储密度，相邻两排所述第一垂直沟道结构中各所述第一垂直沟道结构单体202交错排布。作为示例，对于3D NAND存储结构来说，所述核心区域中的一个所述第一垂直沟道结构单体202可为一NAND存储串中的多个存储单元所共用；所述第一垂直沟道结构单体202上下贯穿所述栅极堆叠结构，每个所述第一垂直沟道结构单体202可包括介质柱(未图示)、环绕所述介质柱的沟道材料层(未图示)及环绕所述沟道材料层的信息存储层(未图示)。
请参阅图4，本实施例的半导体结构还包括若干排第二垂直沟道结构，若干排第二垂直沟道结构沿所述第二方向间隔设置于所述连接区域中。请参阅图4，在本实施例中，将位于一条直线上的所有第二垂直沟道结构单体203定义为一排，也即每排所述第二垂直沟道结构包括位于某一直线上(该直线可以与X方向平行或者呈一定的夹角)且间隔设置的若干第二垂直沟道结构单体203，譬如图4-6中处于连接区域且平行于X方向的每条虚线代表一排。作为示例，每排所述第二垂直沟道结构包括沿所述第一方向间隔设置的若干第二垂直沟道结构单体203，也即相邻两排所述第二垂直沟道结构相互平行。作为示例，对于3DNAND存储结构来说，位于连接区域的所述第二垂直沟道结构单体203为虚拟垂直沟道结构，其可作为机械支撑部件，防止存储器件的坍塌。
请参阅图4，在本实施例中，所述第二垂直沟道结构的排数小于所述第一垂直沟道结构的排数，为了解决三维存储器件的中栅线分隔槽201在核心区域/连接区域的过渡区处倾斜(titling)，而导致字线(Word Line，简称WL)-字线/字线-共源极阵列(Array CommonSource简称ACS)露出，成品率低的问题，在所述栅极堆叠结构的核心区域中形成若干排所述第一垂直沟道结构时，将靠近所述栅线分隔槽201的至少一排所述第一垂直沟道结构设置于所述主核心区Z1内，也即将最靠近该栅线分隔槽201的至少一排所述第一垂直沟道结构的位于应力跳变区Z2中的若干第一垂直沟道结构单体202移除，从而拉大应力跳变区Z2中第一垂直沟道结构到栅线分隔槽201的最小距离，可以避免三维存储器(例如3D NAND)中核心区域/连接区域过渡区处局部应力梯度而导致栅线分隔槽发生倾斜时字线-字线/字线-共源极阵列的暴露，从而进一步避免随后在栅线分隔槽201中形成的栅线分隔结构与第一垂直沟道结构短接在一起，提高了产品良率。
在一示例中，请参阅图4，图4中位于核心区域中存在9排第一垂直沟道结构，从上到下依次定义为第1-9排第一垂直沟道结构，位于连接区域中存在3排第二垂直沟道孔结构，从上到下依次定义为第1-3排第二垂直沟道结构，在其它示例中，所述第一垂直沟道结构的排数和所述第二沟道结构的排数可以根据需要进行调整。第1排和第9排的第一垂直沟道结构中各第一垂直沟道结构单体202只设置于所述核心区域的主核心区Z1，而未设置于所述核心区域的应力跳变区Z2，而2-8排的第一垂直沟道结构中各第一垂直沟道结构单体202是同时设置于所述核心区域的主核心区Z1和应力跳变区Z2。这样在核心区域中，第一垂直沟道结构到对应栅线分隔槽201的最小间距相当于存在两个值，分别是位于核心区域的主核心区Z1中的d1(第一距离)，与位于核心区域的应力过渡区的d2(第二距离)，且d2大于d1，这相当于拉大了应力跳变区Z2中第一垂直沟道结构到栅线分隔槽201的最小间距；图5示出了图4所示的半导体结构的X方向的应力(也即栅线分隔槽201处的应力)，可以看出X方向应力分别在主核心区Z1与应力跳变区Z2交界处、应力跳变区Z2与连接区域的交接位置处存在应力梯度，分担到每一处的应力下降相比图2所示的单处的应力下降幅度更小，引起栅线分隔槽201的倾斜幅度更小，这样可以避免三维存储器(例如3D NAND)中核心区域/连接区域过渡区处局部应力梯度而导致栅线分隔槽发生倾斜时字线-字线/字线-共源极阵列的暴露，从而进一步避免随后在栅线分隔槽201中形成的栅线分隔结构与第一垂直沟道结构短接在一起，提高了产品良率。
在另一具体实例中，请参阅图6中，同图4一样也采用9排向3排的过渡，与图4不同的是，第1排、第2排、第8排和第9排的第一垂直沟道结构中各第一垂直沟道结构单体202只设置于所述核心区域的主核心区Z1，而未设置于所述核心区域的应力跳变区Z2，而3-7排的第一垂直沟道结构中各第一垂直沟道结构单体202是同时设置于所述核心区域的主核心区Z1和应力跳变区Z2。这样在核心区域中，第一垂直沟道结构到对应栅线分隔槽201的最小间距相当于存在两个值，分别是位于核心区域的主核心区Z1中的d1，与位于核心区域的应力过渡区的d2，且d2大于d1，这相当于拉大了应力跳变区Z2中第一垂直沟道结构到栅线分隔槽201的最小间距，同样的，这样也可以避免三维存储器(例如3D NAND)中核心区域/连接区域过渡区处局部应力梯度而导致栅线分隔槽发生倾斜时字线-字线/字线-共源极阵列的暴露，从而进一步避免随后在栅线分隔槽201中形成的栅线分隔结构与第一垂直沟道结构短接在一起，提高了产品良率。
实施例二
图7示出了本发明的半导体结构的制备流程图，请参阅图7，所述半导体结构制备方法，包括：
步骤S10、提供一衬底；
步骤S20、于所述衬底上形成栅极堆叠结构，所述栅极堆叠结构包括沿第一方向依次设置的核心区域和连接区域，其中，所述核心区域包括主核心区Z1和应力跳变区Z2，所述主核心区Z1通过所述应力跳变区Z2与所述连接区域连接；
步骤S30、于所述核心区域中沿第二方向间隔形成若干排第一垂直沟道结构；
步骤S40、于所述栅极堆叠结构中形成栅线分隔槽201，所述栅线分隔槽201沿所述第一方向延伸。
在步骤S10中，该衬底例如是半导体衬底，所述衬底可以根据器件的实际需求进行选择，所述衬底可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述衬底还可以为堆叠结构，例如硅/锗硅叠层等。作为示例，所述衬底例如可以选用单晶硅晶圆。
在步骤S20中，请参阅图4，所述栅极堆叠结构形成于所述衬底上，所述栅极堆叠结构包括沿第一方向(图4中的X方向)依次设置的核心区域和连接区域，所述核心区域是包括存储单元的区域，所述连接区域是包含字线连接电路的区域，连接区域例如可以具有阶梯(Stair-Step，简称SS)形状。所述栅极堆叠结构的形成例如可以采用采用化学气相沉积法、物理气相沉积法、原子层沉积法等方法在所述衬底上交替沉积介电层与牺牲层，并采用栅极层替换所述牺牲层以得到所述栅极堆叠结构，也即相邻栅极层之间通过所述介电层隔离。所述栅极层的数目可以根据需要进行调整，例如为8层、16层、32层、64层、96层、128层等。作为示例，所述栅极层采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合；所述介电层采用绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅中的任意一种或其任何组合，所述牺牲层的材料例如可采用氮化硅。
在其他实施例中，步骤S20中的所述栅极堆叠结构也可以是指在所述衬底上交替沉积介电层与牺牲层，该牺牲层会在3D NAND后续制备过程中会通过上述栅极层替换掉。
在步骤S30中，于所述核心区域中沿第二方向间隔形成若干排第一垂直沟道结构的步骤例如可以采用光刻工艺于所述介电层与牺牲层所构成的叠层结构中刻蚀形成沟道孔阵列，并填充沟道孔阵列得到，每个沟道孔填充后形成一第一垂直沟道结构单元，可以通过控制光刻时掩模的图案样式来得到如图4所示的若干排第一垂直沟道结构。
在本实施例中，将步骤S30中位于一条直线上的所有第一垂直沟道结构单体202定义为一排，也即每排所述第一垂直沟道结构包括位于某一直线上且间隔设置的若干第一垂直沟道结构单体202，譬如图4-6中处于核心区域且平行于X方向的每条虚线代表一排。作为示例，每排所述第一垂直沟道结构例如可包括沿第一方向间隔设置的若干第一垂直沟道结构单体202，也即相邻两排所述第一垂直沟道结构相互平行。在一具体示例中，为了提高存储密度，相邻两排所述第一垂直沟道结构中各所述第一垂直沟道结构单体202交错排布。作为示例，对于3D NAND存储结构来说，所述核心区域中的一个所述第一垂直沟道结构单体202可为一NAND存储串中的多个存储单元所共用；所述第一垂直沟道结构单体202上下贯穿所述栅极堆叠结构，每个所述第一垂直沟道结构单体202可包括介质柱(未图示)、环绕所述介质柱的沟道材料层(未图示)及环绕所述沟道材料层的信息存储层(未图示)。
请参阅图4，在步骤S30中，于所述核心区域中沿第二方向间隔形成若干排第一垂直沟道结构的步骤中，最靠近所述栅线分隔槽201的至少一排所述第一垂直沟道结构设置于所述主核心区Z1内。作为示例，图4示出了最靠近所述栅线分隔槽201的一排所述第一垂直沟道结构设置于所述主核心区Z1中的情形，而图6示出了最靠近所述栅线分隔槽201的两排所述第一垂直沟道结构设置于所述主核心区Z1中的情形。
在步骤S30中，还包括于所述连接区域中沿所述第二方向间隔形成若干排第二垂直沟道结构。若干排第二垂直沟道结构的形成过程例如可以采用光刻工艺于对应连接区域处的所述介电层与牺牲层所构成的叠层结构中刻蚀形成沟道孔阵列，并填充沟道孔阵列得到，每个沟道孔填充后形成一第二垂直沟道结构单元。将步骤S30中位于一条直线上的所有第二垂直沟道结构单体203定义为一排，也即每排所述第二垂直沟道结构包括位于某一直线上且间隔设置的若干第二垂直沟道结构单体203，譬如图4-6中处于连接区域且平行于X方向的每条虚线代表一排。作为示例，每排所述第二垂直沟道结构包括沿所述第一方向间隔设置的若干第二垂直沟道结构单体203，也即相邻两排所述第二垂直沟道结构相互平行。作为示例，对于3D NAND存储结构来说，位于连接区域的所述第二垂直沟道结构单体203为虚拟垂直沟道结构，其可作为机械支撑部件，防止存储器件的坍塌。
在步骤S40中，所述栅线分隔槽201例如可通过光刻工艺蚀刻介电层与牺牲层所构成的叠层结构形成，后续可通过在其中填充分隔材料，形成栅线分隔结构；作为示例，所述栅线分隔结构可包括导电墙及包围所述导电墙侧壁的绝缘层，所述导电墙的底端连接于所述衬底。作为示例，所述栅线分隔槽201垂直贯穿所述介电层与牺牲层交替叠置所构成的叠层结构。需要说明的是，所述栅线分隔槽201还同时作为所述牺牲层的去除通道及所述栅极层的形成原料的入口，也就是说，所述栅线分隔槽201的形成是在所述栅极层的形成之前，而所述分隔材料的填充是在所述栅极层的形成之后。
请参阅图4，在本实施例中，所述第二垂直沟道结构的排数小于所述第一垂直沟道结构的排数，为了解决三维存储器件的中栅线分隔槽201在核心区域/连接区域的过渡区处倾斜(titling)，而导致字线(Word Line，简称WL)-字线/字线-共源极阵列(Array CommonSource简称ACS)露出，成品率低的问题，在所述栅极堆叠结构的核心区域中形成若干排所述第一垂直沟道结构时，将靠近所述栅线分隔槽201的至少一排所述第一垂直沟道结构设置于所述主核心区Z1内，也即将靠近该栅线分隔槽201的至少一排所述第一垂直沟道结构的位于应力跳变区Z2中的若干第一垂直沟道结构单体202移除，从而拉大应力跳变区Z2中第一垂直沟道结构到栅线分隔槽201的最小距离，以避免该栅线分隔槽201发生倾斜时与第一垂直沟道结构短接在一起，提高产品良率。
在一示例中，请参阅图4，图4中位于核心区域中存在9排第一垂直沟道结构，从上到下依次定义为第1-9排第一垂直沟道结构，位于连接区域中存在3排第二垂直沟道孔结构，从上到下依次定义为第1-3排第二垂直沟道结构，在其它示例中，所述第一垂直沟道结构的排数和所述第二沟道结构的排数可以根据需要进行调整。第1排和第9排的第一垂直沟道结构中各第一垂直沟道结构单体202只设置于所述核心区域的主核心区Z1，而未设置于所述核心区域的应力跳变区Z2，而2-8排的第一垂直沟道结构中各第一垂直沟道结构单体202是同时设置于所述核心区域的主核心区Z1和应力跳变区Z2。这样在核心区域中，第一垂直沟道结构到对应栅线分隔槽201的最小间距相当于存在两个值，分别是位于核心区域的主核心区Z1中的d1，与位于核心区域的应力过渡区的d2，且d2大于d1，这相当于拉大了应力跳变区Z2中第一垂直沟道结构到栅线分隔槽201的最小间距；图5示出了图4所示的半导体结构的X方向的应力(也即栅线分隔槽201处的应力)，可以看出X方向应力分别在主核心区Z1与应力跳变区Z2交界处、应力跳变区Z2与连接区域的交接位置处存在应力梯度，分担到每一处的应力下降相比图2所示的单处的应力下降幅度更小，引起栅线分隔槽201的倾斜幅度更小，这样可以避免三维存储器(例如3D NAND)中核心区域/连接区域过渡区处局部应力梯度而导致栅线分隔槽发生倾斜时字线-字线/字线-共源极阵列的暴露，从而进一步避免随后在栅线分隔槽201中形成的栅线分隔结构与第一垂直沟道结构短接在一起，提高了产品良率。
在另一具体实例中，请参阅图6中，同图4一样也采用9排向3排的过渡，与图4不同的是，第1排、第2排、第8排和第9排的第一垂直沟道结构中各第一垂直沟道结构单体202只设置于所述核心区域的主核心区Z1，而未设置于所述核心区域的应力跳变区Z2，而3-7排的第一垂直沟道结构中各第一垂直沟道结构单体202是同时设置于所述核心区域的主核心区Z1和应力跳变区Z2。这样在核心区域中，第一垂直沟道结构到对应栅线分隔槽201的最小间距相当于存在两个值，分别是位于核心区域的主核心区Z1中的d1，与位于核心区域的应力过渡区的d2，且d2大于d1，这相当于拉大了应力跳变区Z2中第一垂直沟道结构到栅线分隔槽201的最小间距，同样的，这样也可以避免三维存储器(例如3D NAND)中核心区域/连接区域过渡区处局部应力梯度而导致栅线分隔槽发生倾斜时字线-字线/字线-共源极阵列的暴露，从而进一步避免随后在栅线分隔槽201中形成的栅线分隔结构与第一垂直沟道结构短接在一起，提高了产品良率。
在本实施例中，所述半导体结构制备方法还包括于所述连接区域形成阶梯结构的步骤，也即所述栅极堆叠结构的连接区域上形成有阶梯结构。所述连接区域的阶梯结构例如可通过在由所述介电层与牺牲层所构成的叠层结构的相对两侧或四侧使用修剪蚀刻工艺得到多级台阶，并采用栅极层替换所述牺牲层得到。所述阶梯结构暴露出各个所述栅极层，以便通过设置于阶梯台阶台面上的连接柱或者接触部将所述栅极层引出。
需要指出的是，上述各步骤的顺序可以灵活调整，此处不应过分限制本发明的保护范围。
综上所述，本发明的半导体结构及其制备方法和三维存储器件，通过在应力跳变区Z2减少第一垂直沟道结构的数目，也即拿去应力跳变区Z2的最外排的第一垂直沟道结构单体202，这样可以拉大应力跳变区Z2中第一垂直沟道结构到栅线分隔槽201的距离，这样可以避免由于三维存储器(例如3D NAND)中核心区域/连接区域过渡区处局部应力梯度而导致栅线分隔槽发生倾斜时字线-字线/字线-共源极阵列的暴露，从而避免随后在栅线分隔槽201中形成的栅线分隔结构与第一垂直沟道结构短接在一起，提高了产品良率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (21)

1.一种半导体结构，其特征在于，包括：
衬底；
栅极堆叠结构，位于所述衬底上，所述栅极堆叠结构包括沿第一方向依次设置的核心区域和连接区域，其中，所述核心区域包括主核心区和应力跳变区，所述主核心区通过所述应力跳变区与所述连接区域连接；
栅线分隔槽，设置于所述栅极堆叠结构中，且沿所述第一方向延伸；
若干排第一垂直沟道结构，沿第二方向间隔设置于所述核心区域中，其中，最靠近所述栅线分隔槽的至少一排所述第一垂直沟道结构的位于所述应力跳变区的部分被移除。
2.根据权利要求1所述的半导体结构，其特征在于，最靠近所述栅线分隔槽的至少两排所述第一垂直沟道结构的位于所述应力跳变区的部分被移除。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
若干排第二垂直沟道结构，沿所述第二方向间隔设置于所述连接区域中，其中，所述第二垂直沟道结构的排数小于所述第一垂直沟道结构的排数。
4.根据权利要求3所述的半导体结构，其特征在于，每排所述第二垂直沟道结构包括沿所述第一方向间隔设置的若干第二垂直沟道结构单体。
5.根据权利要求1所述的半导体结构，其特征在于，所述栅线分隔槽垂直贯穿所述栅极堆叠结构。
6.根据权利要求1所述的半导体结构，其特征在于，所述栅线分隔槽到所述垂直沟道结构的最小距离包括第一距离和第二距离，其中，所述第一距离为所述主核心区中所述栅线分隔槽到所述垂直沟道结构的最小距离，所述第二距离为所述应力跳变区中所述栅线分隔槽到所述垂直沟道结构的最小距离，且所述第一距离小于所述第二距离。
7.根据权利要求1所述的半导体结构，其特征在于，每排所述第一垂直沟道结构包括沿所述第一方向间隔设置的若干第一垂直沟道结构单体。
8.根据权利要求7所述的半导体结构，其特征在于，相邻两排所述第一垂直沟道结构中各所述第一垂直沟道结构单体交错排布。
9.根据权利要求1所述的半导体结构，其特征在于，所述连接区域包括阶梯结构。
10.根据权利要求1-9中任意一项所述的半导体结构，其特征在于，所述第一方向垂直于所述第二方向。
11.一种半导体结构制备方法，其特征在于，包括：
提供一衬底；
于所述衬底上形成栅极堆叠结构，所述栅极堆叠结构包括沿第一方向依次设置的核心区域和连接区域，其中，所述核心区域包括主核心区和应力跳变区，所述主核心区通过所述应力跳变区与所述连接区域连接；
于所述核心区域中沿第二方向间隔形成若干排第一垂直沟道结构；
于所述栅极堆叠结构中形成栅线分隔槽，所述栅线分隔槽沿所述第一方向延伸；
其中，最靠近所述栅线分隔槽的至少一排所述第一垂直沟道结构的位于所述应力跳变区的部分被移除。
12.根据权利要求11所述的半导体结构制备方法，其特征在于，所述于所述核心区域中沿第二方向间隔形成若干排第一垂直沟道结构的步骤中，最靠近所述栅线分隔槽的至少两排所述第一垂直沟道结构的位于所述应力跳变区的部分被移除。
13.根据权利要求11所述的半导体结构制备方法，其特征在于，所述半导体制备方法还包括步骤：
于所述连接区域中沿所述第二方向间隔形成若干排第二垂直沟道结构，其中，所述第二垂直沟道结构的排数小于所述第一垂直沟道结构的排数。
14.根据权利要求13所述的半导体结构制备方法，其特征在于，所述于所述连接区域中沿所述第二方向间隔形成若干排第二垂直沟道结构的步骤中，每排所述第二垂直沟道结构包括沿所述第一方向间隔设置的若干第二垂直沟道结构单体。
15.根据权利要求11所述的半导体结构制备方法，其特征在于，所述于所述栅极堆叠结构中形成栅线分隔槽的步骤中，所述栅线分隔槽垂直贯穿所述栅极堆叠结构。
16.根据权利要求11所述的半导体结构制备方法，其特征在于，所述栅线分隔槽到所述垂直沟道结构的最小距离包括第一距离和第二距离，其中，所述第一距离为所述主核心区中所述栅线分隔槽到所述垂直沟道结构的最小距离，所述第二距离为所述应力跳变区中所述栅线分隔槽到所述垂直沟道结构的最小距离，且所述第一距离小于所述第二距离。
17.根据权利要求11所述的半导体结构制备方法，其特征在于，所述于所述核心区域中沿第二方向间隔形成若干排第一垂直沟道结构的步骤中，每排所述第一垂直沟道结构包括沿所述第一方向间隔设置的若干第一垂直沟道结构单体。
18.根据权利要求17所述的半导体结构制备方法，其特征在于，所述于所述核心区域中沿第二方向间隔形成若干排第一垂直沟道结构的步骤中，相邻两排所述第一垂直沟道结构中各所述第一垂直沟道结构单体交错排布。
19.根据权利要求11所述的半导体结构制备方法，其特征在于，所述连接区域包括阶梯结构。
20.根据权利要求11-19中任意一项所述的半导体结构制备方法，其特征在于，所述第一方向垂直于所述第二方向。
21.一种三维存储器件，其特征在于，所述三维存储器件包括如权利要求1-20中任意一项所述的半导体结构。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933646A (zh) * 2020-07-27 2020-11-13 长江存储科技有限责任公司 一种半导体结构及其制备方法
CN111968986A (zh) * 2020-08-11 2020-11-20 长江存储科技有限责任公司 三维存储器及其制造方法
CN112054028A (zh) * 2020-08-11 2020-12-08 长江存储科技有限责任公司 一种三维存储器结构及其制作方法和三维存储器件
CN112071852A (zh) * 2020-08-12 2020-12-11 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN112670294A (zh) * 2020-12-22 2021-04-16 长江存储科技有限责任公司 半导体器件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109863597A (zh) * 2016-11-17 2019-06-07 桑迪士克科技有限责任公司 具有比字线更厚的选择栅极电极的三维存储器器件及其制造方法
CN110349964A (zh) * 2019-06-19 2019-10-18 长江存储科技有限责任公司 三维存储器件及三维存储器件的制作方法
CN110649033A (zh) * 2019-10-25 2020-01-03 长江存储科技有限责任公司 3d存储器件及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109863597A (zh) * 2016-11-17 2019-06-07 桑迪士克科技有限责任公司 具有比字线更厚的选择栅极电极的三维存储器器件及其制造方法
CN110349964A (zh) * 2019-06-19 2019-10-18 长江存储科技有限责任公司 三维存储器件及三维存储器件的制作方法
CN110649033A (zh) * 2019-10-25 2020-01-03 长江存储科技有限责任公司 3d存储器件及其制造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933646A (zh) * 2020-07-27 2020-11-13 长江存储科技有限责任公司 一种半导体结构及其制备方法
CN111968986A (zh) * 2020-08-11 2020-11-20 长江存储科技有限责任公司 三维存储器及其制造方法
CN112054028A (zh) * 2020-08-11 2020-12-08 长江存储科技有限责任公司 一种三维存储器结构及其制作方法和三维存储器件
CN112054028B (zh) * 2020-08-11 2023-11-07 长江存储科技有限责任公司 一种三维存储器结构及其制作方法和三维存储器件
CN112071852A (zh) * 2020-08-12 2020-12-11 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN112071852B (zh) * 2020-08-12 2023-12-08 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN112670294A (zh) * 2020-12-22 2021-04-16 长江存储科技有限责任公司 半导体器件及其制作方法
CN112670294B (zh) * 2020-12-22 2024-04-09 长江存储科技有限责任公司 半导体器件及其制作方法

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