CN111933646B - 一种半导体结构及其制备方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其制备方法，该半导体结构包括半导体衬底；堆叠结构，位于所述半导体衬底上；以及栅线切槽，所述栅线切槽贯穿所述堆叠结构，所述栅线切槽包括沿第一方向延伸的切槽主体部，以及从所述主体部的侧壁向第二方向凸出的切槽凸出部，其中，相邻的两个所述栅线切槽的切槽凸出部不接触。利用本发明，通过将现有技术中三维存储器结构中位于源线互连部下方的不起作用的虚拟沟道孔结构移除，并且在栅线切槽的蚀刻过程中将原来形成虚拟沟道孔结构的地方切断，从而可以释放整体应力，使X和Y方向的应力差异减小，改善栅线切槽的弯曲倾斜，以保证晶圆后续制程的可靠性。
Description
技术领域
本发明属于半导体集成电路技术领域，涉及一种半导体结构及其制备方法。
背景技术
平面结构的NAND闪存已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。新的3D NAND技术，垂直堆叠了多层数据存储单元，可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
现有的3D NAND技术是用栅线切槽(Gate Line Split，简称GLS)来分隔区块的，所述栅线切槽沿着第一方向(例如X方向)将Channel Hole(沟道孔存储结构)切成均匀的堆栈区(Stack)，而在每个堆栈区中，沿第一方向(例如X方向)间隔设置的多排用于存储沟道孔。栅线切槽形成后，由于在X和Y方向图案化(Patteren)差异会导致在X和Y方向的弯曲应力的差值，会导致栅线切槽的弯曲倾斜，这会影响Wafer(晶圆)在后续制程的可靠性。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中栅线切槽形成后，由于在X和Y方向图案化差异会导致栅线切槽的弯曲倾斜，从而影响晶圆在后续制程的可靠性的技术问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构，包括：
半导体衬底；
堆叠结构，位于所述半导体衬底上；以及
栅线切槽，所述栅线切槽贯穿所述堆叠结构，所述栅线切槽包括沿第一方向延伸的切槽主体部，以及从所述主体部的侧壁向第二方向凸出的切槽凸出部；
其中，相邻的两个所述栅线切槽的切槽凸出部不接触。
在一可选实施例中，所述第一方向垂直于所述第二方向。
在一可选实施例中，所述半导体结构还包括沿所述第二方向间隔设置的若干排第一垂直沟道结构，其中，每排所述第一垂直沟道结构在所述切槽凸出部的位置处的垂直沟道结构被移除。
在一可选实施例中，所述堆叠结构包括第一叠层单元和第二叠层单元。
在一可选实施例中，所述半导体结构还包括顶部选择栅切槽，所述顶部选择栅切槽沿所述第一方向延伸且位于相邻的两个所述栅线切槽之间，且所述栅线切槽至少贯穿所述堆叠结构的一层所述第二叠层单元。
在一可选实施例中，所述第一叠层单元为层间介质层，所述第二叠层单元为牺牲层。
在一可选实施例中，所述第一叠层单元为层间介质层，所述第二叠层单元为栅极层。
在一可选实施例中，所述顶部选择栅切槽与所述栅线切槽的切槽凸出部不接触。
在一可选实施例中，所述半导体结构还包括共源线，所述共源线形成于所述栅线切槽中。
在一可选实施例中，所述半导体结构还包括用于所述共源线之间互连的源线互连部，所述切槽凸出部位于所述源线互连部的下方。
在一可选实施例中，所述共源线的材料包括钨、钴、铜、铝、掺杂多晶硅、掺杂单晶硅、硅化物中的任意一种或其任意组合。
为实现上述目的及其他相关目的，本发明还提供一种半导体结构制备方法，包括：
提供一半导体衬底；
于所述半导体衬底上形成堆叠结构；以及
于所述堆叠结构中形成贯穿所述堆叠结构的栅线切槽，所述栅线切槽包括沿第一方向延伸的切槽主体部，以及从所述主体部的侧壁向第二方向凸出的切槽凸出部；
其中，相邻的两个所述栅线切槽的切槽凸出部不接触。
在一可选实施例中，所述第一方向垂直于所述第二方向。
在一可选实施例中，所述制备方法还包括，于所述堆叠结构中形成沿所述第二方向间隔设置的若干排垂直沟道结构的步骤，其中，每排所述第一垂直沟道结构在所述切槽凸出部的位置处的垂直沟道结构被移除。
在一可选实施例中，所述于所述半导体衬底上形成堆叠结构的步骤包括，于所述半导体衬底上形成交替叠置的第一叠层单元和第二叠层单元。
在一可选实施例中，所述制备方法还包括，于所述堆叠结构中形成顶部选择栅切槽的步骤，其中，所述顶部选择栅切槽沿所述第一方向延伸且位于相邻的两个所述栅线切槽之间，且所述栅线切槽至少贯穿所述堆叠结构的一层所述第二叠层单元。
在一可选实施例中，所述第一叠层单元为层间介质层，所述第二叠层单元为牺牲层。
在一可选实施例中，所述第一叠层单元为层间介质层，所述第二叠层单元为栅极层。
在一可选实施例中，所述顶部选择栅切槽与所述栅线切槽的切槽凸出部不接触。
在一可选实施例中，所述制备方法还包括，于所述栅线切槽中形成共源线的步骤。
在一可选实施例中，所述制备方法还包括，于所述堆叠结构上形成用于所述共源线之间互连的源线互连部的步骤，其中，所述切槽凸出部位于所述源线互连部的下方。
在一可选实施例中，所述制备方法还包括，所述共源线的材料包括钨、钴、铜、铝、掺杂多晶硅、掺杂单晶硅、硅化物中的任意一种或其任意组合。
利用本发明，通过将现有技术中三维存储器结构中位于源线互连部下方的不起作用的虚拟沟道孔结构移除，并且在栅线切槽的蚀刻过程中将原来形成虚拟沟道孔结构的地方切断，从而可以释放整体应力，使X和Y方向的应力差异减小，改善栅线切槽的弯曲倾斜，以保证晶圆后续制程的可靠性。
附图说明
图1显示为一典型的半导体结构的俯视图。
图2显示为本发明的半导体结构的俯视图。
图3示为图2中沿A-A剖线的截面图。
图4示为本发明的半导体结构的制备流程图
元件标号说明
1 堆叠结构
2 栅线切槽
3 顶部选择栅切槽
4 垂直沟道结构
5 虚拟沟道结构
10 半导体衬底
20 堆叠结构
21 第一叠层单元
22 第二叠层单元
30 共源线
31 源线主体部
32 源线凸出部
40 顶部选择栅切槽
50 垂直沟道结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
图1示出了一半导体结构的俯视图，该半导体结构可以是三维存储器件(例如3DNAND)制备过程中的一个中间产品，包括，半导体衬底(未图示)，堆叠结构1，栅线切槽2。所述堆叠结构1形成于所述半导体衬底上，所述堆叠结构1包括交替叠置的栅极层和层间介质层所述栅极层和层间介质层交替叠置是指在形成一所述栅极层后，在该栅极层的表面形成一层层间介质层，然后依次循环进行栅极层和位于栅极层上的层间介质层的过程；所述栅线切槽2设置于所述堆叠结构1中，且沿X方向延伸，所述栅线切槽2贯穿所述堆叠结构1。
如图1所示，所述栅线切槽2沿X方向延伸，将设置有垂直沟道结构4的堆叠结构1分割成均匀的堆栈结构(Stack)，而在每个堆栈区中，沿Y方向间隔设置的多排用于存储的垂直沟道结构4，每排所述垂直沟道结构包括沿X方向间隔设置的若干垂直沟道结构4。图1中示出了相邻两个栅线切槽2之间包含9排垂直沟道结构4的情形，其中，中间的一排垂直沟道结构4所对应位置处的堆叠结构1中形成有自上向下贯穿所述堆叠结构1的最顶部的至少一层栅极层的顶部选择栅切槽3，所述顶部选择栅切槽3将最顶部的至少一层栅极层分割成两个独立的部分，通过顶部选择栅切槽3可以将每个堆栈结构分成两个指存储区(finger)每条被断开的顶部选择栅均可以独立的施加电压以对对应的指存储区中的相应的存储结构进行相应的操作，所述操作包括擦除操作。
如图1所示，在每个堆栈区中，多排沿Y方向间隔设置的多排垂直沟道结构也可以看成是由沿X方向间隔设置的若干列垂直沟道结构4，其中，在所述若干列垂直沟道结构4中，数列的垂直沟道结构的上后在后续制程中会形成用于实现共源线(其形成于所述栅线切槽中)的顶部互连引出的源线互连部(未图示)，由于源线互连部的遮挡，位于源线互连部下方的垂直沟道结构的沟道层不能够与位线实现互连，也即位于源线互连部下方的数列垂直沟道结构在存储器中不起作用，其作为虚拟沟道结构5。
从图1可以看出，栅线切槽2形成后，由于在X和Y方向的图案化(Patteren)差异会导致在X和Y方向的弯曲应力的差值，从而会导致栅线切槽2的弯曲倾斜，这会影响Wafer(晶圆)在后续制程的可靠性。
基于此，本发明提供一种半导体结构，通过将图1中的半导体结构位于源线互连部下方的不起作用的虚拟沟道结构移除，并且在栅线切槽2的蚀刻过程中将图1中原虚拟沟道结构5的地方切断，从而可以释放整体应力，使X和Y方向的应力差异减小，改善栅线切槽的弯曲倾斜，以保证晶圆后续制程的可靠性。
下面将结合具体的实施例来阐述本发明的技术方案。
实施例一
图2示出了本发明的实施例的一种半导体结构的俯视图，图3示出了沿图2中A-A剖线的截面图。请参阅图2和图3，所述半导体结构包括半导体衬底10，堆叠结构20，以及栅线切槽。该半导体结构可以用于制备三维存储器件(例如3D NAND)的中间结构，一个三维存储器件可以包括多个块存储区，各块存储区之间通过所述栅线切槽隔开。
在本实施例中，所述半导体结构包括位于半导体结构的底部，所述半导体衬底10可以根据器件的实际需求进行选择，所述半导体衬底10可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底10还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底10还可以为堆叠结构20，例如硅/锗硅叠层等。
请参阅图2和图3，所述堆叠结构20设置于所述半导体衬底10上，所述堆叠结构20包括交替叠置的第一叠层单元21和第二叠层单元22，其中，所述交替叠置的第一叠层单元21和第二叠层单元22是指在形成一所述第一叠层单元21后，在该第一叠层单元21的表面形成一层第二叠层单元22，然后依次循环进行第一叠层单元21和位于第一叠层单元21上的第二叠层单元22的过程。所述第一叠层单元21和所述第二叠层单元22的层数可以根据需要进行选择，作为示例，所述第一叠层单元21/第二叠层单元22的层数例如可以是8层、16层、32层、64层、128层。
需要说明的是，在本实施例中，所述第一叠层单元21例如可以是层间介质层，所述第二叠层单元22例如可以是由导电材料构成的栅极层，所述导电材料例如可以是钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合；所述第二叠层单元22可采用绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅中的任意一种或其任何组合。可以理解的是，在其他实施例中，所述第一叠层单元21例如也可以是和所述第二叠层单元22具有高蚀刻选择比的牺牲层，在半导体结构的后续制程中利用导电材料替换该牺牲层从而形成栅极层，其中，所述牺牲层的材料例如可以是氮化硅，氧化硅、氮氧化硅中的一种或其任何组合。
请参阅图2，在本实施例中，所述堆叠结构20中形成有沿Y方向(定义为第二方向)间隔设置的若干排用于存储数据的垂直沟道结构50，每排所述垂直沟道结构50包括沿X方向(定义为第一方向)间隔设置的若干垂直沟道结构50，所述垂直沟道结构50贯穿所述堆叠结构20，所述垂直沟道结构50包括填充绝缘芯、环绕所述填充绝缘芯的沟道层以及环绕所述沟道层的功能侧壁，所述功能侧壁包括沿沟道孔的侧壁到中心依次形成于所述沟道孔的侧壁的阻挡层、存储层及隧穿层，其中，X方向和Y方向相互垂直。作为示例，所述阻挡层，所述隧穿层的材料包括氧化硅或氮氧化硅，譬如氮氧化硅；所述存储层的材料包括氮化硅；作为示例，所述填充绝缘芯的材料可以包括氧化硅。
请参阅图2，在本实施例中，所述半导体结构的堆叠结构20中还形成有若干顶部选择栅切槽40，所述顶部选择栅切槽40沿X方向延伸且位于相邻的两个所述栅线切槽之间，且所述栅线切槽从上到下至少贯穿所述堆叠结构20的一层所述第二叠层单元22，其中，被所述栅线切槽贯穿的第二叠层单元22作为顶部选择栅极层或者顶部选择栅牺牲层。所述栅线切槽可以将所述第二叠层单元22分隔成独立的若干部分，也就是说，通过顶部选择栅切槽40可以将每个堆栈结构分成若干指存储区(finger)，每条被断开的顶部选择栅均可以独立的施加电压以对对应的指存储区中的相应的存储结构进行相应的操作，所述操作包括擦除操作。为了增加器件可靠性，所述栅极切槽从上到下依次贯穿所述堆叠结构20的多层(例如图3中的三层的情形)第二叠层单元22的情形，也就是说，该半导体结构具有多层顶部选择栅极层。
请参阅图2和图3，图2中示出了相邻的两个栅线切槽的切槽主体部之间包含9排垂直沟道结构504的情形，其中，中间的一排垂直沟道结构50所对应位置处的堆叠结构20中形成有自上向下贯穿所述堆叠结构20的最顶部的三层栅极层的顶部选择栅切槽40，所述顶部选择栅切槽40将最顶部的三层栅极层分割成两个独立的部分，通过顶部选择栅切槽403可以将每个堆栈结构分成两个指存储区(finger)每条被断开的顶部选择栅均可以独立的施加电压以对对应的指存储区中的相应的存储结构进行相应的操作，所述操作包括擦除操作。需要说明的是，在一些实施例中，位于所述顶部选择栅切槽40下方也可以不形成垂直沟道结构50。
请参阅图2和图3，在本实施例中，所述栅线切槽用于形成共源线30，所述栅线切槽贯穿所述堆叠结构20，其中，所述栅线切槽包括沿X方向延伸的用于形成后文将要介绍的源线主体部31的切槽主体部，以及从所述主体部的侧壁向Y方向凸出的用于形成后文将要介绍的源线凸出部32的切槽凸出部，所述切槽主体部和所述切槽凸出部可在同一蚀刻工艺中形成，并且位于所述切槽凸出部位置的若干列垂直沟道结构50被移除，并且所述切槽凸出部在X方向不与最邻近的一列垂直沟道结构50接触，而是预留有间距d1。每条栅线切槽的主体部可将所述堆叠结构20分割成相对独立的两个部分，图2中相邻的两个栅线切槽的主体部之间的堆叠结构20可作为三维存储器的一个独立块(Block)存储，一个三维存储器可以包括多个块(Block)存储区；相邻的两个栅线切槽的切槽凸出部相对设置且相互之间不接触，且所述栅线切槽的切槽凸出部不与顶部选择栅切槽40接触，而是预留有间距d2，从而可以保证位于两个栅线切槽之间的各存储单元的栅极层(也即第二叠层单元22)连通。需要说明的是，所述栅线切槽内可以在后续制程中填充导电材料形成共源线30，所述共源线30的底端与所述半导体衬底10连接，所述共源线30包括位于切槽主体部中的源线主体部31以及位于切槽凸出部的源线凸出部32，其中，所述共源线30的材料包括钨、钴、铜、铝、掺杂多晶硅、掺杂单晶硅、硅化物中的任意一种或其任意组合，另外，所述源线凸出部32的位置上方在后续制程中用于形成源线互连部，所述源线互连部用于实现共源线30之间的互连和引出。作为示例，所述源线凸出部32在X方向与最邻近的垂直沟道结构50的间距d1介于5～100nm，譬如5nm、25nm、45nm、65nm、85nm或100nm，在其他示例中，间距d1也可以选择5～100nm之外的其他合适的值；所述源线凸出部32在Y方向与顶部选择栅切槽40之间的间距d2介于20～200nm，譬如20nm、60nm、100nm、140nm、180nm或200nm，在其他示例中，间距d2也可以选择20～200nm之外的其他合适的值。
通过将位于源线互连部下方的不起作用的虚拟沟道孔结构移除，并且在栅线切槽的蚀刻过程中将原来形成虚拟沟道孔结构的地方切断，从而可以释放整体应力，使X和Y方向的应力差异减小，改善栅线切槽的弯曲倾斜，以保证晶圆后续制程的可靠性。
实施例二
图4示出了本发明的半导体结构的制备流程图，请参阅图4，所述半导体结构制备方法，包括：
步骤S10、提供一半导体衬底10；
步骤S20、于所述半导体衬底10上形成堆叠结构20；
步骤S30、于所述堆叠结构20中形成贯穿所述堆叠结构20的栅线切槽，其中，所述栅线切槽包括沿第一方向延伸主体部，以及从所述主体部的侧壁向第二方向凸出的凸出部。
在步骤S10中，所述半导体结构包括位于半导体结构的底部，所述半导体衬底10可以根据器件的实际需求进行选择，所述半导体衬底10可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底10还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底10还可以为堆叠结构20，例如硅/锗硅叠层等。
在步骤S20中，所述堆叠结构20形成于所述衬底上，所述堆叠结构20包括交替叠置的第一叠层单元21和第二叠层单元22，其中，所述交替叠置的第一叠层单元21和第二叠层单元22是指在形成一所述第一叠层单元21后，在该第一叠层单元21的表面形成一层第二叠层单元22，然后依次循环进行第一叠层单元21和位于第一叠层单元21上的第二叠层单元22的过程。所述第一叠层单元21和所述第二叠层单元22的层数可以根据需要进行选择，作为示例，所述第一叠层单元21/第二叠层单元22的层数例如可以是8层、16层、32层、64层、128层。
在本实施例中，所述第一叠层单元21例如可以是层间介质层，所述第二叠层单元22例如可以是由导电材料构成的栅极层，所述导电材料例如可以是钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合；所述第二叠层单元22可采用绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅中的任意一种或其任何组合。可以理解的是，在其他实施例中，所述第一叠层单元21例如也可以是和所述第二叠层单元22具有高蚀刻选择比的牺牲层，在半导体结构的后续制程中利用导电材料替换该牺牲层从而形成栅极层，其中，所述牺牲层的材料例如可以是氮化硅，氧化硅、氮氧化硅中的一种或其任何组合。
在步骤S20中，请参阅图4，所述栅极堆叠结构20形成于所述衬底上，所述栅极堆叠结构20包括沿第一方向(图4中的X方向)依次设置的核心区域和连接区域，所述核心区域是包括存储单元的区域，所述连接区域是包含字线连接电路的区域，连接区域例如可以具有阶梯(Stair-Step，简称SS)形状。所述栅极堆叠结构20的形成例如可以采用采用化学气相沉积法、物理气相沉积法、原子层沉积法等方法在所述衬底上交替沉积介电层与牺牲层，并采用栅极层替换所述牺牲层以得到所述栅极堆叠结构20，也即相邻栅极层之间通过所述介电层隔离。所述栅极层的数目可以根据需要进行调整，例如为8层、16层、32层、64层、96层、128层等。作为示例，所述栅极层采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合；所述介电层采用绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅中的任意一种或其任何组合，所述牺牲层的材料例如可采用氮化硅。可以采用包括但限于物理气相沉积(Physical VaporDeposition,PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述第一叠层单元21和所述第二叠层单元22。
请参阅图2和图3，在本实施例中，形成所述堆叠结构20之后，所述制备方法还包括于所述堆叠结构20中形成垂直沟道结构50的步骤，具体地，于所述堆叠结构20中形成有沿Y方向(定义为第二方向)间隔设置的若干排用于存储数据的垂直沟道结构50，每排所述垂直沟道结构50包括沿X方向(定义为第一方向)间隔设置的若干垂直沟道结构50，所述垂直沟道结构50贯穿所述堆叠结构20，所述垂直沟道结构50包括填充绝缘芯、环绕所述填充绝缘芯的沟道层以及环绕所述沟道层的功能侧壁，所述功能侧壁包括沿沟道孔的侧壁到中心依次形成于所述沟道孔的侧壁的阻挡层、存储层及隧穿层，其中，X方向和Y方向相互垂直。作为示例，所述阻挡层，所述隧穿层的材料包括氧化硅或氮氧化硅，譬如氮氧化硅；所述存储层的材料包括氮化硅；作为示例，所述填充绝缘芯的材料可以包括氧化硅。
请参阅图2和图3，在本实施例中，形成所述堆叠结构20之后，还包括于所述堆叠结构20中形成顶部选择栅切槽40的步骤，其中，所述顶部选择栅切槽40沿所述第一方向延伸且位于相邻的两个所述栅线切槽之间，且所述栅线切槽至少贯穿所述堆叠结构20的一层所述第二叠层单元22，其中，被所述栅线切槽贯穿的第二叠层单元22作为顶部选择栅极层或者顶部选择栅牺牲层。所述栅线切槽可以将所述第二叠层单元22分隔成独立的若干部分，也就是说，通过顶部选择栅切槽40可以将每个堆栈结构分成若干指存储区(finger)，每条被断开的顶部选择栅均可以独立的施加电压以对对应的指存储区中的相应的存储结构进行相应的操作，所述操作包括擦除操作。为了增加器件可靠性，所述栅极切槽从上到下依次贯穿所述堆叠结构20的多层(例如图3中的三层的情形)第二叠层单元22的情形，也就是说，该半导体结构具有多层顶部选择栅极层。
具体地，请参阅图2和图3，图2中示出了相邻的两个栅线切槽的主体部之间包含9排垂直沟道结构504的情形，其中，中间的一排垂直沟道结构50所对应位置处的堆叠结构20中形成有自上向下贯穿所述堆叠结构20的最顶部的三层栅极层的顶部选择栅切槽40，所述顶部选择栅切槽40将最顶部的三层栅极层分割成两个独立的部分，通过顶部选择栅切槽403可以将每个堆栈结构分成两个指存储区(finger)每条被断开的顶部选择栅均可以独立的施加电压以对对应的指存储区中的相应的存储结构进行相应的操作，所述操作包括擦除操作。需要说明的是，在一些实施例中，位于所述顶部选择栅切槽40下方也可以不形成垂直沟道结构50。
在步骤S30中，于所述堆叠结构20中通过蚀刻工艺形成贯穿所述堆叠结构20的栅线切槽，其中，所述栅线切槽包括沿X方向延伸的用于形成后文将要介绍的源线主体部31的切槽主体部，以及从所述主体部的侧壁向Y方向凸出的用于形成后文将要介绍的源线凸出部32的切槽凸出部，所述切槽主体部和所述切槽凸出部可在同一蚀刻工艺中形成，并且位于所述切槽凸出部位置的若干列垂直沟道结构50被移除，并且所述切槽凸出部在X方向不与最邻近的一列垂直沟道结构50接触，而是预留有间距d1。每条栅线切槽的主体部可将所述堆叠结构20分割成相对独立的两个部分，图2中相邻的两个栅线切槽的主体部之间的堆叠结构20可作为三维存储器的一个独立块(Block)存储，一个三维存储器可以包括多个块(Block)存储区；相邻的两个栅线切槽的凸出部相对设置，且所述栅线切槽的凸出部不与顶部选择栅切槽40接触，而是预留有间距d2，从而可以保证位于两个栅线切槽之间的各存储单元的栅极层(也即第二叠层单元22)连通。需要说明的是，所述栅线切槽内可以在后续制程中填充导电材料形成共源线30，所述共源线30的底端与所述半导体衬底10连接，所述共源线30包括位于切槽主体部中的源线主体部31以及位于切槽凸出部的源线凸出部32，其中，所述共源线30的材料包括钨、钴、铜、铝、掺杂多晶硅、掺杂单晶硅、硅化物中的任意一种或其任意组合，另外，所述源线凸出部32的位置上方在后续制程中用于形成源线互连部，所述源线互连部用于实现共源线30之间的互连和引出。
通过将位于源线互连部下方的不起作用的虚拟沟道孔结构移除，并且在栅线切槽的蚀刻过程中将原来形成虚拟沟道孔结构的地方切断，从而可以释放整体应力，使X和Y方向的应力差异减小，改善栅线切槽的弯曲倾斜，以保证晶圆后续制程的可靠性。
需要指出的是，上述各步骤的顺序可以灵活调整，此处不应过分限制本发明的保护范围。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种半导体结构，其特征在于，包括：
半导体衬底；
堆叠结构，位于所述半导体衬底上，所述堆叠结构包括第一叠层单元和第二叠层单元；以及
栅线切槽，所述栅线切槽贯穿所述堆叠结构，所述栅线切槽包括沿第一方向延伸的切槽主体部，以及从所述主体部的侧壁向第二方向凸出的切槽凸出部，其中，相邻的两个所述栅线切槽的切槽凸出部不接触；
顶部选择栅切槽，所述顶部选择栅切槽沿所述第一方向延伸且位于相邻的两个所述栅线切槽之间，且所述栅线切槽至少贯穿所述堆叠结构的一层所述第二叠层单元。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一方向垂直于所述第二方向。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括沿所述第二方向间隔设置的若干排第一垂直沟道结构，其中，每排所述第一垂直沟道结构在所述切槽凸出部的位置处的垂直沟道结构被移除。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一叠层单元为层间介质层，所述第二叠层单元为牺牲层或栅极层。
5.根据权利要求1所述的半导体结构，其特征在于，所述顶部选择栅切槽与所述切槽凸出部不接触。
6.根据权利要求1-5中任意一项所述的半导体结构，其特征在于，所述半导体结构还包括共源线，所述共源线形成于所述栅线切槽中。
7.根据权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括用于所述共源线之间互连的源线互连部，所述切槽凸出部位于所述源线互连部的下方。
8.根据权利要求7所述的半导体结构，其特征在于，所述共源线的材料包括钨、钴、铜、铝、掺杂多晶硅、掺杂单晶硅、硅化物中的任意一种或其任意组合。
9.一种半导体结构的制备方法，其特征在于，包括：
提供一半导体衬底；
于所述半导体衬底上形成堆叠结构，所述堆叠结构包括交替叠置的第一叠层单元和第二叠层单元；以及
于所述堆叠结构中形成贯穿所述堆叠结构的栅线切槽，所述栅线切槽包括沿第一方向延伸主体部，以及从所述主体部的侧壁向第二方向凸出的凸出部，其中，相邻的两个所述栅线切槽的切槽凸出部不接触；
于所述堆叠结构中形成顶部选择栅切槽，其中，所述顶部选择栅切槽沿所述第一方向延伸且位于相邻的两个所述栅线切槽之间，且所述栅线切槽至少贯穿所述堆叠结构的一层所述第二叠层单元。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述第一方向垂直于所述第二方向。
11.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述制备方法还包括，于所述堆叠结构中形成沿所述第二方向间隔设置的若干排垂直沟道结构的步骤，其中，每排所述第一垂直沟道结构在所述切槽凸出部的位置处的垂直沟道结构被移除。
12.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述第一叠层单元为层间介质层，所述第二叠层单元为牺牲层或栅极层。
13.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述顶部选择栅切槽与所述切槽凸出部不接触。
14.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述制备方法还包括，于所述栅线切槽中形成共源线的步骤。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述制备方法还包括，于所述堆叠结构上形成用于所述共源线之间互连的源线互连部的步骤，其中，所述切槽凸出部位于所述源线互连部的下方。
16.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述制备方法还包括，所述共源线的材料包括钨、钴、铜、铝、掺杂多晶硅、掺杂单晶硅、硅化物中的任意一种或其任意组合。
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