CN114730773A - 包含用于接触通孔结构的介电阱结构的多层三维存储器器件及其形成方法 - Google Patents

包含用于接触通孔结构的介电阱结构的多层三维存储器器件及其形成方法 Download PDF

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CN114730773A CN202080080239.8A CN202080080239A CN114730773A CN 114730773 A CN114730773 A CN 114730773A CN 202080080239 A CN202080080239 A CN 202080080239A CN 114730773 A CN114730773 A CN 114730773A
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广居雅之
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Abstract

在衬底上方形成第一绝缘层和第一间隔物材料层的第一竖直交替序列以及第一层后向阶梯式介电材料部分。该第一间隔物材料层形成为第一导电层，或者随后被该第一导电层替换。在该第一竖直交替序列和该第一层后向阶梯式介电材料部分上方形成第二绝缘层和第二间隔物材料层的第二竖直交替序列以及第二层后向阶梯式介电材料部分。该第二间隔物材料层形成为第二导电层，或者随后被该第二导电层替换。穿过该第二竖直交替序列在该第一层后向阶梯式介电材料部分上方形成开口，并且用介电阱结构填充该开口。可穿过该介电阱结构和该第一层后向阶梯式介电材料部分在该第一导电层上形成接触通孔结构。

Description

包含用于接触通孔结构的介电阱结构的多层三维存储器器件 及其形成方法
相关申请
本申请要求提交于2020年3月24日的美国非临时专利申请号16/827,990的优先权的权益，该美国非临时专利申请的全部内容据此以引用的方式并入以用于所有目的。
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及包括用于接触通孔结构的介电阱结构的多层三维存储器器件及其形成方法。
背景技术
包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的实施方案，提供了一种三维存储器器件，该三维存储器器件包括：第一绝缘层和第一导电层的第一层交替堆叠，该第一层交替堆叠定位在衬底上方；第一层后向阶梯式介电材料部分，该第一层后向阶梯式介电材料部分覆盖在第一层交替堆叠的第一阶梯式表面上面；第二绝缘层和第二导电层的第二层交替堆叠，其中第二层交替堆叠覆盖在第一层交替堆叠上面并且覆盖在包括第一层后向阶梯式介电材料部分的平坦顶表面的水平平面上面；存储器开口填充结构，这些存储器开口填充结构定位在第一存储器阵列区域内并且竖直延伸穿过第一层交替堆叠和第二层交替堆叠内的每一层，其中存储器开口填充结构中的每一个存储器开口填充结构包括相应存储器膜和相应竖直半导体沟道；第二层后向阶梯式介电材料部分，该第二层后向阶梯式介电材料部分覆盖在第二层交替堆叠的第二阶梯式表面上面并且延伸穿过第二层交替堆叠的第一横向凹陷部区域；以及介电阱结构，该介电阱结构接触第一层后向阶梯式介电材料部分的顶表面并且延伸穿过第二层交替堆叠的第二横向凹陷部区域。
根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成第一绝缘层和第一间隔物材料层的第一竖直交替序列以及覆盖在第一竖直交替序列的第一阶梯式表面上面的第一层后向阶梯式介电材料部分，其中第一间隔物材料层形成为第一导电层或随后被第一导电层替换；在第一竖直交替序列和第一层后向阶梯式介电材料部分上方形成第二绝缘层和第二间隔物材料层的第二竖直交替序列，其中第二间隔物材料层形成为第二导电层，或者随后被第二导电层替换；通过图案化第二交替堆叠在第一开口内穿过第二交替堆叠形成第二阶梯式表面；在第一开口中穿过第二竖直交替序列在第二阶梯式表面上方形成第二层后向阶梯式介电材料部分；穿过第二竖直交替序列在第一层后向阶梯式介电材料部分上方形成第二开口；以及穿过第二竖直交替序列在第一层后向阶梯式介电材料部分的顶表面上形成介电阱结构。
附图说明
图1A是根据本公开的实施方案的包括多个三维存储器阵列区域的半导体管芯的平面图。
图1B是图1A的区域M1的示意性透视俯视图。
图1C是沿图1B的竖直平面C-C'的半导体管芯的区域的示意性竖直剖面图。
图1D是沿图1B的竖直平面D-D'的半导体管芯的区域的示意性竖直剖面图。
图1E是沿图1B的竖直平面E-E'的半导体管芯的区域的示意性竖直剖面图。
图1F是沿图1B的竖直平面F-F'的半导体管芯的区域的示意性竖直剖面图。
图1G是沿图1B的竖直平面G-G'的半导体管芯的区域的示意性竖直剖面图。
图2是根据本公开的实施方案的在形成任选的半导体器件、任选的下部层级介电层、任选的下部金属互连结构、半导体材料层以及第一绝缘层和第一间隔物材料层的第一竖直交替序列之后的用于形成半导体管芯的示例性结构的竖直剖面图。
图3A是根据本公开的实施方案的在形成阵列间区域中的第一阶梯式表面之后的示例性结构的竖直剖面图。
图3B是图3A的示例性结构的俯视图。铰接竖直平面A-A'是图3A的竖直剖面图的平面。
图4A是根据本公开的实施方案的在形成第一层后向阶梯式介电材料部分、第一层开口和牺牲第一层开口填充部分之后的示例性结构的竖直剖面图。
图4B是图4A的示例性结构的俯视图。铰接竖直平面A-A'是图4A的竖直剖面图的平面。
图5是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二竖直交替序列之后的示例性结构的竖直剖面图。
图6A是根据本公开的实施方案的在形成第二层后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。
图6B是图6A的示例性结构的俯视图。铰接竖直平面A-A'是图6A的竖直剖面图的平面。
图7A是根据本公开的实施方案的在形成介电阱结构之后的示例性结构的竖直剖面图。
图7B是图7A的示例性结构的俯视图。铰接竖直平面A-A'是图7A的竖直剖面图的平面。
图8是根据本公开的实施方案的在形成第二层开口之后的示例性结构的竖直剖面图。
图9A至图9D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。
图10是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的竖直剖面图。
图11是根据本公开的实施方案的在形成接触层级介电层之后的示例性结构的竖直剖面图。
图12A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的竖直剖面图。
图12B是图12A的示例性结构的俯视图。铰接竖直平面A-A'是图12A的竖直剖面图的平面。
图13A是根据本公开的实施方案的在形成导电层和背侧沟槽填充结构之后的示例性结构的竖直剖面图。
图13B是图13A的示例性结构的俯视图。铰接竖直平面A-A'是图13A的竖直剖面图的平面。
图14A是根据本公开的实施方案的在形成各种接触通孔结构之后的示例性结构的竖直剖面图。
图14B是图14A的示例性结构的俯视图。铰接竖直平面A-A'是图14A的竖直剖面图的平面。
具体实施方式
如上所述，本公开的实施方案涉及包括用于接触通孔结构的介电阱结构的多层三维存储器器件及其形成方法，现在详细描述其各个方面。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或相互间不直接接触，则这两个元件彼此“分离”或相互间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构中厚度小于第一连续结构的厚度的区域。例如，层可以定位在第一连续结构的顶表面和底表面之间或在第一连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直延伸穿过存储器层级的元件。
如本文所用，“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×107S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，提供大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或者可为包括呈提供在1.0×10-5S/m至1.0×107S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器器件的驱动电路。
本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。单体三维NAND串定位在位于衬底上方的单体三维NAND串阵列中。三维NAND串阵列的第一设备层级中的至少一个存储器单元位于三维NAND串阵列的第二设备层级中的另一个存储器单元上方。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多数量的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参见图1A至图1G，在各种视图中示出了包括多个三维存储器阵列区域和阵列间区域的半导体管芯1000。半导体管芯1000可包括多个平面，每个平面包括由相应阵列间区域200横向间隔开的两个存储器阵列区域100，诸如第一存储器阵列区域100A和第二存储器阵列区域100B。一般来讲，半导体管芯1000可包括单个平面或多个平面。可基于对半导体管芯1000的性能要求来选择半导体管芯1000中的平面总数。平面内的一对存储器阵列区域100可沿第一水平方向hd1(该第一水平方向可以为字线方向)横向间隔开。第二水平方向hd2(该第二水平方向可以为位线方向)可垂直于第一水平方向hd1。
每个存储器阵列区域100包括第一绝缘层132和第一导电层146(该第一导电层用作第一字线)的第一层交替堆叠，以及第二绝缘层232和第二导电层246(该第二导电层用作第二字线)的第二层交替堆叠。每个第二层交替堆叠(232,246)覆盖在相应第一层交替堆叠(132,246)上面，并且每个第一层交替堆叠(132,146)在相应第二层交替堆叠(232,246)下面。第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合可通过沿第一水平方向hd1横向延伸的背侧沟槽填充结构76而与相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的相邻组合横向间隔开。
示例性结构可包括任选的半导体材料层110，该任选的半导体材料层包含单晶或多晶半导体材料，诸如单晶硅或多晶硅。在一个实施方案中，半导体材料层110可以为衬底。任选地，可以在半导体材料层110下方提供下面的介电材料层。在这种情况下，下面的介电材料层被称为下部层级介电材料层760。
第一绝缘层132和第一导电层146的第一层交替堆叠定位在背侧沟槽填充结构76的每个相邻对之间的衬底(该衬底可包括半导体材料层110或在半导体材料层110下面的另一结构，诸如硅晶圆)上方。第一层后向阶梯式介电材料部分165覆盖并且接触第一层交替堆叠(132,146)的第一阶梯式表面。第二绝缘层232和第二导电层246的第二层交替堆叠覆盖在第一层交替堆叠(132,146)上面，并且覆盖在背侧沟槽填充结构76的每个相邻对之间的包括第一层后向阶梯式介电材料部分165的平坦顶表面的水平平面上面。第二层后向阶梯式介电材料部分265覆盖并且接触第二层交替堆叠(132,146)的第二阶梯式表面。第一阶梯式表面和第二阶梯式表面的竖直阶梯S沿第二水平方向hd2(例如，位线方向)横向延伸。
存储器开口填充结构58可以定位在背侧沟槽填充结构76的每个相邻对之间的每个存储器阵列区域100(每个存储器阵列区域包括第一存储器阵列区域100A和第二存储器阵列区域100B)内。存储器开口填充结构58可以定位在存储器开口内，这些存储器开口竖直延伸穿过定位在背侧沟槽填充结构76的相应相邻对之间的第一层交替堆叠(132,146)和第二层交替堆叠(232,246)内的每一层。存储器开口填充结构58中的每一个存储器开口填充结构包括相应存储器膜和相应竖直半导体沟道，将在下文对此进行更详细的描述。
第二层后向阶梯式介电材料部分265覆盖在第二层交替堆叠(232,246)的第二阶梯式表面上面，并且延伸穿过定位在背侧沟槽填充结构76的每个相邻对之间的第二层交替堆叠(232,246)的第一横向凹陷部区域。包含至少一种介电材料以及/或者基本上由至少一种介电材料组成的介电阱结构365接触第一层后向阶梯式介电材料部分165的顶表面，并且延伸穿过定位在背侧沟槽填充结构76的每个相邻对之间的第二层交替堆叠(232,246)的第二横向凹陷部区域。如本文所用，结构的“横向凹陷部区域”是指其中结构的非水平侧壁相对于结构的附加侧壁横向凹陷的区域。
可在每个第二层交替堆叠(232,246)上方提供接触层级介电层280。在一个实施方案中，第一接触通孔结构86A竖直延伸穿过介电阱结构365和第一层后向阶梯式介电材料部分165，并且接触第一导电层146中的相应一者。第二接触通孔结构86B竖直延伸穿过第二层后向阶梯式介电材料部分265，并且接触第二导电层246中的相应一者。
对于第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合，相应第一背侧沟槽填充结构76沿第一水平方向hd1(例如，字线方向)横向延伸并且接触第一层交替堆叠(132,146)的第一侧壁和第二层交替堆叠(232,246)的第一侧壁，并且第二背侧沟槽填充结构76沿第一水平方向hd1横向延伸并且接触第一层交替堆叠(132,146)的第二侧壁和第二层交替堆叠(232,246)的第二侧壁。
在一个实施方案中，每个介电阱结构365可以定位在背侧沟槽填充结构76的横向相邻对之间，该横向相邻对在本文中被称为相应第一背侧沟槽填充结构76和相应第二背侧沟槽填充结构76。每个介电阱结构365包括第一锥形侧壁，该第一锥形侧壁沿第一水平方向hd1横向延伸并且定位在相应第一背侧沟槽填充结构76和相应第二背侧沟槽填充结构76之间并且与相应第一背侧沟槽填充结构和相应第二背侧沟槽填充结构中的每一者横向间隔开。
在一个实施方案中，定位在背侧沟槽填充结构76的相应横向相邻对之间的每个介电阱结构365可包括沿第二水平方向hd2横向延伸的一对第二锥形侧壁。介电阱结构365的第二锥形侧壁中的每一个第二锥形侧壁的整体接触第二层交替堆叠(232,246)的相应侧壁。介电阱结构365的第一锥形侧壁和一对第二锥形侧壁限定第二层交替堆叠(232,246)的第二横向凹陷部区域的横向范围。
在一个实施方案中，每个介电阱结构365的底表面的整体可以与下面的第一层后向阶梯式介电材料部分165的顶表面接触。每个介电阱结构365的底表面的周边的第一部分可以从相应的下面的第一层后向阶梯式介电材料部分165的顶表面的周边的第一部分横向向内偏移。每个介电阱结构365的底表面的周边的第二部分可以与相应的下面的第一层后向阶梯式介电材料部分165的顶表面的周边的第二部分重合。
附加存储器开口填充结构58可以定位在第二存储器阵列区域100B内，该第二存储器阵列区域通过第二层后向阶梯式介电材料部分265和介电阱结构365沿第一水平方向hd1从第一存储器阵列区域100A横向偏移。第一层交替堆叠(132,246)的每一层和第二层交替堆叠(232,246)的每一层存在于第二存储器阵列区域100B内。如图1B所示，第一导电层146的至少一部分和第二导电层246的至少一部分穿过阵列互连区域(例如，“桥接”区域)220从第一存储器阵列区域100A连续延伸到第二存储器阵列区域100B，该阵列互连区域定位在第二层后向阶梯式介电材料部分265和介电阱结构365中的每一者的背侧沟槽填充结构76之间。第一导电层146的至少一部分和第二导电层246的至少一部分接触第二层后向阶梯式介电材料部分265和介电阱结构365。
在一个实施方案中，第二层后向阶梯式介电材料部分265和介电阱结构365包括相同的介电材料，并且通过第二层交替堆叠(232,246)的沿垂直于第一水平方向hd1的第二水平方向hd2横向延伸的一部分沿第一水平方向彼此横向间隔开。
第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合可以定位在背侧沟槽填充结构76的相应相邻对之间。因此，对于第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合，可提供附加第一层交替堆叠(132,146)和附加第二层交替堆叠(232,246)的相邻组合。相邻于第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合的结构可包括：定位在衬底上方的附加第一绝缘层132和附加第一导电层146的附加第一层交替堆叠；覆盖在附加第一层交替堆叠(132,146)的附加第一阶梯式表面上面的附加第一层后向阶梯式介电材料部分165；附加第二绝缘层232和附加第二导电层246的附加第二层交替堆叠；定位在附加存储器阵列区域100B内并且竖直延伸穿过附加第一层交替堆叠(132,146)和附加第二层交替堆叠(232,246)内的每一层的附加存储器开口填充结构58；覆盖在附加第二层交替堆叠(232,246)的附加第二阶梯式表面上面并且延伸穿过附加第二层交替堆叠(232,246)中的附加横向凹陷部区域的附加第二层后向阶梯式介电材料部分265；接触附加第一层后向阶梯式介电材料部分165的顶表面并且延伸穿过附加第二层交替堆叠(232,246)中的附加第二横向凹陷部区域的附加介电阱结构365；以及背侧沟槽填充结构76，该背侧沟槽填充结构沿第一水平方向hd1横向延伸，并且接触第一层交替堆叠(132,146)的侧壁、第二层交替堆叠(232,246)的侧壁、附加第一层交替堆叠(132,146)的侧壁和附加第二层交替堆叠(232,246)的侧壁。附加第二层交替堆叠(232,246)覆盖在附加第一层交替堆叠(132,146)上面，并且覆盖在包括第一层后向阶梯式介电材料部分165的平坦顶表面的水平平面上面。
介电阱结构365和附加介电阱结构365可以彼此对角地间隔开，两者间具有背侧沟槽填充结构76，并且第二层后向阶梯式介电材料部分265和附加第二层后向阶梯式介电材料部分265可以彼此对角地间隔开，两者间具有背侧沟槽填充结构76。在一个实施方案中，介电阱结构365和附加第二层后向阶梯式介电材料部分265之间的横向偏移距离(该横向偏移距离可以与背侧沟槽填充结构76沿第二水平方向hd2的宽度相同)小于介电阱结构365和附加介电阱结构365之间的横向偏移距离。同样，第二层后向阶梯式介电材料部分265和附加介电阱结构365之间的横向偏移距离(该横向偏移距离可以与背侧沟槽填充结构76沿第二水平方向hd2的宽度相同)小于第二层后向阶梯式介电材料部分265和附加第二层后向阶梯式介电材料部分265之间的横向偏移距离。
包括第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的组合的第一阶梯式表面和第二阶梯式表面的阶梯可沿第一水平方向hd1或者沿与第一水平方向hd1相反的方向从衬底上升。在一个实施方案中，对于相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的组合的每隔一对，阶梯的上升方向可以改变。换句话讲，上升的方向在沿第二水平方向分开的相邻交替堆叠中交错。例如，在用从1开始的正整数N顺序地编号相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的每个组合时，相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的每个第(4N+1)组合和每个第(4N+2)组合可具有沿第一水平方向hd1上升的阶梯，并且相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的每个第(4N+3)组合和每个第(4N+4)组合可具有沿与第一水平方向hd1相反的方向上升的阶梯。
在一个实施方案中，第一阶梯式表面和衬底之间的竖直距离沿第一水平方向hd1增加，第二阶梯式表面和衬底之间的竖直距离沿第一水平方向hd1增加，附加第一阶梯式表面和衬底之间的竖直距离沿第一水平方向hd1减小，以及附加第二阶梯式表面和衬底之间的竖直距离沿第一水平方向hd1减小。
包括第一绝缘层132、第一导电层146、第二绝缘层232以及第二导电层246的条带的桥接区域240可以定位在背侧沟槽填充结构76的横向相邻对之间，并且相邻于第一层后向阶梯式介电材料部分165、介电阱结构365以及第二层后向阶梯式介电材料部分265的相应组合。第一绝缘层132、第一导电层146、第二绝缘层232以及第二导电层246的每个条带可以从第一存储器阵列区域100A连续延伸到第二存储器阵列区域100B。
横向隔离的竖直互连结构(484,486)可穿过桥接区域240形成。每个横向隔离的竖直互连结构(484,486)可包括穿通存储器层级导电通孔结构486和管状绝缘间隔物484，该管状绝缘间隔物横向地围绕导电通孔结构486。每个穿通存储器层级导电通孔结构486可接触定位在下部层级介电材料层760中的下部层级金属互连结构780，如图1E所示。漏极接触通孔结构(图14A中所示)可延伸穿过接触层级介电层280，并且可接触相应存储器开口填充结构58(诸如相应存储器开口填充结构58内的漏极区)的上部部分。位线(未示出)可沿第二水平方向hd2横向延伸，并且可接触漏极接触通孔结构的相应子集的顶表面。可采用嵌入在上覆介电材料层(未示出)中的附加金属互连结构以在定位在半导体管芯1000中的三维存储器器件的各种节点之间提供电连接。
可采用加工步骤的序列来制造图1A至图1G的示例性结构。参见图2，在沿第一水平方向(例如，字线方向)hd1的竖直剖面图中示出了用于形成图1A至图1G的结构的示例性结构。在形成至少设置在衬底8的上部部分内的衬底半导体层9上的半导体器件720、下部层级介电层760、嵌入在下部层级介电层760中的下部层级金属互连结构780(由包括下部层级金属互连结构的物理实现在内的虚线区域示意性地表示)、半导体材料层110以及第一绝缘层132和第一间隔物材料层(第一间隔物材料层可包括第一牺牲材料层142)的第一竖直交替序列之后提供图2所示的结构。衬底半导体层9可包括半导体衬底8(诸如硅晶圆)的顶部部分(例如，掺杂阱)或定位在衬底(诸如绝缘体上硅衬底或半导体衬底)上方的半导体层。半导体器件720可包括在衬底8的顶表面上方形成的场效应晶体管。下部层级介电层760可以是嵌入下部层级金属互连结构780的互连层级介电材料层。
如本文所用，竖直交替序列是指第一元素的多个实例和第二元素的多个实例的序列，该序列被布置成使得第二元素的实例定位在第一元素的实例的每个竖直相邻对之间，并且第一元素的实例定位在第二元素的实例的每个竖直相邻对之间。一般来讲，每个交替堆叠内的间隔物材料层形成为导电层或随后用导电层替换。因此，第一间隔物材料层可形成为第一导电层146或随后可用这些第一导电层替换。
第一绝缘层132可由第一材料构成，并且第一牺牲材料层142可由与第一材料不同的第二材料构成。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料是牺牲材料，其可以对于第一绝缘层132的第一材料选择性地被移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
第一间隔物材料层可形成为第一导电层(该第一导电层可包括TiN、TaN、WN、W、Ru、Co、Mo、Cu或它们的组合)，或者可形成为随后在第一导电层内被替换的第一牺牲材料层。在第一间隔物材料层形成为第一间隔物材料层的情况下，第一牺牲材料层142可包含绝缘材料、半导体材料或导电材料。随后可用导电电极代替第一牺牲材料层142的第二材料，导电电极可用作例如竖直NAND器件的控制栅极电极。在一个实施方案中，第一牺牲材料层142可以是包含氮化硅的材料层。虽然使用其中第一间隔物材料层被形成为第一牺牲材料层142的实施方案来描述本公开，但是在本文中明确地设想了其中第一间隔物材料层形成为第一导电层的实施方案。在这种情况下，可以省略用来用第一导电层替换第一牺牲材料层142的处理步骤。
参见图3A和图3B，可以在阵列间区域200内同时形成第一阶梯式表面。硬掩模层(未示出)诸如金属或介电掩模材料层可以在第一竖直交替序列上方形成，并且可被图案化以形成多个矩形开口。硬掩模层内的开口的区域对应于其中随后将形成第一阶梯式表面的区域。穿过硬掩模层的每个开口可以为矩形，并且可具有平行于第一水平方向hd1的一对侧面和平行于第二水平方向hd2的一对侧面。穿过硬掩模层的矩形开口可以沿第二水平方向hd2布置，并且可以另选地沿第一水平方向hd1交错。因此，在沿第二水平方向hd2顺序地编号矩形开口时，穿过硬掩模层的每个奇数编号的矩形开口可形成为沿第二水平方向hd2布置的、沿第一水平方向hd1对准(即，沿第一水平方向具有相同的横向范围)的第一一维阵列，并且穿过硬掩模层的每个偶数编号的矩形开口可形成为沿第二水平方向hd2布置的、沿第一水平方向hd1对准的第二一维阵列。
可微调掩模层(未示出)可施加在第一竖直交替序列上方。可微调掩模层可包括可通过定时灰化工艺可控地微调的可微调光致抗蚀剂层。可微调掩模层可以用初始图案图案化，使得硬掩模层中最靠近存储器阵列区域100的每个矩形开口的区段不由可微调掩模层掩蔽，而每个矩形开口的其余部分由可微调掩模层覆盖。例如，可微调掩模层可具有矩形形状，该矩形形状具有平行于第二水平方向hd2的直边缘，使得这些直边缘定位在最接近存储器阵列区域100中的一个存储器阵列区域的相应第一阶梯式表面的竖直阶梯S上方。可微调掩模层的初始可微调掩模边缘ITME的位置用虚线标记。
可通过反复地执行一组层图案化处理步骤来在硬掩模层中的矩形开口内形成第一阶梯式表面，该组层图案化处理步骤的次数为第一竖直交替序列内的第一间隔物材料层的总数减去1。该组层图案化处理步骤包括：各向异性蚀刻工艺，该各向异性蚀刻工艺蚀刻一对第一绝缘层132和第一间隔物材料层(诸如第一牺牲材料层142)的未掩蔽部分；以及掩模微调工艺，其中各向同性地微调可微调掩模层以提供移位的侧壁，这些移位的侧壁远离最近的存储器阵列区域100移位。可微调掩模层的最终可微调掩模边缘FTME的位置用虚线标记。可微调掩模层的边缘的一般移动方向由箭头A1和箭头A2表示。可在最后的掩模微调工艺之后执行最终的各向异性蚀刻工艺，并且可例如通过灰化来移除可微调掩模层。可例如通过各向同性蚀刻工艺(诸如湿蚀刻工艺)对于第一竖直交替序列(132,142)的材料选择性地移除硬掩模层。
第一阶梯式腔体163可形成在硬掩模层中的矩形开口的每个区域内。每个第一阶梯式腔体163可包括陡壁区域，其中第一竖直交替序列的锥形侧壁从第一竖直交替序列(132,142)的最底层竖直延伸到第一竖直交替序列(132,142)的最顶层。每个第一阶梯式腔体163具有相应第一阶梯式表面作为阶梯式底表面。每个第一阶梯式腔体163具有沿第一水平方向hd1横向延伸的一对阶梯式侧壁。第一阶梯式腔体的每个阶梯式侧壁在底部边缘处邻接第一阶梯式表面，并且延伸到第一竖直交替序列(132,142)的最顶层的顶表面。
第一阶梯区域的阵列可以沿第二水平方向hd2布置，沿第一水平方向hd1具有交替的横向偏移以便为第一阶梯区域提供交错构型。换句话讲，在沿第二水平方向hd2以从1开始的正整数顺序地以数字方式标记第一阶梯区域之后，相比于第二存储器阵列区域100B，每个奇数编号的第一阶梯区域可以更接近第一存储器阵列区域100A，并且相比于第二存储器阵列区域100A，每个偶数编号的第一阶梯区域可以更接近第二存储器阵列区域100B。
参见图4A和图4B，第一介电填充材料(诸如未掺杂硅酸盐玻璃(即，氧化硅)或掺杂硅酸盐玻璃)可以沉积在每个第一阶梯式腔体163中。可以将第一介电填充材料平坦化以从包括第一竖直交替序列(132,142)的最顶部表面的水平平面上方移除第一介电填充材料的多余部分。填充相应第一阶梯式腔体的第一介电填充材料的每个剩余部分构成第一层后向阶梯式介电材料部分165。
可穿过第一竖直交替序列(132,142)向半导体材料层110中形成各种第一层开口。可在第一竖直交替序列(132,142)上方施加光致抗蚀剂层(未示出)，并且可对该光致抗蚀剂层进行光刻图案化以形成从中穿过的各种开口。可通过第一各向异性蚀刻工艺将光致抗蚀剂层中的开口的图案穿过第一竖直交替序列(132,142)转移到半导体材料层110中，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口。各种第一层开口可包括存储器阵列区域100中形成的第一层存储器开口和阵列间区域200中形成的第一层支撑开口。第一层存储器开口的每个集群可形成为第一层存储器开口的二维阵列。第一层支撑开口是阵列间区域200中形成的开口，并且随后用于形成支撑柱结构。可穿过第一阶梯式表面的相应水平表面形成第一层支撑开口的子集。
可在各种第一层开口中形成牺牲第一层开口填充部分(148,128)。例如，在第一层开口中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。
在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。任选地，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在另一个实施方案中，牺牲第一层填充材料可包括氧化硅材料，该氧化硅材料具有比第一绝缘层132的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在又一个实施方案中，牺牲第一层填充材料可以包括随后可以通过灰化移除的含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。
可从第一竖直交替序列(132,142)的最顶部层上方，诸如从最顶部第一绝缘层132上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到最顶部第一绝缘层132的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。最顶部第一绝缘层132的顶表面可用作蚀刻停止层或平面化停止层。
牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一交替堆叠(132,142)上方(诸如从最顶部第一绝缘层132的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与最顶部第一绝缘层132的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。定位在第一竖直交替序列(132,142)的最底部表面和第一竖直交替序列(132,142)的最顶部表面之间或嵌入在第一竖直交替序列(132,142)内的所有结构的集合构成第一层结构。
参见图5，可形成第二绝缘层232和第二间隔物材料层的第二竖直交替序列。第二间隔物材料层可形成为第二导电层，或者形成为随后用第二导电层替换的第二牺牲材料层242。第二绝缘层232可具有与第一绝缘层132相同的材料组成和相同的厚度。第二间隔物材料层可具有与第二间隔物材料层相同的材料组成和相同的厚度。
一般来讲，可任选地在第一竖直交替序列(132,142)和第一层后向阶梯式介电材料部分165上方形成附加绝缘层和附加间隔物材料层的至少一个附加竖直交替序列。附加间隔物材料层可形成为附加导电层或随后用附加导电层替换。
参见图6A和图6B，可以在阵列间区域200内同时形成第二阶梯式表面。第二阶梯式表面的区域沿第一水平方向hd1从相应近侧第一阶梯式表面横向偏移，使得沿第一水平方向hd1横向间隔开并且沿第二水平方向hd2不偏移的一组第一阶梯式表面和一组第二阶梯式表面可提供连续上升的阶梯或连续下降的阶梯。例如，硬掩模层(未示出)诸如金属或介电掩模材料层可以在第二竖直交替序列上方形成，并且可以被图案化以形成多个矩形开口，该多个矩形开口沿第一水平方向hd1从相应第一层后向阶梯式介电材料部分165横向偏移，并且沿第二水平方向hd2与相应第一层后向阶梯式介电材料部分165对准(即，不横向偏移)。硬掩模层内的开口的区域对应于其中随后将形成第二阶梯式表面的区域。穿过硬掩模层的每个开口可以为矩形，并且可具有平行于第一水平方向hd1的一对侧面和平行于第二水平方向hd2的一对侧面。穿过硬掩模层的矩形开口可以沿第二水平方向hd1布置，并且可以另选地沿第二水平方向hd2交错。因此，在沿第二水平方向hd2顺序地编号矩形开口时，穿过硬掩模层的每个奇数编号的矩形开口可形成为沿第二水平方向hd2布置并且沿第一水平方向hd1对准(即，沿第一水平方向具有相同的横向范围)的第一一维阵列，并且穿过硬掩模层的每个偶数编号的矩形开口可形成为沿第二水平方向hd2布置的、沿第一水平方向hd1对准的第二一维阵列。
可微调掩模层(未示出)可施加在第二竖直交替序列上方。可微调掩模层可包括可通过定时灰化工艺可控地微调的可微调光致抗蚀剂层。可微调掩模层可以用初始图案图案化，使得硬掩模层中距存储器阵列区域100最远的每个矩形开口的区段不由可微调掩模层掩蔽，而每个矩形开口的其余部分由可微调掩模层覆盖。例如，可微调掩模层可具有矩形形状，该矩形形状具有平行于第二水平方向hd2的直边缘，使得这些直边缘定位在距存储器阵列区域100中的一个存储器阵列区域最远的相应第二阶梯式表面的竖直阶梯S上方。可微调掩模层的初始可微调掩模边缘ITME的位置用虚线标记。
可通过反复地执行一组层图案化处理步骤来在硬掩模层中的矩形开口内形成第二阶梯式表面，该组层图案化处理步骤的次数为第二竖直交替序列内的第二间隔物材料层的总数减去1。该组层图案化处理步骤包括：各向异性蚀刻工艺，该各向异性蚀刻工艺蚀刻一对第二绝缘层232和第二间隔物材料层(诸如第二牺牲材料层242)的未掩蔽部分；以及掩模微调工艺，其中各向同性地微调可微调掩模层以提供移位的侧壁，这些移位的侧壁远离最近的存储器阵列区域100移位。可微调掩模层的最终可微调掩模边缘FTME的位置用虚线标记。可微调掩模层的边缘的一般移动方向由箭头B1和箭头B2表示。可在最后的掩模微调工艺之后执行最终的各向异性蚀刻工艺，并且可例如通过灰化来移除可微调掩模层。可例如通过各向同性蚀刻工艺(诸如湿蚀刻工艺)对于第二竖直交替序列(132,142)的材料选择性地移除硬掩模层。
第二阶梯式腔体263可形成在硬掩模层中的矩形开口的每个区域内。每个第二阶梯式腔体263可包括陡壁区域，其中第二竖直交替序列的锥形侧壁从第二竖直交替序列(232,242)的最底层竖直延伸到第二竖直交替序列(232,242)的最顶层。每个第二阶梯式腔体263具有相应第二阶梯式表面作为阶梯式底表面。每个第二阶梯式腔体263具有沿第一水平方向hd1横向延伸的一对阶梯式侧壁。第二阶梯式腔体263的每个阶梯式侧壁在底部边缘处邻接第二阶梯式表面，并且延伸到第二竖直交替序列(232,242)的最顶层的顶表面。每个第二阶梯式腔体263限定相应第二阶梯式表面的横向范围。
第二阶梯区域的阵列可以沿第二水平方向hd2布置，沿第一水平方向hd1具有交替的横向偏移以便为第二阶梯区域提供交错构型。换句话讲，在沿第二水平方向hd2以从1开始的正整数顺序地以数字方式标记第二阶梯区域之后，相比于第二存储器阵列区域100B，每个偶数编号的第二阶梯区域可以更接近第二存储器阵列区域100A，并且相比于第二存储器阵列区域100A，每个奇数编号的第二阶梯区域可以更接近第二存储器阵列区域100B。第二阶梯式腔体可以为延伸穿过第二竖直交替序列(232,242)内的每一层的第一开口。
参见图7A和图7B，光致抗蚀剂层可施加在第二竖直交替序列(232,242)和第二阶梯式腔体263上方，并且可进行光刻图案化，以在覆盖在第一层后向阶梯式介电材料部分165上面并且不与第二阶梯式腔体263重叠的区域中形成开口。在一个实施方案中，光致抗蚀剂层中的开口的边缘可以与相应的下面的第一层后向阶梯式介电材料部分165的顶表面的边缘重合，或者可以从这些边缘横向偏移。在一个实施方案中，光致抗蚀剂层中的开口的边缘可被定位成使得随后将穿过第二竖直交替序列(232,242)形成的每个开口(也称为阱)的底部周边完全定位在第一层后向阶梯式介电材料部分165中的相应一者的顶表面的周边内。
可采用光致抗蚀剂层作为蚀刻掩模来执行各向异性蚀刻工艺。通过各向异性蚀刻工艺来蚀刻第二竖直交替序列(232,242)的未掩蔽部分，并且在竖直交替序列(232,242)中形成第二开口。第二开口在本文中被称为阱。可在第一层后向阶梯式介电材料部分165的相应一者上方形成每个阱，并且第一层后向阶梯式介电材料部分165的顶表面物理地暴露于每个阱的底部。每个阱是穿过第二竖直交替序列(232,242)的第二开口，并且从作为穿过第二竖直交替序列(232,242)的第一开口的第二阶梯式腔体263横向偏移。在一个实施方案中，每个阱可以沿第二水平方向hd2与相应第二阶梯式腔体263对准，并且可以通过沿第二水平方向hd2延伸的第二竖直交替序列(232,242)的条带部分沿第一水平方向hd1与相应第二阶梯式腔体263横向间隔开。每个阱的底部周边可以从相应的下面的第一层后向阶梯式介电材料部分165的顶表面的顶部周边向内横向偏移。
第二介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)可以沉积在每个第二阶梯式腔体263中以及每个阱中。可以将第二介电填充材料平坦化以从包括第二竖直交替序列(232,242)的最顶部表面的水平平面上方移除第二介电填充材料的多余部分。填充相应第二阶梯式腔体263的第二介电填充材料的每个剩余部分构成第二层后向阶梯式介电材料部分265。填充相应阱的第二介电填充材料的每个剩余部分构成介电阱结构365。因此，穿过第二竖直交替序列(232,242)在第一开口中形成第二层后向阶梯式介电材料部分265，并且穿过第二竖直交替序列(232,242)在第二开口中形成介电阱结构365。穿过第二竖直交替序列(232,242)在相应第一层后向阶梯式介电材料部分165的顶表面上形成每个介电阱结构365。每个介电阱结构365通过第二竖直交替序列(232,242)的图案化部分与第二层后向阶梯式介电材料部分265横向间隔开。
参见图8，可穿过第二竖直交替序列(132,142)并且在牺牲性第一层开口填充部分(148,128)上方形成各种第二层开口(249,229)。可在第二竖直交替序列(232,242)上方施加光致抗蚀剂层(未示出)，并且可对该光致抗蚀剂层进行光刻图案化以形成从中穿过的各种开口。可穿过第二竖直交替序列(232,242)转移光致抗蚀剂层中的开口的图案，以同时(即，在第二各向同性蚀刻工艺期间)形成各种第二层开口(249,229)。
各种第二层开口(249,229)可包括存储器阵列区域100中形成的第二层存储器开口249和阵列间区域200中形成的第二层支撑开口229。每个第二层开口(249,229)可形成在牺牲第一层开口填充部分(148,128)中的相应一者的区域内。因此，牺牲第一层开口填充部分(148,128)的顶表面可物理地暴露于每个第二层开口(249,229)的底部。具体地，每个第二层存储器开口249可以直接形成在相应牺牲第一层存储器开口填充部分148上方，并且每个第二层支撑开口229可以直接形成在相应牺牲第一层支撑开口填充部分128上方。第二层存储器开口249的每个集群可以形成为第二层存储器开口249的二维阵列。第二层支撑开口229是阵列间区域200中形成的开口，并且随后用于形成支撑柱结构。可穿过第二阶梯式表面的相应水平表面形成第二层支撑开口的子集。随后可以例如通过灰化移除光致抗蚀剂层。定位在第二竖直交替序列(232,242)的最底部表面和第二竖直交替序列(232,242)的最顶部表面之间或嵌入在第二竖直交替序列(232,242)内的所有结构的集合构成第二层结构。
参见图9A，可使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一绝缘层和第二绝缘层(132,232)以及第一牺牲材料层和第二牺牲材料层(142,242)的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口(也称为层间存储器开口49)。在第二层支撑开口和从中移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口(也称为层间支撑开口)。层间存储器开口49延伸穿过第一层结构和第二层结构。一般来讲，存储器开口49可以形成在每个存储器阵列区域100内，其中存在第一竖直交替序列(132,142)的每一层和第二竖直交替序列(232,242)内的每一层。
参见图9B，可以在层间存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可具有竖直地重合的侧壁，并且电荷存储层54可形成为单个连续层。另选地，牺牲材料层(142,242)可相对于绝缘层(132,232)的侧壁横向地凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包含介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。
半导体沟道材料层60L包含p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可以具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60L包括硼掺杂非晶硅或硼掺杂多晶硅和/或基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中，半导体沟道材料层60L具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。在每个层间存储器开口49的未填充有沉积的材料层(52,54,56,60L)的体积中形成腔体49’。
参见图9C，在每个存储器开口中的腔体49'未被半导体沟道材料层60L完全填充的情况下，可将介电核心层沉积在腔体49'中以填充每个存储器开口内的腔体49'的任何剩余部分。介电核心层包含介电材料，诸如氧化硅或有机硅酸盐玻璃。介电核心层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在顶部第二绝缘层232上面的介电核心层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电核心层的剩余部分的顶表面凹陷至顶部第二绝缘帽盖层232的顶表面和底表面之间的高度。介电核心层的每个剩余部分构成介电核心62。
参见图9D和图10，可在覆盖在介电核心62上面的腔体中沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括顶部第二绝缘层232的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63中的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
层间存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。可穿过第一竖直交替序列和第二竖直交替序列的存储器阵列区域100形成存储器堆叠结构55，其中存在第一竖直交替序列和第二竖直交替序列的所有层。层间存储器开口49内的存储器堆叠结构55、介电核心62和漏极区63的每个组合构成存储器开口填充结构58。一般来讲，存储器开口填充结构58形成在存储器开口49内。存储器开口填充结构58中的每一个存储器开口填充结构包括相应存储器膜50和相应竖直半导体沟道60。
每个层间支撑开口可填充有具有与存储器开口填充结构58中的对应部件相同的材料组成的相应组材料部分。填充层间支撑开口的每组材料部分在本文中被称为支撑柱结构20。应当指出的是，图1B至图1E中示出了定位在存储器阵列区域100中的存储器开口填充结构58，并且为清楚起见，未在图1A至图1G中示出支撑柱结构20。半导体材料层110、第一层结构(132,142,165)、第二层结构(232,242,265)、存储器开口填充结构58和支撑柱结构20共同构成存储器层级组件。
一般来讲，支撑柱结构20形成在阵列间区域200中。支撑柱结构20包括第一支撑柱结构20和第二支撑柱结构20，该第一支撑柱结构竖直延伸穿过介电阱结构365、第一层后向阶梯式介电材料部分165，以及第一层交替堆叠(132,142)在第一层后向阶梯式介电材料部分165下面的一部分，并且该第二支撑柱结构竖直延伸穿过第二层后向阶梯式介电材料部分265、第二层交替堆叠(232,242)在第二层后向阶梯式介电材料部分265下面的一部分，以及第一层交替堆叠(132,142)内的每一层。
参见图11，可在第二竖直交替序列(232,242)上方形成接触层级介电层280。接触层级介电层280包含介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，接触层级介电层280可包括未掺杂硅酸盐玻璃，并且可具有在100nm至600nm的范围内的厚度，但是也可使用更小和更大的厚度。
参见图12A和图12B，可在接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可对该光致抗蚀剂层进行光刻图案化以形成沿第一水平方向hd1横向延伸并且沿第二水平方向hd2横向间隔开的线性开口。光致抗蚀剂层中的线性开口的图案可与图1B至图1G所示的背侧沟槽79填充结构76的图案相同。可在其中不存在存储器开口填充结构58或支撑柱结构20的区域内形成光致抗蚀剂层中的线性开口。
可通过将光致抗蚀剂层(未示出)中的图案穿过接触层级介电层280、第二层结构(232,242,265,365)和第一层结构(132,142,165)转移到半导体材料层110中来形成背侧沟槽79。背侧沟槽79的图案可与图1B至图1G所示的背侧沟槽79填充结构76的图案相同。可通过各向异性蚀刻工艺移除接触层级介电层280、第二层结构(232,242,265,365)、第一层结构(132,142,165)和半导体材料层110的光致抗蚀剂层中的线性开口下面的部分以形成背侧沟槽79。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿第二水平方向hd2横向间隔开。
背侧沟槽79可形成为沿第二水平方向hd2具有周期性的周期性一维阵列。背侧沟槽79可以沿第二水平方向hd2从一侧到另一侧以正整数顺序地以数字方式编号。在一个实施方案中，每个奇数编号的背侧沟槽79可以延伸穿过第二竖直交替序列(232,242)和第一竖直交替序列(132,142)，而不蚀刻穿过第一层后向阶梯式介电材料部分165、第二层后向阶梯式介电材料部分265，以及介电阱结构365。每个偶数编号的背侧沟槽79可以延伸穿过第二竖直交替序列(232,242)和第一竖直交替序列(132,142)，并且切割穿过相应第一层后向阶梯式介电材料部分165、相应第二层后向阶梯式介电材料部分265，以及相应介电阱结构365。
由背侧沟槽79将每个竖直交替序列{(132,142),(232,242)}分成绝缘层(132或232)和间隔物材料层(诸如牺牲材料层(142,242))(例如，存储块)的多个交替堆叠。每个背侧沟槽79可沿第一水平方向hd1横向延伸穿过阵列间区域200和与阵列间区域200邻接的一对存储器阵列区域100。此外，每个背侧沟槽79可竖直延伸穿过竖直交替序列{(132,142)，(232,242)}的整个厚度。定位在背侧沟槽79的相邻对之间的第一竖直交替序列(132,142)的每个图案化部分构成第一绝缘层132和第一间隔物材料层(诸如第一牺牲材料层142)的第一交替堆叠。定位在背侧沟槽79的相邻对之间的第二竖直交替序列的每个图案化部分构成第二绝缘层232和第二间隔物材料层(诸如第二牺牲材料层242)的第二交替堆叠。可形成绝缘层(132或232)和间隔物材料层(其可为第一牺牲材料层142或第二牺牲材料层242)的多个交替堆叠。
每个第一层后向阶梯式介电材料部分165由背侧沟槽79分成两个分离的第一层后向阶梯式介电材料部分165。每个第二层后向阶梯式介电材料部分265由背侧沟槽79分成两个分离的第二层后向阶梯式介电材料部分265。每个介电阱结构365由背侧沟槽79分成两个分离的介电阱结构365。
参见图13A和图13B，如果间隔物材料层包括牺牲材料层(142,242)，则对于绝缘层(132,232)、接触层级介电层280和半导体材料层110选择性地移除牺牲材料层(142,242)。例如，可以例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可包含氮化硅，绝缘层(132,232)、后向阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可包括氧化硅材料。
各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。
在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部。背侧凹陷部包括在从中移除第一牺牲材料层142的体积中形成的第一背侧凹陷部以及在从中移除第二牺牲材料层242的体积中形成的第二背侧凹陷部。背侧凹陷部中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部中的每个背侧凹陷部的横向尺寸可大于相应背侧凹陷部的高度。可在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部。背侧凹陷部中的每个背侧凹陷部可以基本上平行于衬底半导体层9的顶表面延伸。背侧凹陷部可由下面的绝缘层(132,232)的顶表面和上覆的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部中的每个背侧凹陷部可以整个具有均匀高度。
任选的背侧阻挡介电层(未示出)可以任选地沉积在背侧凹陷部和背侧沟槽79中，以及接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物(例如，氧化铝)、氧化硅或它们的组合。
至少一种导电材料可沉积在多个背侧凹陷部中、背侧沟槽79的侧壁上，以及接触层级介电层280上方。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可以在背侧凹陷部中沉积的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部的该至少一种导电材料可以是氮化钛层和钨填充材料的组合。
可在背侧凹陷部中通过沉积该至少一种导电材料来形成导电层(146,246)。可在多个第一背侧凹陷部中形成多个第一导电层146，可在多个第二背侧凹陷部中形成多个第二导电层246，并且可在每个背侧沟槽79的侧壁上以及接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可物理地暴露于相应背侧沟槽79。背侧沟槽79可具有一对弯曲侧壁，该对弯曲侧壁具有沿第一水平方向hd1的非周期性宽度变化和沿竖直方向的非线性宽度变化。
每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可填充有支撑柱结构20。
导电层(146,246)的子集可包括用于存储器元件的字线。下面的半导体器件720中的半导体器件可包括字线开关器件(字线开关器件被配置为控制到相应字线的偏置电压)和/或位线驱动器器件，诸如感测放大器。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。
在一个实施方案中，半导体材料层110可具有与竖直半导体沟道60相同导电类型(即第一导电类型)的掺杂，并且可通过注入第二导电类型的掺杂剂在每个背侧沟槽79下方形成具有第二导电类型的掺杂(与漏极区63的掺杂的导电类型相同)的源极区61。包含介电材料(诸如氧化硅)的介电衬垫可以共形地沉积在每个背侧沟槽79的周边，并且可以各向异性地蚀刻以在每个背侧沟槽79内形成介电间隔物76A。可以在背侧沟槽79的剩余体积中沉积至少一种导电材料，并且可通过平坦化工艺从接触层级介电层280的顶表面上方移除至少一种导电材料的多余部分。至少一种导电材料的与源极区61接触并且被相应介电间隔物76A横向围绕的每个剩余部分构成背侧接触通孔结构76B，该背侧接触通孔结构沿第一水平方向hd1横向延伸。介电间隔物76A和填充背侧沟槽79的背侧接触通孔结构76B的每个连续组合构成背侧沟槽填充结构76。
另选地，至少一种介电材料诸如氧化硅可通过共形沉积工艺共形地沉积在背侧沟槽79中。填充背侧沟槽79的沉积的介电材料的每个部分构成背侧沟槽填充结构76。在这种情况下，每个背侧沟槽填充结构可以填充背侧沟槽79的整个体积，并且可以基本上由至少一种介电材料组成。在该另选的实施方案中，可以省略源极区61，并且水平源极线(例如，直接条带接触)可接触半导体沟道60的下部部分的侧面。
背侧沟槽填充结构76可按图1B至图1G所示的构型布置。在一个实施方案中，每个第一层后向阶梯式介电材料部分165、每个第二层后向阶梯式介电材料部分265以及每个介电阱结构365定位在背侧沟槽填充结构76的相邻对之间，并且与背侧沟槽填充结构的相邻对中的一个背侧沟槽填充结构76横向间隔开。
参见图14A和图14B，可穿过接触层级介电层280并且任选地穿过下面的材料部分在相应的下面的导电结构上形成各种接触通孔结构(88,86,486)。各种接触通孔结构(88,86,486)可包括漏极接触通孔结构(例如，漏极电极)88，这些漏极接触通孔结构在存储器阵列区域100中穿过接触层级介电层280形成在相应漏极区63的顶表面上。
各种接触通孔结构(88,86,486)可包括层接触通孔结构86，这些层接触通孔结构在阵列间区域200中穿过接触层级介电层280和至少一个后向阶梯式介电材料部分(165,265)形成在导电层(146,246)中的相应一者上。层接触通孔结构86可包括第一接触通孔结构86A和第二接触通孔结构86B，第一接触通孔结构穿过相应介电阱结构365和相应第一层后向阶梯式介电材料部分165直接在第一导电层146的相应一者上形成，并且第二接触通孔结构穿过第二层后向阶梯式介电材料部分265直接在第二导电层246中的相应一者上形成。
另外，可穿过竖直互连通孔区240中的交替堆叠(132,146,232,246)形成横向隔离的竖直互连结构(484,486)。每个横向隔离的竖直互连结构(484,486)可包括穿通存储器层级导电通孔结构486和管状绝缘间隔物484，该管状绝缘间隔物横向地围绕导电通孔结构486。每个穿通存储器层级导电通孔结构486可接触嵌入在下部层级介电材料层760内的下部层级金属互连结构780中的相应一者。
然后以提供与漏极接触通孔结构88的电接触的方式形成位线(未示出)。位线可以直接接触漏极接触通孔结构88的相应子集的顶表面，或者可以在漏极接触通孔结构88和位线之间采用中间接触通孔结构(未示出)。
本公开的实施方案可用于提供沿垂直于一对存储器阵列区域(100A,100B)之间的横向分离方向(诸如第一水平方向hd1，例如，字线方向)的方向(诸如第二水平方向hd2，例如，位线方向)彼此相邻的阶梯结构。穿过第二竖直交替序列(232,242)形成阱的各向异性蚀刻工艺仅穿过第二竖直交替序列(232,242)蚀刻，而不穿过第一竖直交替序列(132,142)蚀刻。此外，光致抗蚀剂层中用于穿过第二竖直交替序列(232,242)形成阱的开口沿第二水平方向hd2交错。因此，光致抗蚀剂层中的开口沿第二水平方向横向间隔开至少沿第二水平方向hd2的背侧沟槽79的间距。因此，可以避免用于图案化阱的光致抗蚀剂层中的高长径比开口，并且可以高图案保真度形成穿过第二竖直交替序列(232,242)的阱。这种高图案保真度确保层间区域200中的第一导电层146和第二导电层246的条带部分沿第二水平方向hd2具有足够均匀的宽度，并且不产生电开路或高电阻。因此，通过使用本公开的实施方案的方法和结构，可以增强第一导电层146和第二导电层246在层间区域200中的电连接的可靠性。此外，通过沿相反方向交错相邻阶梯(即，沿第二水平方向hd2的相邻阶梯)意味着此类阶梯不必沿第一水平方向hd1彼此偏移以避免高长径比的光致抗蚀剂层图案。这减小了存储器器件和包含存储器器件的半导体芯片的大小。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种三维存储器器件，所述三维存储器器件包括：
第一绝缘层和第一导电层的第一层交替堆叠，所述第一层交替堆叠定位在衬底上方；
第一层后向阶梯式介电材料部分，所述第一层后向阶梯式介电材料部分覆盖在所述第一层交替堆叠的第一阶梯式表面上面；
第二绝缘层和第二导电层的第二层交替堆叠，其中所述第二层交替堆叠覆盖在所述第一层交替堆叠上面并且覆盖在包括所述第一层后向阶梯式介电材料部分的平坦顶表面的水平平面上面；
存储器开口填充结构，所述存储器开口填充结构定位在第一存储器阵列区域内并且竖直延伸穿过所述第一层交替堆叠和所述第二层交替堆叠内的每一层，其中所述存储器开口填充结构中的每一个存储器开口填充结构包括相应存储器膜和相应竖直半导体沟道；
第二层后向阶梯式介电材料部分，所述第二层后向阶梯式介电材料部分覆盖在所述第二层交替堆叠的第二阶梯式表面上面并且延伸穿过所述第二层交替堆叠的第一横向凹陷部区域；以及
介电阱结构，所述介电阱结构接触所述第一层后向阶梯式介电材料部分的顶表面并且延伸穿过所述第二层交替堆叠的第二横向凹陷部区域。
2.根据权利要求1所述的三维存储器器件，还包括第一接触通孔结构，所述第一接触通孔结构竖直延伸穿过所述介电阱结构和所述第一层后向阶梯式介电材料部分并且接触所述第一导电层中的相应一者。
3.根据权利要求2所述的三维存储器器件，还包括第二接触通孔结构，所述第二接触通孔结构竖直延伸穿过所述第二层后向阶梯式介电材料部分并且接触所述第二导电层中的相应一者。
4.根据权利要求1所述的三维存储器器件，还包括：
第一背侧沟槽填充结构，所述第一背侧沟槽填充结构沿第一水平方向横向延伸并且接触所述第一层交替堆叠的第一侧壁和所述第二层交替堆叠的第一侧壁；以及
第二背侧沟槽填充结构，所述第二背侧沟槽填充结构沿所述第一水平方向横向延伸并且接触所述第一层交替堆叠的第二侧壁和所述第二层交替堆叠的第二侧壁。
5.根据权利要求4所述的三维存储器器件，其中所述介电阱结构包括第一锥形侧壁，所述第一锥形侧壁沿所述第一水平方向横向延伸并且定位在所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构之间并且与所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构中的每一者横向间隔开。
6.根据权利要求5所述的三维存储器器件，其中：
所述介电阱结构包括沿第二水平方向横向延伸的一对第二锥形侧壁；并且
所述介电阱结构的所述第二锥形侧壁中的每一个第二锥形侧壁的整体接触所述第二层交替堆叠的相应侧壁。
7.根据权利要求1所述的三维存储器器件，其中所述介电阱结构的底表面的整体与所述第一层后向阶梯式介电材料部分的顶表面接触。
8.根据权利要求7所述的三维存储器器件，其中所述介电阱结构的所述底表面的周边的第一部分从所述第一层后向阶梯式介电材料部分的顶表面的周边的第一部分横向向内偏移。
9.根据权利要求1所述的三维存储器器件，还包括定位在第二存储器阵列区域内的第二存储器开口填充结构，所述第二存储器阵列区域通过所述第二层后向阶梯式介电材料部分和所述介电阱结构沿第一水平方向从所述第一存储器阵列区域横向偏移，其中所述第一层交替堆叠的每一层和所述第二层交替堆叠的每一层存在于所述第二存储器阵列区域内。
10.根据权利要求9所述的三维存储器器件，其中所述第一导电层中的至少一些导电层和所述第二导电层中的至少一些导电层穿过桥接区域从所述第一存储器阵列区域连续延伸到所述第二存储器阵列区域，并且接触所述第二层后向阶梯式介电材料部分和所述介电阱结构中的每一者。
11.根据权利要求1所述的三维存储器器件，其中所述第二层后向阶梯式介电材料部分和所述介电阱结构包含相同的介电材料，并且通过所述第二层交替堆叠的沿垂直于第一水平方向的第二水平方向横向延伸的一部分沿所述第一水平方向彼此横向间隔开。
12.根据权利要求1所述的三维存储器器件，还包括：
第一支撑柱结构，所述第一支撑柱结构竖直延伸穿过所述介电阱结构、所述第一层后向阶梯式介电材料部分，和所述第一层交替堆叠的在所述第一层后向阶梯式介电材料部分下面的部分；以及
第二支撑柱结构，所述第二支撑柱结构竖直延伸穿过所述第二层后向阶梯式介电材料部分、所述第二层交替堆叠的在所述第二层后向阶梯式介电材料部分下面的部分，和所述第一层交替堆叠内的每一层。
13.根据权利要求9所述的三维存储器器件，还包括：
附加第一绝缘层和附加第一导电层的附加第一层交替堆叠，所述附加第一层交替堆叠定位在所述衬底上方；
附加第一层后向阶梯式介电材料部分，所述附加第一层后向阶梯式介电材料部分覆盖在所述附加第一层交替堆叠的附加第一阶梯式表面上面；
附加第二绝缘层和附加第二导电层的附加第二层交替堆叠，其中所述附加第二层交替堆叠覆盖在所述附加第一层交替堆叠上面并且覆盖在包括所述第一层后向阶梯式介电材料部分的所述平坦顶表面的所述水平平面上面；
附加存储器开口填充结构，所述附加存储器开口填充结构定位在附加存储器阵列区域内并且竖直延伸穿过所述附加第一层交替堆叠和所述附加第二层交替堆叠内的每一层；
附加第二层后向阶梯式介电材料部分，所述附加第二层后向阶梯式介电材料部分覆盖在所述附加第二层交替堆叠的附加第二阶梯式表面上面并且延伸穿过所述附加第二层交替堆叠中的附加第一横向凹陷部区域；
附加介电阱结构，所述附加介电阱结构接触所述附加第一层后向阶梯式介电材料部分的顶表面并且延伸穿过所述附加第二层交替堆叠中的附加第二横向凹陷部区域；以及
背侧沟槽填充结构，所述背侧沟槽填充结构沿第一水平方向横向延伸并且接触所述第一层交替堆叠的侧壁、所述第二层交替堆叠的侧壁、所述附加第一层交替堆叠的侧壁和所述附加第二层交替堆叠的侧壁。
14.根据权利要求13所述的三维存储器器件，其中：
所述介电阱结构和所述附加第二层后向阶梯式介电材料部分之间的横向偏移距离小于所述介电阱结构和所述附加介电阱结构之间的横向偏移距离；并且
所述第二层后向阶梯式介电材料部分和所述附加介电阱结构之间的横向偏移距离小于所述第二层后向阶梯式介电材料部分和所述附加第二层后向阶梯式介电材料部分之间的横向偏移距离。
15.根据权利要求13所述的三维存储器器件，其中：
所述第一阶梯式表面和所述衬底之间的竖直距离沿第一水平方向增加；
所述第二阶梯式表面和所述衬底之间的竖直距离沿所述第一水平方向增加；
所述附加第一阶梯式表面和所述衬底之间的竖直距离沿所述第一水平方向减小；并且
所述附加第二阶梯式表面和所述衬底之间的竖直距离沿所述第一水平方向减小。
16.一种形成三维存储器器件的方法，所述方法包括：
在衬底上方形成第一绝缘层和第一间隔物材料层的第一竖直交替序列以及覆盖在所述第一竖直交替序列的第一阶梯式表面上面的第一层后向阶梯式介电材料部分，其中所述第一间隔物材料层形成为第一导电层或随后被所述第一导电层替换；
在所述第一竖直交替序列和所述第一层后向阶梯式介电材料部分上方形成第二绝缘层和第二间隔物材料层的第二竖直交替序列，其中所述第二间隔物材料层形成为第二导电层，或者随后被所述第二导电层替换；
通过图案化所述第二交替堆叠在第一开口内穿过所述第二交替堆叠形成第二阶梯式表面；
在所述第一开口中穿过所述第二竖直交替序列在所述第二阶梯式表面上方形成第二层后向阶梯式介电材料部分；
穿过所述第二竖直交替序列在所述第一层后向阶梯式介电材料部分上方形成第二开口；以及
穿过所述第二竖直交替序列在所述第一层后向阶梯式介电材料部分的顶表面上形成介电阱结构。
17.根据权利要求16所述的方法，其中：
穿过所述第二竖直交替序列的所述第二开口与穿过所述第二竖直交替序列的所述第一开口横向间隔开；并且
所述介电阱结构通过所述第二竖直交替序列的图案化部分与所述第二层后向阶梯式介电材料部分横向间隔开。
18.根据权利要求16所述的方法，还包括：
穿过所述介电阱结构和所述第一层后向阶梯式介电材料部分直接在所述第一导电层的相应一者上形成第一接触通孔结构；以及
穿过所述第二层后向阶梯式介电材料部分直接在所述第二导电层中的相应一者上形成第二接触通孔结构。
19.根据权利要求16所述的方法，还包括：
在第一存储器阵列区域内形成存储器开口，其中存在所述第一竖直交替序列的每一层和所述第二竖直交替序列内的每一层；以及
在所述存储器开口内形成存储器开口填充结构，其中所述存储器开口填充结构中的每一个存储器开口填充结构包括相应存储器膜和相应竖直半导体沟道。
20.根据权利要求16所述的方法，还包括：
穿过所述第二竖直交替序列和所述第一竖直交替序列形成背侧沟槽，其中所述背侧沟槽中的每一个背侧沟槽沿第一水平方向横向延伸；以及
在所述背侧沟槽中形成背侧沟槽填充结构，其中所述第一层后向阶梯式介电材料部分、所述第二层后向阶梯式介电材料部分以及所述介电阱结构中的每一者定位在所述背侧沟槽填充结构中的相邻对之间，并且与所述背侧沟槽填充结构中的相邻对中的每一者横向间隔开。
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