KR20160045340A - 3차원 비휘발성 메모리 장치 - Google Patents

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Abstract

본 기술은 메모리 셀들이 수직으로 적층된 3차원 비휘발성 메모리 장치를 개시한다. 본 기술의 일 실시예에 따른 3차원 비휘발성 메모리 장치는 워드라인들이 일정 거리 이격되게 이웃하게 위치하는 셀 영역들에 걸쳐지도록 일체형으로 길게 형성되며, 해당 셀 영역들 사이의 워드라인들이 부분적으로 계단형태로 식각되어 워드라인 콘택 영역이 형성된다.

Description

3차원 비휘발성 메모리 장치{3-DIMENSION NON-VOLATILE MEMORY DEVICE}
본 발명은 3차원 비휘발성 반도체 장치에 관한 것으로 보다 상세하게는, 적층된 워드라인들이 일정 거리 이격되며 이웃하게 위치하는 셀 영역들에 걸쳐지도록 일체형으로 길게 형성되는 3차원 비휘발성 반도체 장치에 관한 것이다.
비휘발성 반도체 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
플래시 메모리 장치는 데이터의 기록 및 소거가 전기적으로 수행되는 특징을 갖는다. 플래시 메모리 장치의 메모리 셀 들은 복수의 블록들로 구성되고, 각각의 블록은 다수개의 페이지로 구성된다. 특히 블록은 메모리 셀에 저장된 데이터를 소거하는 최소 단위가 된다.
한편, 최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판으로부터 수직 방향으로 돌출된 채널층을 따라 복수의 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다.
이러한 3차원 구조의 비휘발성 메모리 장치로는 크게 일자형 채널층을 갖는 구조와 U형 채널층을 갖는 구조로 구분된다. 일자형 채널층을 갖는 구조는 적층된 메모리 셀의 상부 및 하부에 각각 비트라인 및 소스라인이 배치된다. U형 채널층을 갖는 구조는 적층된 메모리 셀의 상부에 비트 라인과 소스라인이 모두 배치되는 구조이다. 이러한 U형 채널층을 갖는 구조는 한 층의 선택 게이트만이 요구되므로 집적도 측면에서 유리하다.
도 1은 종래의 3차원 비휘발성 메모리 장치의 구성을 간략하게 나타낸 도면으로, 셀 영역들의 워드라인들과 패스 트랜지스터들의 연결 관계를 보여주는 도면이다.
셀 영역들 Cell 1, Cell 2은 워드라인 WL들이 수직 방향으로 적층된 3차원 구조를 가지며, 셀 영역들 Cell 1, Cell 2 사이에는 셀 영역들 Cell 1, Cell 2의 워드라인 WL들에 프로그램 전압을 공급하는 X-디코더(X-decoder)의 패스 트랜지스터 Pass Tr들이 형성된다. 셀 영역들 Cell 1, Cell 2의 워드라인 WL은 로컬 워드라인 LWL을 통해 패스 트랜지스터(Pass Tr)와 연결되어 패스 트랜지스터 Pass Tr로부터 프로그램 전압을 인가받는다.
셀 영역들 Cell 1, Cell 2과 패스 트랜지스터 Pass Tr들 사이에는 워드라인들 WL의 단부가 계단식으로 식각되어 콘택을 통해 로컬 워드라인 LWL과 연결되는 슬림 영역(Slim region)이 형성된다.
패스 트랜지스터 Pass Tr의 게이트는 블록 선택 신호가 인가되는 블록 워드라인 BLKWL과 연결된다. 패스 트랜지스터 Pass Tr은 블록 선택 신호에 따라 글로벌 워드라인 GWL과 로컬 워드라인 LWL을 연결시킨다. 즉 패스 트랜지스터(Pass Tr)는 글로벌 워드라인 GWL을 통해 수신되는 프로그램 전압을 블록 선택 신호에 따라 로컬 워드라인 LWL을 통해 영역들 Cell 1, Cell 2의 워드라인 WL에 전달한다.
이처럼 종래의 3차원 구조의 비휘발성 메모리 장치에서는 워드라인 WL들과 패스 트랜지스터 Pass Tr들 연결시키기 위한 금속 배선 LWL들이 필요하다. 그런데, 워드라인(WL)들이 적층된 구조로 이루어져 있기 때문에 제한된 공간(Pass Tr 영역)에 많은 수의 금속 배선 LWL들을 형성해야 하는 어려움이 있다. 즉, 워드라인 WL들의 층수가 증가하는 만큼 워드라인 WL들과 패스 트랜지스터 Pass Tr을 연결시키기 위한 금속 배선들 LWL의 수도 늘어나게 되는데, 셀 블록의 피치는 증가하지 않기 때문에 금속 배선 LWL을 형성하기 위한 공정 난이도가 증가하게 된다.
특히, 하나의 패스 트랜지스터 Pass Tr가 양측의 셀 영역들 Cell 1, Cell 2에 공통 연결되는 영역에서는 디자인 룰(design rule)을 확보하는 것이 더욱 어려운 문제가 있다.
본 실시예는 3차원 구조의 비휘발 반도체 장치에서 워드라인의 구조를 개선하여 3차원 비휘발성 반도체 장치의 공정 마진을 증가시키고자 한다.
본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치는 수직으로 적층된 메모리 셀들을 포함하는 제 1 셀 영역, 상기 제 1 셀 영역과 일정거리 이격되며, 수직으로 적층된 메모리 셀들을 포함하는 제 2 셀 영역 및 일체형으로 상기 제 1 셀 영역과 상기 제 2 셀 영역에 공통으로 걸쳐지는 공통 워드라인들을 포함할 수 있다.
본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 제조 방법은 제 1 셀 영역, 상기 제 1 셀 영역과 일정 거리 이격된 제 2 셀 영역 및 상기 제 1 셀 영역과 상기 제 2 셀 영역 사이의 패스 트랜지스터 영역의 기판 상부에 절연막과 도전막이 적층된 스택을 반복 적층하는 단계, 적층된 상기 스택 상부에 식각 정지막을 형성하는 단계, 상기 패스 트랜지스터 영역에 위치하는 상기 식각 정지막에서 일정 영역을 선택적으로 제거하여 슬림 영역을 정의하는 단계, 상기 슬림 영역에서 최상단의 스택 일부가 노출되도록 상기 슬림 영역 및 상기 식각 정지막 상부에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 이용하여 노출된 최상단의 스택을 선택적으로 식각하는 제 1 식각단계, 상기 감광막 패턴을 슬리밍시키는 단계 및 상기 슬리밍 된 감광막 패턴을 이용하여 상기 감광막 패턴의 슬리밍에 의해 추가되 노출된 최상단의 스택 및 상기 제 1 식각단계에 의해 노출된 스택을 식각하는 제 2 식각단계를 포함할 수 있다.
본 실시예는 워드라인의 층수가 증가하더라도 용이하게 워드라인과 패스 트랜지스터를 연결시킬 수 있다.
도 1은 종래의 3차원 비휘발성 메모리 장치의 구성을 간략하게 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 공통 워드라인들의 구성을 나타낸 평면도.
도 3은 본 발명의 다른 실시예들에 따른 공통 워드라인들의 구성을 나타낸 평면도들.
도 4는 본 발명의 또 다른 실시예에 따른 공통 워드라인들의 구성을 나타낸 사시도.
도 5는 본 발명의 일 실시예에 따른 공통 워드라인들과 패스 트랜지스터들의 연결 모습을 보여주는 도면.
도 6 내지 도 10은 본 발며의 일 실시예에 따른 공통 워드라인들을 형성하는 방법을 설명하기 위한 공정도.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 2는 본 발명의 일 실시예에 따른 공통 워드라인들의 구성을 간략하게 나타낸 평면도 및 사시도이다.
본 실시예에 따른 3차원 비휘발성 메모리 장치에서는, 이웃한 셀 영역들 Cell 1, Cell 2에서 프로그램 전압을 동시에 인가받는 워드라인들이 즉 같은 패스 트랜지스터로부터 동시에 프로그램 전압을 인가받는 워드라인들이 물리적으로 서로 분리되지 않고 일체형으로 연결되는 공통 워드라인 CWL(Common Word Line)을 포함한다.
즉, 종래에는 도 1에서와 같이, 셀 영역 Cell 1의 워드라인들 WL<7:4>과 셀 영역 Cell 2의 워드라인들 WL<7:4>이 각각 물리적으로 분리되어 별개의 워드라인으로 형성되었다. 그리고, 각 셀 영역 Cell 1, Cell 2의 워드라인들 WL<7:4>은 별개의 금속 배선들 LWL<7:4>을 통해 패스 트랜지스터들 Pass Tr과 연결되었다.
이에 반하여, 본 실시예에 따른 일체형의 공통 워드라인들 CWL<7:4>은 두 셀 영역들 Cell 1, Cell 2에 걸쳐지게 길게 형성된다. 즉, 본 실시예에 따른 공통 워드라인들 CWL<7:4>은 종래의 로컬 워드라인들의 기능을 함께 수행한다.
공통 워드라인들 CWL<7:4>은 셀 영역들 Cell 1, Cell 2 사이의 영역이 부분적으로 계단모양으로 식각된 슬림 영역을 포함한다. 즉, 공통 워드라인들 CWL<7:4>을 패스 트랜지스터들과 연결시키기 위한 워드라인 콘택 영역(슬림 영역)이 셀 영역들 Cell 1, Cell 2 사이의 공통 워드라인들 CWL<7:4>에 형성된다.
이때, 슬림 영역은 도 2에서와 같이 공통 워드라인들 CWL<7:4>의 양 측변에 형성될 수 있다. 이때, 한 슬림 영역은 셀 영역 Cell 1에 인접하게 형성되고 다른 슬림 영역은 셀 영역 Cell 2에 인접하게 형성될 수 있다.
도 3은 본 발명의 다른 실시예들에 따른 공통 워드라인들의 구성을 나타낸 평면도들이다.
슬림 영역은 도 3A에서와 같이 공통 워드라인들 CWL<7:4>의 일측변에만 형성될 수도 있다. 이때, 슬림 영역에서 각 계단의 크기는 도 2에서의 계단의 크기보다 크게 형성될 수 있다.
또한, 도 2에서는 각 슬림 영역이 공통 워드라인들 CWL<7:4> 전체를 노출시키도록 형성되었으나, 각 슬림 영역은 공통 워드라인들 CWL<7:4>을 구분해서 노출시킬 수도 있다. 예컨대, 도 3B에서와 같이 한 슬림 영역이 일부의 공통 워드라인 CWL<6>을 노출시키고, 다른 슬림 영역이 나머지 공통 워드라인들 CWL<5:4>을 노출시키도록 형성될 수도 있다. 이때, 두 슬림 영역은 도 3C와 같이 공통 워드라인들 CWL<7:4>의 일측변에만 형성될 수도 있으며, 계단의 형상도 달리 형성될 수 있다.
또한 도 4는 본 발명의 또 다른 실시예에 따른 공통 워드라인들의 구성을 나타낸 사시도로, 슬림 영역만을 보다 구체적으로 나타낸 도면이다. 적층된 공통 워드라인들의 수가 많은 경우에는, 도 4에서와 같이 3개 이상의 슬림 영역들을 이용하여 공통 워드라인들 구분해서 노출시킬 수 있다.
상술한 도 2 및 도 3에 도시된 슬림 영역의 위치 및 형태는 실시예에 불과할 뿐이며, 각 공통 워드라인 CWL<7:4>과 패스 트랜지스터들을 전기적으로 연결시킬 수만 있다면 슬림 영역의 위치나 형태는 제한되지 않는다.
도 5는 본 발명의 일 실시예에 따른 공통 워드라인들 CWL<7:4>과 패스 트랜지스터들의 연결 모습을 보여주는 도면이다. 본 실시예에서의 공통 워드라인들 CWL<7:4>은 도 2에 도시된 구조가 예시로 설명되었다.
공통 워드라인들 CWL<7:4>에 프로그램 전압을 인가하기 위한 패스 트랜지스터들 Pass Tr은 셀 영역들 Cell 1, Cell 2 사이의 영역에 배치되며 공통 워드라인들 CWL<7:4> 아래에 형성된다. 이때, 패스 트랜지스터들 Pass Tr의 접합 영역들(소스/드레인 영역들) 중 공통 워드라인들 CWL<7:4>과 연결되는 접합 영역들은 공통 워드라인들 CWL<7:4>에 의해 덮히지 않고 슬릿 영역(Slit region)에 위치하도록 배치된다. 즉, 패스 트랜지스터들 Pass Tr에서 게이트의 양측에 형성되는 접합 영역들 중 일측의 접합 영역은 인접한 블록의 공통 워드라인들 CWL<7:4>을 소자분리시키기 위한 슬릿 영역에 위치하도록 형성된다.
이러한 구조에 의해, 패스 트랜지스터들 Pass Tr은 도 4에서와 같이 슬림 영역에 노출된 공통 워드라인들 CWL<7:4>과 콘택을 통해 연결될 수 있다. 즉, 공통 워드라인들 CWL<7:4>과 공통 워드라인들 CWL<7:4>의 하부에 위치하는 패스 트랜지스터들 Pass Tr을 전기적으로 연결시키기 위한 콘택들은 슬릿 영역에 위치한다.
패스 트랜지스터들 Pass Tr의 타측의 접합 영역들은 글로벌 워드라인 GWL<7:4>과 연결된다. 따라서, 패스 트랜지스터들 Pass Tr은 블록 선택 신호에 따라 글로벌 워드라인들 GWL<7:4>과 콘택을 연결시킴으로써 프로그램 전압이 공통 워드라인들 CWL<7:4>에 인가되도록 해준다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 공통 워드라인들을 형성하는 방법을 설명하기 위한 공정 사시도이다.
도 6을 참조하면, 하부 구조물을 포함하는 기판(100) 상부에 복수의 절연막(111 ∼ 114) 및 복수의 도전막(121 ∼ 124)을 교대로 적층한다. 본 실시예에서는 설명의 편의를 위해 도전막(120)이 4개의 층으로 적층된 경우를 예시적으로 설명하고 있으나 이에 한정되지는 않는다.
이때, 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 하부 구조물은 패스 트랜지스터들을 포함할 수 있다. 절연막(111 ∼ 114)은 산화막 계열의 물질로 형성될 수 있다. 또한, 도전막(121 ∼ 124)은 공통 워드라인을 형성하기 위한 것으로서 도전 물질, 예컨대 도핑된 폴리실리콘 또는 금속을 포함할 수 있다.
다음에, 도전막(124) 상부에 식각 정지막(130)을 형성한다. 이어서, 셀 영역들 Cell 1, Cell 2의 식각 정지막(130), 도전막(121 ∼ 124) 및 절연막(111 ∼ 114)을 선택적으로 식각하여 셀 영역들 Cell 1, Cell 2 내에 셀 스트링을 형성하기 위한 워드라인들을 형성한다.
이때, 셀 영역들 Cell 1, Cell 2 사이의 영역 즉 기판(100) 상에 패스 트랜지스터가 형성된 영역(Pass Tr, 패스 트랜지스터 영역)에 있는 도전막(121 ∼ 124)들은 식각되지 않는다. 즉, 도전막(121 ∼ 124)은 셀 영역 단위로 분리되지 않고, 패스 트랜지스터를 공유하는 이웃한 두 셀 영역들 Cell 1, Cell 2에 걸쳐지도록 일체형으로 길게 형성된다.
다음에 도 7을 참조하면, 패스 트랜지스터 영역(Pass Tr)에서 슬림 영역들(140)을 정의하는 슬림 마스크를 이용하여 도전막(124)이 노출될 때까지 식각 정지막(130)을 선택적으로 식각한다.
예컨대, 후속 공정에서 도전막들(121 ∼ 124)이 계단식으로 식각될 영역을 정의하는 슬림 마스크(미도시)를 이용하여 슬림 영역들(140)의 도전막(124)이 노출될 때까지 식각 정지막(130)을 식각하여 제거한다.
다음에 도 8을 참조하면, 슬림 영역들(140)이 매립되도록 도전막(124) 및 식각 정지막(130) 상부에 감광막(150)을 형성한다.
이때, 감광막(150)의 두께는 도전막(121 ∼ 124)과 절연막(111 ∼ 114)이 적층된 멀티 스택 식각과 슬리밍(Slimming) 식각 시의 마진(Margin)을 고려하여 충분히 두껍게 형성하는 것이 바람직하다.
다음에 도 9를 참조하면, 감광막(150)을 노광 및 현상하여 슬림 영역들(140)의 일측 단부에 있는 도전막(124)을 노출시키는 감광막 패턴(152)을 형성한다.
이때, 패스 트랜지스터 영역(Pass Tr)에서 슬림 영역들(140)은 식각 정지막(130)이 형성되어 있지 않으므로 감광막 패턴(152)에 의해 도전막(124)이 노출되나 슬림 영역들(140)이 아닌 영역은 식각 정지막(130)에 의해 도전막(124)이 노출되지 않는다.
다음에 도 10을 참조하면, 감광막 패턴(150)을 식각 마스크로 도전막(124)과 절연막(114)을 선택적으로 제거한다.
이때, 도전막(124)과 절연막(114)의 식각 선택비를 고려하여 각각 서로 다른 식각 가스로 식각을 진행하는 것이 바람직하다. 도전막(124)과 절연막(114)을 각 막의 식각 선택비를 고려하여 다른 식각 가스로 식각함으로써 그 하부의 도전막(123)에 손상을 주지 않으면서 도전막(124)과 절연막(114)을 선택적으로 식각할 수 있다.
식각 공정이 완료되면, 브레이크 쓰루(Break Through, BT) 식각을 진행할 수 있다. 브레이크 쓰루 식각은 반복되는 식각 공정 사이에 전 식각시 발생한 잔류물 또는 폴리머를 제거하기 위한 공정이다.
다음에 도 11을 참조하면, 감광막 패턴(152)에 대해 슬리밍 공정을 진행하여 감광막 패턴(152)의 폭을 감소시킴으로써 슬림 영역들(140)에서 도전막(124)의 일정 부분을 추가적으로 노출시킨다.
이때, 감광막 패턴(152)은 슬리밍 공정 시간에 따라 슬리밍 폭(Slimming Width)을 자유롭게 변화시킬 수 있으므로, 시간을 조절하여 원하는 폭을 얻을 수 있다. 슬리밍 공정은 He 및 O2의 혼합가스 또는 He, O2 및 N2의 혼합가스를 사용하여 진행하는 것이 바람직하며, 혼합가스에 CF4가스를 혼합하여 슬리밍 공정을 진행할 수 있다.
이어서, 슬리밍 된 감광막 패턴(154)을 식각 마스크로 도전막(124)과 그 하부의 절연막(114)을 식각한다.
이때, 이전 공정에서 노출된 도전막(123)과 그 하부의 절연막(113)도 함께 식각된다. 즉, 도전막들(123, 124)은 동일한 물질로 이루어졌기 때문에 도전막(124)이 식각될 때 이전 공정에서 노출된 도전막(123)도 함께 식각된다. 마찬가지로, 절연막들(113, 114)도 동일한 물질로 이루어졌기 때문에 도전막(124)이 식각된 후 절연막(114)이 식각될 때 절연막(113)도 함께 식각된다.
특히, 도전막(123)과 절연막(113)은 도전막(124)과 절연막(114)이 식각된 폭 만큼 식각된다. 따라서, 도전막(123)과 절연막(113)의 적층 구조가 도전막(124)과 절연막(114)의 적층 구조보다 넓은 폭을 가지게 되어 두 적층 구조는 계단 형태로 형성된다.
이어서, 도 11에서와 같이 감광막 패턴(154)의 폭을 일정 간격으로 줄이는 슬리밍 공정을 반복 진행하면서 슬리밍된 감광막 패턴을 이용하여 도전막과 절연막들을 순차적으로 식각한다. 이러한 공정들을 통해 슬림 영역(140) 내의 도전막들(121 ∼ 124)은 도 2에서와 같은 계단 형태로 형성될 수 있다.
이처럼 도전막을 계단 형태로 형성하는 방법은 종래에 3차원 비휘발성 메모리 장치에서 슬림 영역을 계단 형태로 형성하는 공정을 이용할 수 있다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
CWL :공통 워드라인
Cell 1, Cell 2 : 셀 영역
100 : 기판
111 ∼ 114 : 절연막
121 ∼ 124 : 도전막
130 : 식각 정지막
140 : 슬림 영역
150, 152, 154 : 감광막

Claims (15)

  1. 수직으로 적층된 메모리 셀들을 포함하는 제 1 셀 영역;
    상기 제 1 셀 영역과 일정거리 이격되며, 수직으로 적층된 메모리 셀들을 포함하는 제 2 셀 영역; 및
    일체형으로 상기 제 1 셀 영역과 상기 제 2 셀 영역에 공통으로 걸쳐지는 공통 워드라인들을 포함하는 3차원 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 공통 워드라인들의 하부에 위치하며, 블록 선택 신호에 따라 상기 공통 워드라인들에 프로그램 전압을 공급하는 패스 트랜지스터들을 더 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  3. 제 2항에 있어서, 상기 패스 트랜지스터들은
    게이트 양측의 접합 영역들 중 일측의 접합 영역이 슬릿 영역에 위치하는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  4. 제 4항에 있어서,
    상기 슬릿 영역에 위치하며, 상기 일측의 접합 영역과 상기 공통 워드라인들을 전기적으로 연결하는 콘택을 더 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  5. 제 2항에 있어서, 상기 공통 워드라인들은
    상기 공통 워드라인들이 계단 형태로 식각되어 노출되는 슬림 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  6. 제 5항에 있어서, 상기 슬림 영역은
    상기 공통 워드라인들 중 상기 제 1 셀 영역과 상기 제 2 셀 영역 사이의 영역에 위치하는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  7. 제 6항에 있어서, 상기 슬림 영역은
    상기 공통 워드라인들의 제 1 측변에 위치하는 제 1 슬림 영역; 및
    상기 제 1 측변에 대향되는 제 2 측변에 위치하는 제 2 슬림 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 제 1 슬림 영역은 상기 제 2 셀 영역 보다 상기 제 1 셀 영역에 인접하게 위치하며,
    상기 제 2 슬림 영역은 상기 제 1 셀 영역 보다 상기 제 2 셀 영역에 인접하게 위치하는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  9. 제 7항에 있어서, 상기 제 1 슬림 영역 및 상기 제 2 슬림 영역은
    상기 공통 워드라인들 전체를 계단식으로 노출시키는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  10. 제 7항에 있어서,
    상기 제 1 슬림 영역은 상기 공통 워드라인들 중 일부만을 계단식으로 노출시키며,
    상기 제 2 슬림 영역은 상기 공통 워드라인들 중 상기 제 1 슬림 영역에 의해 노출되지 않은 나머지 공통 워드라인들을 계단식으로 노출시키는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  11. 제 6항에 있어서, 상기 슬림 영역은
    상기 공통 워드라인들의 일 측변에 이웃하게 위치하는 복수의 슬림 영역들을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  12. 제 11항에 있어서, 상기 복수의 슬림 영역들은
    상기 공통 워드라인들을 상기 복수의 슬림 영역들의 수에 대응되게 구분하여 노출시키는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  13. 제 1 셀 영역, 상기 제 1 셀 영역과 일정 거리 이격된 제 2 셀 영역 및 상기 제 1 셀 영역과 상기 제 2 셀 영역 사이의 패스 트랜지스터 영역의 기판 상부에 절연막과 도전막이 적층된 스택을 반복 적층하는 단계;
    적층된 상기 스택 상부에 식각 정지막을 형성하는 단계;
    상기 패스 트랜지스터 영역에 위치하는 상기 식각 정지막에서 일정 영역을 선택적으로 제거하여 슬림 영역을 정의하는 단계;
    상기 슬림 영역에서 최상단의 스택 일부가 노출되도록 상기 슬림 영역 및 상기 식각 정지막 상부에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 이용하여 노출된 최상단의 스택을 선택적으로 식각하는 제 1 식각단계;
    상기 감광막 패턴을 슬리밍시키는 단계; 및
    상기 슬리밍 된 감광막 패턴을 이용하여 상기 감광막 패턴의 슬리밍에 의해 추가되 노출된 최상단의 스택 및 상기 제 1 식각단계에 의해 노출된 스택을 식각하는 제 2 식각단계를 포함하는 3차원 비휘발성 메모리 장치의 제조 방법.
  14. 제 13항에 있어서,
    상기 제 1 식각단계와 상기 제 2 식각단계 사이에 브레이크 쓰루(Break Through, BT) 식각단계를 더 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 장치의 제조 방법.
  15. 제 13항에 있어서,
    상기 제 1 식각단계 및 상기 제 2 식각단계에 의해 상기 최상위 스택과 그 하부의 스택은 계단 형태로 식각되는 것을 특징으로 하는 3차원 비휘발성 메모리 장치의 제조 방법.
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