JP2008103729A - 半導体素子及びその形成方法 - Google Patents
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Abstract
【課題】下部領域にコンタクトを通じて電気的に連結される配線を形成する方法を提供する。
【解決手段】本発明の配線の形成方法は、複数の第１領域と、前記第１領域の間に各々配置された複数の第２領域とを有する基板上に絶縁膜を形成し、前記絶縁膜上に前記絶縁膜を貫通する第１コンタクトを通じて各々対応する前記第１領域に電気的に連結される複数の第１配線を形成し、前記第１配線の側面にスペーサを形成し、隣り合う前記スペーサの間の前記絶縁膜を除去して隣り合う前記第１コンタクトの間に対応する前記第２領域を露出する複数のコンタクトホールを形成し、対応する前記コンタクトホールを埋める複数の第２コンタクトを形成して対応する前記第２コンタクトに電気的に連結される複数の第２配線を形成することを特徴とする。
【選択図】図１２
【解決手段】本発明の配線の形成方法は、複数の第１領域と、前記第１領域の間に各々配置された複数の第２領域とを有する基板上に絶縁膜を形成し、前記絶縁膜上に前記絶縁膜を貫通する第１コンタクトを通じて各々対応する前記第１領域に電気的に連結される複数の第１配線を形成し、前記第１配線の側面にスペーサを形成し、隣り合う前記スペーサの間の前記絶縁膜を除去して隣り合う前記第１コンタクトの間に対応する前記第２領域を露出する複数のコンタクトホールを形成し、対応する前記コンタクトホールを埋める複数の第２コンタクトを形成して対応する前記第２コンタクトに電気的に連結される複数の第２配線を形成することを特徴とする。
【選択図】図１２
Description
本発明の実施形態は配線の形成に関するものである。又、本発明の実施形態はメモリー素子のビットラインの形成に関するものである。又、本発明の実施形態は不揮発性メモリー素子のビットライン及びその形成方法に関するものである。
半導体素子の集積度が増加することによって微細パターンの幅だけでなく隣り合う微細パターン等の間の距離も減少される。通常、微細パターンはフォトリソグラフィ工程を利用して形成される。しかし、素子の集積度が増加することによってフォトリソグラフィ工程の誤整列のマージンは減少する。従って、フォトリソグラフィ工程で微細パターンがその下のコンタクトの導電領域に正しく整列されなく外れる問題が発生する。例えば、ビットラインを形成する為のフォトリソグラフィ工程で僅かの誤整列が発生しても、ビットライン及びビットラインのコンタクトの間に誤整列が発生してビットラインが隣り合うコンタクトに短絡される虞がある。
又、フォトマージンの減少によって隣り合うビットライン等が短絡される虞がある。
本発明の実施形態等は、配線の形成方法及び該配線の構造を提供する。
本発明の実施形態等は、ビットラインを含む不揮発性メモリー素子の形成方法及び該不揮発性メモリー素子を提供する。
本発明の実施形態等は、前記不揮発性メモリー素子を含むメモリーカードを提供する。
本発明の実施形態等は、前記不揮発性メモリー素子を含む積層メモリー素子を提供する。
本発明の実施形態による配線の形成方法は、複数の第１領域と、前記第１領域の間に各々配置された複数の第２領域とを有する基板上に絶縁膜を形成し、前記絶縁膜上に前記絶縁膜を貫通する第１コンタクトホールを通じて各々対応する前記第１領域に電気的に連結される複数の第１配線を形成し、前記第１配線の側面にスペーサを形成し、隣り合う前記スペーサの間の前記絶縁膜を除去して隣り合う前記第１コンタクトの間に対応する前記第２領域を露出する複数の第２コンタクトホールを形成し、そして、対応する前記第２コンタクトホールを埋める複数の第２コンタクトを形成し、対応する第２コンタクトに電気的に連結される複数の第２配線を形成することを含む。
本発明の実施形態による不揮発性メモリー素子の形成方法は、複数の活性領域を有する基板上に前記活性領域を過ぎるストリング選択ライン、接地選択ライン、及び、前記ストリング選択ラインと接地選択ラインとの間に位置する複数のワードラインを形成し、前記接地選択ライン、前記ストリング選択ライン、及び、前記複数のワードラインを覆う絶縁膜を形成し、前記絶縁膜をパターニングして複数の第１コンタクトホールを形成し、対応する前記第１コンタクトホールを埋める複数の第１コンタクトを形成し、対応する前記第１コンタクトに電気的に連結される複数の第１ビットラインを形成し、前記第１ビットトラインの各々の側面にスペーサを形成し、隣り合う前記スペーサの間の絶縁膜を除去して隣り合う前記第１コンタクトホールの間に第２コンタクトホールを形成し、そして、前記第２コンタクトホールを埋める第２コンタクトを形成し、前記第２コンタクトに電気的に連結される第２ビットラインを形成することを含む。
本発明の実施形態による半導体素子は、複数の第１ビットライン及び対応する前記第１ビットラインに連結された複数の第１コンタクトと、前記第１ビットラインの各々の側面に形成されたスペーサと、そして、隣り合う前記第１ビットラインの向かい合う側面に形成された隣り合う前記スペーサの間に自己整列的に配置された第２ビットライン及び前記第２ビットラインに自己整列されて連結された第２コンタクトとを含む。
本発明の実施形態による不揮発性メモリー素子は、素子分離領域によって定義された複数の活性領域を具備する基板と、前記活性領域等を過ぎるストリング選択ライン、接地選択ライン、及び、ストリング選択ラインと接地選択ラインとの間に位置する複数のワードラインと、前記ストリング選択ライン、前記接地選択ライン、複数の前記ワードライン、そして、活性領域等を覆う絶縁膜と、前記絶縁膜を貫通して奇数番目の前記活性領域に電気的に連結される第１コンタクト及び対応する前記第１コンタクトに電気的に連結された第１ビットラインと、前記第１ビットラインの各々の側面に形成されたスペーサと、隣り合う前記第１ビットラインの向かい合う側面に形成された隣り合う前記スペーサの間に自己整列的に配置された第２ビットライン及び前記第２ビットラインに自己整列されて連結された第２コンタクトとを含む。
本発明の実施形態等による半導体素子の形成方法は、基板上に第１絶縁膜を形成し、前記第１絶縁膜上に離隔された複数の第１マスクを形成して隣り合う第１マスクの間に限定される複数の第１溝を形成し、前記第１溝より狭い幅を有する第２溝が限定される様に前記第１マスクの各々の側面上に第２絶縁膜を形成し、対応する第２溝を埋める複数の第２マスクを形成し、前記第２絶縁膜を除去して隣り合う前記第１マスク及び前記第２マスクの間に位置する複数のビットライン用の第３溝を形成し、前記第３溝を露出する開口部を有する第３マスクを形成し、前記第３マスク、前記第２マスク及び前記第１マスクをエッチングマスクに使用して第１絶縁膜をパターニングして隣り合う前記第１マスク及び前記第２マスクの間に位置すると共に対応する前記第３溝に自己整列された複数のコンタクトホールを形成し、前記第３溝及び対応するコンタクトホールを埋める様に前記第１マスク及び前記第２マスクの上に導電物質を形成し、そして、前記導電物質に対するエッチング工程を進めて複数の配線及び対応する前記配線に自己整列された複数のコンタクトを形成することを含む。
本発明の実施形態による配線の形成方法は、基板上に第１絶縁膜を形成し、前記第１絶縁膜上に離隔された複数の第１マスクを形成し、隣り合う前記第１マスクの間に定義される第１溝を分割する様に隣り合う前記第１マスクの間に位置する複数の第２マスクを形成し、隣り合う前記第１マスク及び前記第２マスクによって定義される複数の第３溝の中で少なくとも一つ以上の前記第３溝と交差する開口部を有する第３マスクを形成し、前記第３マスク、前記第２マスク及び前記第１マスクをエッチングマスクに使用して前記第１絶縁膜をパターニングして対応する前記第３溝に自己整列されたコンタクトホールを形成し、そして、前記コンタクトホール及び前記第３溝を導電物質で複数の配線及び対応する前記配線に自己整列された複数のコンタクトを形成することを含む。
本発明の実施形態による積層メモリー素子は、少なくとも二つ以上の層が積層された複数の基板と、前記基板の中で少なくとも一つ以上に配置されるメモリー素子と、を含む。前記メモリー素子は前記不揮発性メモリー素子を含む。
本発明の実施形態によるメモリーカードは、マイクロプロセッサーと前記マイクロプロセッサーに結合したメモリー素子と、を含む。前記メモリー素子は前記不揮発性メモリー素子を含む。
本発明の実施形態等によると、ビットライン及びビットラインのコンタクトの間の誤整列を根本的に防止することができる。
本発明の実施形態等によると、より高い集積度を持つメモリー素子が提供できる。
本発明の構成及び特徴は、添付された図面と実施形態等によって容易に理解できる。しかし、本発明は、説明される実施形態等に限定されなく、他の形態に具体化できる。説明される実施形態等は、開示される内容及び思想が当業者らに十分に伝達される。
本発明の明細書で、層が他の層又は基板上にあることと説明される場合に該層は他の層又は基板上に直接に形成されたり、その間に第３の層が介されることを意味する。又、図面に於いて、領域、パターン、層の厚さ及び大きさは明確性の為に誇張された。又、本発明の多様な実施形態等で第１、第２、第３等の用語は多様な領域、パターン、層を説明する為に使われたが、これらの領域、パターン、層が前記使われる用語によって限定されてはいけない。但し、使われる用語は、特定の領域、パターン又は層を他の領域、パターン又は層と区別する為に使用される。ここに例示される各実施形態はそれに類似な実施形態も含む。
本発明で説明される‘半導体基板’又は‘基板’は任意の半導体に基づいた構造を有する。
前記半導体に基づいた構造はシリコン、絶縁層上にシリコンが位置するＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、サファイア上にシリコンが位置するＳＯＳ（ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ）、シリコン−ゲルマニウム、ドーピング又はドーピングされないシリコン、エピタキシャル成長技術によって形成されたエピタキシャル層、他の半導体の構造等を含む。又、半導体基板又は基板は任意の半導体素子、例えば、メモリー素子が既に形成された半導体基板又は基板である。
本発明で‘奇数ビットライン’及び‘偶数ビットライン’の概念は相対的であり、隣り合うビットライン等から何れか一つを‘奇数ビットライン’と称する場合に直ぐ隣り合うビットラインは‘偶数ビットライン’になる。反対に、何れか一つを‘偶数ビットライン’と称する場合に直ぐ隣り合うビットラインは‘奇数ビットライン’になる。例えば、互いに隣り合う二つのビットラインから何れか一つのビットラインが奇数ビットラインであれば他の一つは偶数ビットラインになり、又は、その反対になる。
本発明の例示的である実施形態等は、配線の形成方法及び該配線の構造に関するものである。又、本発明の実施形態は、メモリー素子のビットラインの形成に関する。又、本発明の実施形態は、不揮発性メモリー素子のビットライン及びその形成方法に関する。以下に、様々な配線の中でビットラインを例に取って説明する。又、不揮発性メモリー素子のビットラインを例に取って説明する。
図１は、不揮発性メモリー素子の一種類であるＮＡＮＤ型フラッシュメモリー素子に対する等価回路図である。図１を参考にすれば、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬが行方向（ｘ軸方向）に配列され、これらの間にワードラインＷＬ０〜ＷＬｍ−１が配列される。ワードラインＷＬ０〜ＷＬｍ−１と交差する様にビットラインＢＬ０〜ＢＬｎ−１が列方向（ｙ軸方向）に配列される。
各々のワードラインには複数のメモリーセルが結合し、列方向（ｙ軸）に配列された複数のメモリーセルＭＣ０〜ＭＣｍ−１は直列に連結されて単位ＮＡＮＤストリングを形成する。各単位ＮＡＮＤストリングの両端にはストリング選択トランジスターＳＳＴ及び接地選択トランジスターＧＳＴが位置し、行方向に配列されたストリング選択トランジスターのゲートが互いに連結されてストリング選択ラインＳＳＬを、行方向に配列された接地選択トランジスターのゲートが互いに連結されて接地選択ラインＧＳＬを形成する。各ＮＡＮＤストリングのストリング選択トランジスターに（ドレーン領域）対応するビットラインが連結される。接地選択トランジスターのソース領域は共通ソースラインＣＳＬに連結される。
図２は、不揮発性メモリー素子の一種類であるＮＯＲ型フラッシュメモリー素子に対する等価回路図である。図１のＮＡＮＤ型フラッシュメモリー素子とは違い、各メモリーセルにビットラインＢＬとソースラインＳ／Ｌが連結される。即ち、列方向に配列されたメモリーセル等が互いに分離されている。
ワードラインに結合するメモリーセルの種類及び形態は多様である。例えば、メモリーセルは、基板に順に積層されたトンネリング絶縁膜、メモリー層及び制御絶縁膜を含む。メモリー層は、基板からトンネリング絶縁膜を通じて注入された電荷が貯蔵できる材質で形成される。例えば、メモリー層として電荷がトラップできる窒化物、アルミニウム酸化膜Ａｌ２Ｏ３、ハフニウム酸化膜ＨｆＯ、ハフニウムアルミニウム酸化膜ＨｆＡｌＯ、ハフニウムシリコン酸化膜ＨｆＳｉＯなどの様な電荷のトラップ密度が高い絶縁体が使われる。又、メモリー層としてポリシリコンナノ粒子、金属ナノ粒子、フラーレンＣ６０が使われる。又、メモリー層としてポリシリコンからなる浮遊ゲートが使われる。
図１のＮＡＮＤ型フラッシュメモリー素子に於いて、行方向に配列されたストリング選択トランジスターのドレーン領域は、各々対応するビットラインに連結される。そして、図２のＮＯＲ型フラッシュメモリー素子に於いて、ビットラインは各々のメモリーセルに連結される。従って、信頼性がある高集積度のフラッシュメモリー素子を形成する為には、ビットラインがＮＡＮＤフラッシュメモリー素子の場合には対応するストリング選択トランジスターに、ＮＯＲフラッシュメモリー素子の場合には対応するメモリーセルに連結されなければならない。本発明の一つの実施形態によると、ＮＡＮＤフラッシュメモリー素子のビットラインは、ビットラインのコンタクトを通じてストリング選択トランジスターのドレーン領域に連結され、ＮＯＲフラッシュメモリー素子のビットラインは、メモリーセルのソース／ドレーン領域に連結される。本発明の一つの実施形態によると、ビットラインは二つのグループ、例えば、第１ビットライン及び第２ビットライン等を含む。第２ビットラインの各々は、隣り合う第１ビットラインの間に位置する。即ち、奇数番目のビットライン‘奇数ビットライン’が第１ビットラインのグループを形成し、偶数番目のビットライン‘偶数ビットライン’が第２ビットラインのグループを形成する。各ビットラインは対応するビットラインのコンタクトに電気的に連結される。本発明の一つの実施形態によると、第１ビットラインのグループと第２ビットラインのグループは、互いに違う構造を持ち、又、他の方式で形成できる。図３乃至図５を参考にして本発明の一つの実施形態によるビットラインに対して説明する。
図３は本発明の実施形態によるＮＡＮＤフラッシュメモリー素子に於いて、ビットラインＢＬ_Ｏ、ＢＬ_Ｅに対応するビットラインのコンタクトＤＣ_Ｏ、ＤＣ_Ｅの間の連結を表す為の平面図である。奇数ビットラインＢＬ_Ｏは対応する奇数ビットラインのコンタクトＤＣ_Ｏに連結され、偶数ビットラインＢＬ_Ｅは対応する偶数ビットラインのコンタクトＤＣ_Ｅに連結される。本発明の一つの実施形態によると、偶数ビットラインＢＬ_Ｅと奇数ビットラインＢＬ_Ｏは同一な構造又は他の構造を持つ。本発明の一つの実施形態によるビットラインの構造の差の一つの原因は、例えば、偶数ビットラインと奇数ビットラインが互いに違う方式によって形成される為である。例えば、本発明の一つの実施形態によると、奇数ビットラインＢＬ_Ｏはフォトリソグラフィ工程で形成され、偶数ビットラインＢＬ_Ｅは奇数ビットラインＢＬ_Ｏの間に自己整列方式で形成される。又、偶数ビットラインのコンタクトは対応する偶数ビットラインに自己整列方式で形成される。
本発明の一つの実施形態で、偶数ビットラインに対応する偶数ビットラインのコンタクトは自己整列方式で形成されるので、奇数ビットラインのコンタクトＤＣ_Ｏに対応する奇数ビットラインＢＬ_Ｏの間の重なり面積は偶数ビットラインのコンタクトＤＣ_Ｅに対応する偶数ビットラインＢＬ_Ｅの間の重なり面積より狭い。
本発明の一つの実施形態に於いて、奇数ビットラインのコンタクトＤＣ_Ｏとストリング選択ライン（又はストリング選択ゲート）の間の距離と、偶数ビットラインのコンタクトＤＣ_Ｅとストリング選択ライン（又はストリング選択ゲート）の間の距離は同じであるが、互いに違っても良い。図３を参考にすれば、奇数ビットラインのコンタクトＤＣ_Ｏと第１ストリング選択ライン（又はストリング選択ゲート）ＳＳＬ_１の間の距離Ｄ１は、偶数ビットラインのコンタクトＤＣ_Ｅと第１ストリング選択ライン（又はストリング選択ゲート）ＳＳＬ_１の間の距離Ｄ３より長い。奇数ビットラインのコンタクトＤＣ_Ｏと第２ストリング選択ライン（又はストリング選択ゲート）ＳＳＬ_２の間の距離Ｄ２は偶数ビットラインのコンタクトＤＣ_Ｅと第２ストリング選択ライン（又はストリング選択ゲート）ＳＳＬ_２の間の距離Ｄ４より短い。この結果は、先に説明した様に、奇数ビットラインと偶数ビットラインが互いに違う方式で形成されるので得られる。
図４は、本発明の一つの実施形態による不揮発性メモリー素子に対する断面図として、図３のＩ−Ｉ線によって垂直切断した断面図である。基板１０に素子分離領域２０によって活性領域３０が定義される。隣り合う活性領域３０は素子分離領域２０によって電気的に絶縁される。対応する活性領域３０にビットラインがビットラインのコンタクトを通じて電気的に連結される。例えば、ビットラインのコンタクト７１、７６は絶縁膜５０を貫通して形成される。奇数ビットライン８１と偶数ビットライン８６は同一な構造を持つが、互いに違う構造、即ち、互いに違う幅、高さを持っても良い。
図４を参考にすれば、偶数ビットライン８６の高さは奇数ビットライン８１の高さより低い。一つの実施形態によると、奇数ビットラインのコンタクト７１の幅ｗ１に対応する奇数ビットライン８１の幅ｗ２は同じである。逆に、偶数ビットラインのコンタクト７６の幅ｗ３は対応する偶数ビットライン８６の幅ｗ４より狭い。又、奇数ビットライン８１の幅ｗ２は偶数ビットライン８６の幅ｗ４より狭い。偶数ビットラインのコンタクト７６は対応する偶数ビットライン８６に自己整列される。しかし、奇数ビットラインはフォトリソグラフィ工程で形成される場合、対応する奇数ビットラインのコンタクトに誤整列される。
図５は、本発明の一つの実施形態による不揮発性メモリー素子に対する断面図として、図３のＩＩ−ＩＩ’線によって垂直切断した奇数ビットラインの断面及び図３のＩＩＩ−ＩＩＩ’線によって切断した偶数ビットラインの断面を共に図示する。図５を参考にすれば、ビットラインはストリング選択ライン（ストリング選択ゲート）の外側の活性領域であるドレーン領域３９にビットラインのコンタクトを通じて電気的に連結される。具体的にビットライン８１、８６は第１ストリング選択ラインＳＳＬ_１及び第２ストリング選択ラインＳＳＬ_２の間のドレーン領域３９にビットラインのコンタクト７１、７６を通じて電気的に連結される。
図６乃至図１４を参考にして本発明の一つの実施形態による不揮発性メモリー素子の形成方法を説明する。図６、図８乃至図１０、図１２乃至図１４は、図３のＩ−Ｉ線によって切断した断面図に対応し、図７及び図１１は、各々図６及び図１０に対応する平面図である。図６及び図７によると基板１０の上に素子分離領域２０を形成して複数の活性領域３０を限定する。ストリング選択ライン４１、４１の間に接地選択ライン及びワードライン４３を形成する。前記ラインの形成方法は当業者らにさよく知られているので詳しい説明は省略する。簡単に説明すれば、トンネリング絶縁膜３３、メモリー層３５、制御絶縁膜３７、そして、ワードライン及び選択ラインの為の導電膜を形成した後、導電膜をパターニングして活性領域３０及び素子分離領域２０を横切るストリング選択ライン４１、ワードライン４３、接地選択ラインを形成する。該導電膜のパターニング工程で導電膜と共にトンネリング絶縁膜３３、メモリー層３５及び制御絶縁膜３７もパターニングされる。イオン注入工程を進めてストリング選択ライン４１の外側の活性領域にはドレーン領域３９を、接地選択ラインの外側の活性領域にはソース領域を、ワードライン間の活性領域にはソース／ドレーン領域を形成する。
ストリング選択ライン４１、接地選択ライン及びワードライン４３を覆う様に基板１０の上に絶縁膜５０を形成する。例えば、絶縁膜５０は酸化物又は酸化物と窒化物が積層されて形成される。絶縁膜５０の上に奇数ビットラインのコンタクトを限定する複数の第１開口部６５を持つ第１マスク６０を形成する。
第１マスク６０の第１開口部６５はストリング選択ライン４１の外側の奇数活性領域３０_Ｏに形成されたドレーン領域上に位置する。
図８を参考にすれば、第１マスク６０をエッチングマスクとして絶縁膜５０、制御絶縁膜３７、メモリー層３５、そして、トンネリング絶縁膜３３をエッチングして奇数活性領域３０_Ｏに形成されたドレーン領域を露出する奇数コンタクトホール５３を形成する。
図９を参考にすれば、第１マスク６０を除去した後、奇数コンタクトホール５３を埋める奇数コンタクト７１と、対応する奇数コンタクトに電気的に連結される奇数ビットライン８１を形成する。奇数コンタクト７１と奇数ビットライン８１は多様な方法で形成できる。
例えば、先に奇数コンタクト７１を形成した後、奇数ビットライン８１を形成する。即ち、奇数コンタクトホール５３を埋める様に絶縁膜５０の上に段差被覆性が良いシリコンを塗布した後、化学機械的研磨（ＣＭＰ）又はエッチバックの様な平坦化工程を進めて奇数コンタクトホール５３の中に奇数コンタクト７１を形成する。続いて、ビットライン用の導電物質を奇数コンタクト７１及び絶縁膜５０の上に形成した後、ビートライン用の導電物質に対してパターニング工程を進めて対応する奇数コンタクト７１に電気的に連結される奇数ビットライン８１を形成する。
ここで、奇数ビットライン８１の上部の面に窒化物のキャッピング膜９０が形成できる。ビットライン用の導電物質は金属、金属の合金、シリサイド、導電性金属窒化物、導電性金属酸化物、シリコン又はこれらの組合物質を使う。
他の方法としては奇数コンタクト７１に対応する奇数ビットライン８１が同時に形成できる。即ち、奇数コンタクトホール５３を埋める様に絶縁膜５０の上にビットラインのコンタクト及びビットラインの為の導電物質を形成した後、パターニング工程を進めて奇数コンタクト７１及び奇数ビットライン８１を形成する。ビットラインのコンタクト及びビットラインの為の導電物質は金属、金属の合金、シリサイド、導電性金属窒化物、導電性金属酸化物、シリコン又はこれらの組合物質を使う。例えば、ビットラインを多層で形成する場合、奇数コンタクトホール５３を埋める様に絶縁膜５０の上にシリコンの第１導電膜を形成し、低い抵抗を持つ金属等の第２導電膜を第１導電膜上に形成した後、第２導電膜及び第１導電膜に対するパターニング工程を進める。
図１０及び図１１を参考にすれば、奇数ビットライン８１の側面にスペーサ９３を形成する。該スペーサ９３は絶縁膜５０に対してエッチング選択性を持つ物質で形成される。絶縁膜５０が多層で形成される場合に最上層の絶縁膜に対してエッチング選択性を持つ物質でスペーサ９３が形成される。例えば、スペーサ９３はシリコン窒化物、アルミニウム酸化物で形成できる。スペーサ９３は奇数ビットライン８１の各々の側面に形成されるので、隣り合うスペーサ９３によって偶数ビットラインが形成されるライン型の溝１００が自己整列される。即ち、隣り合うスペーサ９３の間のライン型の溝１００が偶数ビットラインが形成される所である。そして、隣り合う偶数及び奇数ビットラインはスペーサ９３によって互いに絶縁される。
次に、図１１に図示された様に、偶数ビットラインのコンタクトを限定する為に第２マスク１１０を形成する。第２マスク１１０は偶数ビットラインのコンタクトが形成される領域を露出する第２開口部１１５を持つ。第２開口部１１５は少なくとも一つ以上の偶数番目の活性領域３０_Ｅに形成されたドレーン領域に重ねられる。例えば、第２マスク１１０の第２開口部１１５はストリング選択ライン４１の間に位置し、少なくとも二つ以上の偶数番目の活性領域３０_Ｅ及びこれらの間の奇数活性領域に重ねられる様に、ストリング選択ライン４１の方向に延長される。即ち、第２開口部１１５は隣り合う二つ以上の偶数ビットラインが形成されるライン型の溝１００とこれらの間の奇数ビットラインが露出される様にバー（ｂａｒ）の形態又はライン形態を持つ。前記バー又はライン形態の第２開口部１１５を持つ第２マスク１１０及び奇数ライン８１の側面に形成されたスペーサ９３の組み合わせによって偶数ビットラインのコンタクトがストリング選択ライン４１の間に、そして、スペーサ９３の間に限定され、偶数ビットラインが形成されるライン型の溝１００に自己整列される。
図１２を参考にすれば、第２マスク１１０をエッチングマスクとして露出された絶縁膜５０、制御絶縁膜３７、メモリー層３５、そして、トンネリング絶縁膜３３をエッチングして奇数コンタクト７１の間に偶数コンタクトホール５６を形成する。この時、スペーサ９３は絶縁膜５０に対してエッチング選択性を持つので、スペーサ９３はエッチングマスクとして機能する。該エッチング工程でスペーサ９３の一部分がエッチングされる。本実施形態によると、偶数コンタクトホール５６は偶数ビットラインが形成されるライン型の溝１００に完全に自己整列されると共に偶数ビットラインが形成されるスペーサの間のライン型の溝１００と偶数コンタクトホール５６の間の誤整列は根本的に発生しない。該エッチング工程でスペーサ９３の一部分がエッチングされる場合に、偶数ビットラインの幅は対応する偶数ビットラインのコンタクトの幅より広い。又、偶数ビットラインの幅は奇数ビットラインの幅より広い。一方、スペーサ９３の幅によってビットラインが形成されるライン型の溝１００の幅が調節できるので、スペーサ９３の幅を適切に調節することによって偶数ビットラインの幅を適切に設定でき、偶数ビットラインの幅及び奇数ビットラインの幅の間の関係を決めることができる。
図１３を参考にすれば偶数コンタクトホール５６を埋める偶数ビットラインのコンタクト７６を形成する。具体的に、偶数コンタクトホール５６及びスペーサの間のライン型の溝１００を埋める様にシリコンを形成した後、エッチバック工程を進めて偶数ビットラインのコンタクト７６を形成する。エッチバック工程を進める前に化学機械的研磨（ＣＭＰ）が行われる。スペーサの間のライン型の溝１００を埋める様に偶数ビットラインのコンタクト７６の上にビットライン用の導電物質８６を形成する。
図１４を参考にすれば、ビットライン用の導電物質８６をエッチングしてスペーサ９３の間に自己整列されて対応する偶数ビットラインのコンタクト７６に連結される偶数ビットライン８６を形成する。ビットライン用の導電物質８６は金属、金属の合金、シリサイド、導電性金属窒化物、導電性金属酸化物、シリコン又はこれらの組合物質を含む。例えば、奇数ビットライン８１の上部の面が露出されるまでに化学機械的研磨工程を行うことによって偶数ビットライン８６が形成できる。
奇数ビットライン及び奇数ビットラインのコンタクトと同じく、偶数ビットラインと偶数ビットラインのコンタクトは共に形成できる。即ち、偶数コンタクトホール５６及びスペーサの間のライン型の溝１００を埋める様に導電物質を形成した後、平坦化工程を進めて偶数ビットライン８６及び対応する偶数ビットラインのコンタクト７６を形成する。
本実施形態によると、偶数ビットライン及び対応するビットラインのコンタクトの間の誤整列は根本的に発生しない。又、本実施形態によると、奇数ビットラインが形成された後に偶数ビットラインが奇数ビットライン等の間に自己整列方式で形成されるので、隣り合うビットラインの間の距離を写真工程の解像度（デザインルール）の以下に縮めることができる。又、本実施形態によると、隣り合うビットラインの間の電気的な連結が根本的に防止できる。
上述した実施形態に於いて、ビットライン用の導電物質８６に対するエッチング工程で、エッチング量を調節すれば多様な構造の偶数ビットラインが形成できる。例えば、図１３に図示された様にビットライン用の導電物質８６を形成した後、奇数ビットラインの上に形成されたキャッピング膜９０が露出されるまでに平坦化工程を進めば図１５に図示された様に偶数ビットライン８６の上部の面は奇数ビットライン８１の上部の面より高くなる。又、ビットライン用の導電物質８６に対するエッチングをさらに進めて偶数ビットラインの上部の面が奇数ビットライン８１の上部の面のキャッピング膜９０より低くなる様に、又は奇数ビットライン８１の上部の面と同じく、又は低くなる様にすることができる。又、偶数ビットライン８６の上部の面上にもキャッピング膜が形成できる。
上述した実施形態では奇数ビットラインがパターニング工程を通じて形成されたが、象嵌細工（ダマシン）工程を通じて形成しても良い。この場合に、偶数ビットライン及び偶数ビットラインのコンタクトの間の誤整列が根本的に発生しないだけでなく、奇数ビットライン及び奇数ビットラインのコンタクトの間の誤整列も根本的に発生しない。それに対しては図１６乃至図１８を参考にして説明する。図１６を参考にすれば、先に説明した実施形態と同じ方式を利用して基板１０の上に素子分離領域２０、活性領域３０、ストリング選択ライン、ワードライン、そして、接地選択ラインを形成した後、絶縁膜５０を形成する。絶縁膜５０は酸化物の単一層又は酸化物及び窒化物の組合で形成される。絶縁膜５０の上に鋳型膜１２０を形成する。鋳型膜１２０は絶縁膜５０に対してエッチング選択性を持つ物質で形成される。例えば、絶縁膜５０が酸化膜であれば、鋳型膜１２０は窒化物で形成される。続いて、図１６を参考にすれば、鋳型膜１２０に対するパターニング工程を進めて奇数ビットラインを限定する奇数ライン型の開口部１２５と前記奇数ライン型の開口部１２５に自己整列されると共に奇数ビットラインのコンタクトを限定する奇数コンタクトホール５３を形成する。この実施形態では奇数ライン型の開口部１２５の幅は奇数コンタクトホール５３の幅と同じく、又はより広く形成できる。
図１７を参考にすれば、奇数コンタクトホール５３と奇数ライン型の開口部１２５を導電物質で埋めて奇数ビットラインのコンタクト７１と奇数ビットライン８１を形成する。具体的に、奇数コンタクトホール５３と奇数ライン型の開口部１２５を埋める様に鋳型膜１２０の上に導電膜を形成した後、鋳型膜１２０が露出されるまでに平坦化工程を進めて奇数ビットライン８１と奇数ビットラインのコンタクト７１を形成する。ここで、奇数ビットライン８１がライン型の開口部１２５の一部分を埋める様にし、残りの部分を窒化物の絶縁膜で埋めてキャッピング膜１３０を形成する。この場合に、奇数ビットラインに対する追加的なエッチバック工程を進めて該上部の面が鋳型膜１２０の上部の面より低くなる様にする。続いて、キャッピング膜に使用される絶縁物質を形成した後、エッチバック工程を進めてキャッピング膜１３０を形成する。前記キャッピング膜１３０は酸化物、例えば、アルミニウム酸化膜又はシリコン酸化膜で形成される。
図１８を参考にすれば、鋳型膜１２０を除去した後、図１０及び図１１から説明した様に奇数ビットライン８１の側面にスペーサ９３を形成し、偶数コンタクトホールを限定する第２開口部を持つ第２マスクを形成する。後の工程は既に説明した実施形態と同じなので説明は省略する。
図１６乃至図１８の実施形態によると、偶数ビットラインと偶数ビットラインのコンタクトだけでなく奇数ビットラインと奇数ビットラインのコンタクトの間の誤整列も根本的に発生しない。
図１９乃至図２６を参考にして本発明の他の実施形態によるビットラインの形成方法を説明する。図１９、図２１乃至図２３、そして、図２５乃至図２６はビットラインの方向に垂直切断した断面図であり、図２０及び図２４は各々図１９及び図２３に対応する平面図である。
図１９及び図２０を参考にすれば、素子分離領域２２０によって限定された複数の活性領域２３０を持つ基板２１０の上に酸化物で第１絶縁膜２５０を形成する。隣り合う活性領域等は素子分離領域によって電気的に隔離される。即ち、隣り合う素子分離領域の間に活性領域が各々定義されて基板２１０に素子分離領域及び活性領域が交代に配置される。奇数の素子分離領域を覆う第１マスクのパターン２６１を形成する。第１マスクのパターン２６１は列方向（ｙ軸方向）に延長されて奇数の素子分離領域を覆う。第１マスクのパターン２６１が奇数の素子分離領域を覆う様に第１絶縁膜２５０の上に形成されるので、偶数の素子分離領域及びその両側の活性領域等に重ねられる（又は露出される）複数の第１溝２６５が定義される。該第１溝２６５は、例えば、列方向に延長される。第１マスクのパターン２６１は、例えば、第１絶縁膜２５０に対してエッチング選択性を持つ物質、例えば、窒化物からなる。例えば、第１マスクのパターン２６１はシリコン窒化物を第１絶縁膜２５０の上に形成した後、フォトリソグラフィ工程を進めてシリコン窒化物をパターニングすることによって形成される。この時、第１マスクのパターン２６１の間の第１絶縁膜の一部分もエッチングされる。
図２１を参考にすれば、第１マスクのパターン２６１に対してエッチング選択性を持つ第２絶縁膜２９０を形成する。例えば、第２絶縁膜２９０はシリコン酸化膜で形成される。即ち、第１マスクのパターン２６１の側面及び上部の面、そして、隣り合う第１マスクのパターン２６１の間の第１絶縁膜２５０の上部の面上に実際的に均一な厚さを持つ第２絶縁膜２９０を形成する。これによって、第１溝２６５の幅が縮められて偶数の素子分離領域に重ねられる（又は露出される）第２溝２９５が定義される。該第２溝２９５は偶数の素子分離領域が露出される様に列方向に延長される。
図２２を参考にすれば、第１絶縁膜２５０と第２絶縁膜２９０に対してエッチング選択性を持つ物質、例えば、シリコン窒化物で第２溝２９５を埋めて第２マスクのパターン２６６を形成する。該第２マスクのパターン２６６は偶数の素子分離領域を覆う。例えば、第２溝２９５を埋める様に第２絶縁膜２９０の上にシリコン窒化物を形成した後、エッチバック工程を進めて第２溝２９５の外のシリコン窒化物を除去して第２溝２９５を埋める第２マスクのパターン２６６を形成する。
図２３を参考にすれば、第２絶縁膜２９０に対するエッチング工程を進めて第１マスクのパターン２６１の上に形成された第２絶縁膜と第１マスクのパターン２６１及び第２マスクのパターン２６６の間に位置する第２絶縁膜を除去してビットラインを限定する第３溝２５７、２５８を形成する。この時、奇数ビットライン用の第３溝２５７及び偶数ビットライン用の第３溝２５８が同時に形成される。
本実施形態によると、第２マスクのパターン２６６は第２絶縁膜２９０によって自己整列方式で隣り合う第１マスクのパターン２６１の間に形成される。そして、第１マスクのパターン２６１と該パターンに隣り合う第２マスクのパターン２６６の間には偶数及び奇数ビットライン用の第３溝が自己整列方式で定義される。
図２３及び図２４を参考にすれば、ビットラインのコンタクトホールを限定する開口部３０５を持つ第３マスク３００を形成する。第３マスク３００の開口部３０５は、例えば、行方向（ｘ軸方向）に延長されるバー又はライン形態を持ち、複数のビットラインのコンタクトホールを同時に限定する。例えば、第３マスク３００の開口部３０５は奇数ビットライン用の第３溝２５７と偶数ビットライン用の第３溝２５８を同時に露出して偶数ビットラインのコンタクトホール及び奇数ビットラインのコンタクトホールを同時に限定する。
図２５を参考にすれば、第３マスク３００、第２マスクのパターン２６６及び第１マスクのパターン２６１をエッチングマスクとして第１絶縁膜をパターニングして奇数ビットライン用の第３溝２５７に自己整列される奇数ビットラインのコンタクトホール２５３と偶数ビットライン用の第３溝２５８に自己整列される偶数ビットラインのコンタクトホール２５４を形成する。第３マスク３００を除去する。
図２６を参考にすれば、ビットライン用のコンタクトホール２５３、２５４及び第３溝２５７、２５８を埋める様にビットラインのコンタクト及びビットラインの為の導電物質を形成する。第１マスクのパターン２６１及び第２マスクのパターン２６６が露出されるまでに導電物質に対する平坦化工程を進めてビットライン８１、８６及びビットラインのコンタクト７１、８１を形成する。本実施形態によると、偶数ビットライン及び奇数ビットラインが同時に形成される。又、偶数ビットライン及び対応する偶数ビットラインのコンタクトの間の誤整列は根本的に発生しない。又、奇数ビットライン及び対応する奇数ビットラインのコンタクトの間の誤整列が根本的に発生しない。又、本実施形態によると、偶数ビットラインと奇数ビットラインは同一な構造を持つ。例えば、偶数ビットラインの上部の面は奇数ビットラインの上部の面と実際的に同じ高さを持つ。
図１９乃至図２６を参考にして説明した実施形態によると、第２マスクのパターン２６６の下に第２絶縁膜の一部分２９０ｒが残る。即ち、偶数の素子分離領域と第１マスクのパターン２６１の間には第１絶縁膜２５０が残るが、奇数の素子分離領域と第２マスクのパターン２６６の間には第１絶縁膜２５０及び第２絶縁膜の残留物２９０ｒが残る。
図６乃至図１５を参考にして説明した実施形態と同様に、図１９乃至図２６を参考にして説明した実施形態ではビットラインのプラグ及びビットラインは他の工程で形成することができる。即ち、ビットラインのコンタクトが形成された後にビットラインが形成できる。
図１６乃至図１８を参考にして説明した実施形態での奇数ビットラインの形成方法と同じく、図１９乃至図２６を参考にして説明した実施形態の偶数及び奇数ビットラインが形成できる。
図１９乃至図２６を参考にして説明した実施形態の第２絶縁膜２９０は、図２７に図示された様に、スペーサ２９７が第１マスクのパターン２６１の側面に形成される。即ち、図２１に図示された様に第２絶縁膜２９０を形成した後に、エッチバック工程を進めて第１マスクのパターン２６１の側面にスペーサ２９７を形成する。この場合、図２６の半導体素子とは違い、第２マスクのパターン２６６の下に第２絶縁膜が残留されない。
図１９乃至図２６を参考にして説明した実施形態で奇数及び偶数ビットライン用の第３溝を限定する為に第１マスクのパターン及び第２マスクのパターンの間の第２絶縁膜を除去する工程は、第３マスクを形成して奇数及び偶数ビットライン用のコンタクトホールを形成した後に進められる。即ち、奇数及び偶数ビットラインのコンタクトホールが形成された後に隣り合う第１マスク及び第２マスクの間の第２絶縁膜が除去されて奇数及び偶数ビットライン用の第３溝に形成される。
図１９乃至図２６を参考にして説明した実施形態でビットラインをセル領域に形成する時に、周辺回路の領域から金属の配線を形成する。これに対しては図２８乃至図３５を参考にして説明する。
図１９及び図２０を参考にして説明した様に、第１マスクのパターン２６１をセル領域に形成する時に、図２８に図示された様に第１マスクのパターンが周辺回路の領域から金属の配線が形成される配線用の第４溝２６７を持つ様に第１マスクのパターンが形成できる。
図２１乃至図２２を参考にして説明した様に、セル領域に第２マスク２６６及び第２絶縁膜２９０を形成する時に、図２９及び図３０に図示された様に、周辺回路の領域にも第２マスク及び第２絶縁膜が形成できる。
この場合、第２マスクのパターン２６６が形成された後に、そして、第３マスク３００が形成される前に、周辺回路の領域の配線用の第４溝２６７に形成された第２マスクのパターンと第２絶縁膜を除去するエッチング工程を進めて周辺回路の領域から第１マスクのパターン２６１によって定義された配線用の第４溝２６７が維持される様にする。即ち、第２マスクのパターン及び第２絶縁膜をセル領域及び周辺回路の領域に形成し、セル領域を覆う保護マスクを形成した後に、図３１に図示された様に保護マスクによって覆われない周辺回路の領域の第２マスクのパターンを除去する。
図２３を参考にして説明した様に、セル領域で第１マスクのパターン２６１の上に形成された第２絶縁膜と第１マスクのパターン及び第２マスクのパターンの間に形成された第２絶縁膜を除去する時に、周辺回路の領域の第４溝２６７に形成された第２絶縁膜を除去して図３２に図示された様に第４溝２６７を露出させる。
周辺回路の領域に第２マスクのパターン及び第２絶縁膜を形成した後、これを選択的に除去する方式とは違い、第２マスクのパターン及び第２絶縁膜をセル領域だけ選択的に形成することができる。この場合に、周辺回路の領域から第２絶縁膜及び第２マスクのパターンを除去する工程は省略される。
図２３及び図２４を参考にして説明した様に、セル領域でビットライン用のコンタクトホールを限定する第３開口部３０５を持つ第３マスク３００を形成する時に、図３３に図示された様に、周辺回路の領域から第３マスクが配線用の溝に自己整列される配線用のコンタクトホールを限定する開口部３０７を持つ様に第３マスクが周辺回路の領域の第１マスク２６１及び第１絶縁膜２５０の上に形成される。
図２５を参考にして説明した様に、セル領域でビットライン用のコンタクトホールを形成する時に、図３４に図示された様に周辺回路の領域から第１絶縁膜をパターニングして配線用の第４溝２６７に自己整列される配線用のコンタクトホール２５８を形成する。
図２６を参考にして説明した様に、導電物質を平坦にエッチングしてセル領域でビットライン及びビットラインのコンタクトを形成する時に、図３５に図示された様に周辺回路の領域から金属の配線８８及び配線用のコンタクト７８を形成する。
上述した本発明の実施形態等によるビットラインの形成方法は多様な分野に適用できる。例えば、下部の対応する導電領域等にコンタクトのプラグを通じて電気的に連結される配線等を形成する方法に適用される。又、上下部の電極が交差する部分にメモリー層が定義される交差メモリー素子（ｃｒｏｓｓ−ｐｏｉｎｔ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）の製造に適用される。即ち、交差メモリー素子で互いに交差する上部電極及び下部電極をコンタクトのプラグを通じて連結する時に、上述した本発明の実施形態等による方法が適用できる。
本発明の実施形態等による半導体素子の形成方法又は不揮発性メモリー素子の形成方法は、積層メモリー素子又は３次元のメモリー素子にも適用することができる。本発明の一つの実施形態による積層メモリー素子は積層された少なくとも２層以上の基板を含む。積層された複数の基板の中で少なくとも一つの基板は、メモリー素子又はメモリーチップを含み、少なくとも一つ以上のメモリー素子は、本発明の実施形態等による不揮発性メモリー素子を含む。
図３６は、例示的に３層の基板が積層された積層メモリー素子を概略的に図示する。図３６を参考にすれば、積層メモリー素子は第１層基板４１０、第２層基板５１０、第３層基板６１０を含む。第２層基板５１０及び第３層基板６１０は各々メモリー素子５５０、６５０を含む。各々の基板は絶縁層４３０、５３０によって絶縁される。しかし、各層のメモリー素子は電気的に選択的に連結することができる。
基板に含まれたメモリー素子は互いに違う形態にしても良い。例えば、第２層基板５１０に含まれたメモリー素子５５０は本発明の実施形態等によるフラッシュメモリー素子であり、第３層基板６１０に含まれたメモリー素子６５０は揮発性メモリー素子である。又、ある特定の層の基板のメモリー素子は互いに違う型のメモリー素子等を含む。例えば、第２層基板５１０のメモリー素子５５０は本発明の実施形態等による不揮発性メモリー素子だけでなく揮発性メモリー素子、強誘電体メモリー、抵抗メモリー、相変化メモリー、磁気メモリー等をさらに含む。又、メモリー素子は１ビット又は２ビット以上のマルチビットを貯蔵する。
図３７は、本発明の実施形態等による不揮発性メモリー素子を含むシステム９００を概略的に図示する。システム９００は無線通信装置、例えば、ＰＤＡ、ラップトップパソコン、携帯用パソコン、ウェブタブレット、無線電話、デジタル音楽の再生器（デジタルミュージクプレーヤー）、又は、情報が無線環境で送受信できる素子に使われる。
システム９００は、バス９５０を通じて連結された制御器９１０、キーパッド、キーボード、ディスプレーの様な入出力装置９２０、メモリー９３０、無線インターフェース９４０を含む。制御器９１０は、例えば、一つ以上のマイクロプロセッサー、デジタル信号プロセッサー、マイクロコントローラー等を含む。メモリー９３０は、例えば、制御器９１０によって実行される命令語を貯蔵するのに使われる。又、メモリー９３０は使用者のデータを貯蔵するのに使われる。メモリー９３０は本発明の実施形態等によるフラッシュメモリーを含む。また、メモリー９３０は、他の種類なメモリー、任意に接近できる揮発性メモリー、その他多様な種類のメモリーをさらに含む。
システム９００はＲＦ信号で通信する無線通信ネットワークにデータを伝送したりネットワークからデータを受信する為に無線インターフェース９４０を使用する。例えば、無線インターフェース９４０はアンテナ、無線トランシーバー等を含む。
本発明の実施形態によるシステム９００はＣＤＭＡ、ＧＳＭ、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＡＭ、ＣＤＭＡ２０００の様な第３世代の通信システムの通信インターフェースのプロトコルで使われる。
本発明の実施形態等による半導体素子又は不揮発性メモリー素子はメモリーカードに適用できる。図３８は本発明の一つの実施形態による不揮発性メモリー素子１１００が適用されたメモリーカード１０００の構成を例示的に表すブロック図である。
図３８を参考にすれば本発明によるメモリーカード１０００は暗号化回路１０１０、ロジック回路１０２０、専用プロセッサーであるデジタル信号プロセッサー（ＤＳＰ）１０３０、そして、メインプロセッサー１０４０を含む。又、メモリーカードのシステム１０００は本発明から説明されたフラッシュメモリー素子１１００と、その他の多様な種類のメモリー等、例えば、ＳＲＡＭ１０５０、ＤＲＡＭ１０６０、ＲＯＭ１０７０等を含む。そして、前記メモリーカードのシステム１０００はＲＦ（高周波／マイクロ波）回路１０８０及び入出力回路１０９０を含む。メモリーカード１０００に具備された機能ブロック１０１０〜１０９０はシステムのバスを通じて相互連結される。
メモリーカード１０００は外部のホスト（図示せず）の制御によって動作し、本発明の実施形態による不揮発性メモリー素子１１００はホストの制御によってデータを貯蔵し、貯蔵されたデータを出力する。
１０ 基板
２０ 素子分離領域
３０ 活性領域
３３ トンネリング絶縁膜
３５ メモリー層
３７ 制御絶縁膜
３９ ドレーン領域
４１ ストリング選択ライン
４３ ワードライン
５０ 絶縁膜
７１、７６ ビットラインのコンタクト
８１ 奇数ビットライン
８６ 偶数ビットライン
９１０ 制御器
９３０ メモリー
９４０ 無線インターフェース
１０００ メモリーカード
１０１０ 暗号化回路
１０２０ ロジック回路
１０３０ デジタル信号プロセッサー
１０４０ メインプロセッサー
１０８０ ＲＦ回路
１０９０ 入出力回路
１１００ フラッシュメモリー素子
２０ 素子分離領域
３０ 活性領域
３３ トンネリング絶縁膜
３５ メモリー層
３７ 制御絶縁膜
３９ ドレーン領域
４１ ストリング選択ライン
４３ ワードライン
５０ 絶縁膜
７１、７６ ビットラインのコンタクト
８１ 奇数ビットライン
８６ 偶数ビットライン
９１０ 制御器
９３０ メモリー
９４０ 無線インターフェース
１０００ メモリーカード
１０１０ 暗号化回路
１０２０ ロジック回路
１０３０ デジタル信号プロセッサー
１０４０ メインプロセッサー
１０８０ ＲＦ回路
１０９０ 入出力回路
１１００ フラッシュメモリー素子
Claims (25)
- 複数の第１領域と、前記第１領域の間に各々配置された複数の第２領域とを有する基板上に絶縁膜を形成し、
前記絶縁膜上に前記絶縁膜を貫通する第１コンタクトを通じて各々対応する前記第１領域に電気的に連結される複数の第１配線を形成し、
前記第１配線の側面にスペーサを形成し、
隣り合う前記スペーサの間の前記絶縁膜を除去して隣り合う前記第１コンタクトの間に対応する前記第２領域を露出する複数のコンタクトホールを形成し、
対応する前記コンタクトホールを埋める複数の第２コンタクトを形成して対応する前記第２コンタクトに電気的に連結される複数の第２配線を形成することを特徴とする配線の形成方法。 - 隣り合う前記スペーサの間の前記絶縁膜を除去して隣り合う前記第１コンタクトの間に対応する前記第２領域を露出させる複数の前記コンタクトホールを形成することは、
前記第２領域の中で少なくとも一つの領域に重ねられる開口部を有するマスクを形成し、
前記マスク及び前記スペーサをエッチングマスクとして前記絶縁膜をエッチングすることを特徴とする請求項１に記載の配線の形成方法。 - 前記開口部は、前記配線と交差する様に延長されて複数の前記第２領域に重ねられる様に形成されることを特徴とする請求項２に記載の配線の形成方法。
- 対応する前記コンタクトホールを埋める複数の前記第２コンタクトを形成して対応する前記第２コンタクトに電気的に連結される複数の前記第２配線を形成することは、
前記複数のコンタクトホールと前記スペーサの間の空間を埋める導電物質を形成し、
前記第１配線と絶縁される様に前記導電物質をエッチングすることを特徴とする請求項１に記載の配線の形成方法。 - 複数の活性領域を有する基板上に前記活性領域を過ぎるストリング選択ライン、接地選択ライン、及び、前記ストリング選択ラインと前記接地選択ラインとの間に位置する複数のワードラインを形成し、
前記接地選択ライン、前記ストリング選択ライン、及び、前記複数のワードラインを覆う絶縁膜を形成し、
前記絶縁膜をパターニングして複数の第１コンタクトホールを形成し、
対応する前記第１コンタクトホールを埋める複数の第１コンタクトを形成して対応する第１コンタクトに電気的に連結される複数の第１ビットラインを形成し、
前記第１ビットラインの側面にスペーサを形成し、
隣り合う前記スペーサの間の前記絶縁膜を除去して隣り合う前記第１コンタクトホールの間に第２コンタクトホールを形成し、
前記第２コンタクトホールを埋める第２コンタクトを形成して前記第２コンタクトに電気的に連結される第２ビットラインを形成することを特徴とする不揮発性メモリー素子の形成方法。 - 隣り合う前記スペーサの間の前記絶縁膜を除去して隣り合う前記第１コンタクトホールの間に前記第２コンタクトホールを形成することは、
隣り合う前記第１コンタクトの間の前記活性領域に重ねられる開口部を有するマスクを形成し、
前記マスク及び前記スペーサをエッチングマスクとして前記絶縁膜をエッチングすることを特徴とする請求項５に記載の不揮発性メモリー素子の形成方法。 - 前記マスクの開口部は、少なくとも一つ以上の前記第１コンタクトと該第１コンタクトの両側の活性領域に重ねられる様に形成されることを特徴とする請求項６に記載の不揮発性メモリー素子の形成方法。
- 前記第２コンタクトホールを埋める前記第２コンタクトを形成して前記第２コンタクトに電気的に連結される前記第２ビットラインを形成することは、
前記第２コンタクトホールと隣り合う前記スペーサの間の空間を埋めるコンタクト用の導電物質を形成し、
上部の面が前記第１ビットラインの上部の面より低くなる様に前記コンタクト用の導電物質をエッチングして前記第２コンタクトホールを埋める前記第２コンタクトを形成し、
隣り合う前記スペーサの間にビットライン用の導電物質を形成し、
前記第１ビットラインと絶縁される様に前記ビットライン用の導電物質をエッチングして前記第２コンタクトに電気的に連結される前記第２ビットラインを形成することを特徴とする請求項６に記載の不揮発性メモリー素子の形成方法。 - 対応する前記第１コンタクトホールを埋める複数の前記第１コンタクトを形成して対応する前記第１コンタクトに電気的に連結される複数の前記第１ビットラインを形成することは、
前記複数の第１コンタクトホールを埋める様に前記絶縁膜上にコンタクト用の導電物質を形成し、
前記コンタクト用の導電物質をエッチングして前記第１コンタクトホールの中に前記第１コンタクトを形成し、
前記第１コンタクト及び前記絶縁膜上にビットライン用の導電物質を形成し、
前記ビットライン用の導電物質をパターニングして対応する前記第１コンタクトに電気的に連結される前記複数の第１ビットラインを形成することを特徴とする請求項６に記載の不揮発性メモリー素子の形成方法。 - 少なくとも二つの層が積層された複数の基板と、
前記基板の中で少なくとも一つ以上に配置されるメモリー素子と、を含み、
前記メモリー素子は、請求項５の方法で形成された不揮発性メモリー素子であることを特徴とする積層メモリー素子。 - マイクロプロセッサーと、
前記マイクロプロセッサーに結合されたメモリー素子と、を含み、
前記メモリー素子は請求項５の方法で形成された不揮発性メモリー素子であることを特徴とするメモリーカード。 - 複数の第１ビットライン及び対応する前記第１ビットラインに連結された複数の第１コンタクトと、
前記第１ビットラインの側面に各々形成されたスペーサと、
隣り合う前記第１ビットラインの向かい合う側面に形成された隣り合う前記スペーサの間に自己整列で配置された第２ビットライン及び前記第２ビットラインに自己整列されて連結された第２コンタクトと、を含むことを特徴とする半導体素子。 - 前記第１ビットライン及び対応する前記第１コンタクトの間の重なり面積より前記第２ビットライン及び前記第２コンタクトの間の重なり面積が広いことを特徴とする請求項１２に記載の半導体素子。
- 前記第１ビットラインの上部の面の高さと前記第２ビットラインの上部の面の高さが異なることを特徴とする請求項１２に記載の半導体素子。
- 前記第１ビットラインの幅と前記第２ビットラインの幅が異なることを特徴とする請求項１２に記載の半導体素子。
- ストリング選択ライン、接地選択ライン、及び、前記ストリング選択ラインと接地選択ラインとの間に配置された複数のワードラインをさらに含み、
前記コンタクトは、前記ストリング選択ラインの外側の対応するドレーン領域に電気的に連結されることを特徴とする請求項１２に記載の半導体素子。 - 前記ストリング選択ラインと前記第１コンタクトとの間の距離は、前記ストリング選択ラインと前記第２コンタクトとの間の距離と異なることを特徴とする請求項１６に記載の半導体素子。
- 素子分離領域によって定義された複数の活性領域を具備する基板と、
前記活性領域を過ぎるストリング選択ライン、接地選択ライン、及び、前記ストリング選択ラインと接地選択ラインとの間に位置する複数のワードラインと、
前記ストリング選択ライン、前記接地選択ライン、複数の前記ワードライン、及び、前記活性領域を覆う絶縁膜と、
前記絶縁膜を貫通して奇数番目の前記活性領域に電気的に連結される第１コンタクト及び対応する前記第１コンタクトに電気的に連結される第１ビットラインと、
前記第１ビットラインの側面に各々形成されたスペーサと、
隣り合う前記第１ビットラインの向かい合う側面に形成された隣り合う前記スペーサの間に自己整列で配置された第２ビットライン及び前記第２ビットラインに自己整列されて連結された第２コンタクトと、を含むことを特徴とする不揮発性メモリー素子。 - 前記第１コンタクト及び対応する前記第１ビットラインの間の重なり面積より前記第２コンタクト及び対応する前記第２ビットラインの間の重なり面積が広いことを特徴とする請求項１８に記載の不揮発性メモリー素子。
- 前記ストリング選択ラインと前記第１コンタクトとの間の距離は、前記ストリング選択ラインと前記第２コンタクトとの間の距離とは異なることを特徴とする請求項１８に記載の不揮発性メモリー素子。
- 基板上に第１絶縁膜を形成し、
前記第１絶縁膜上に離隔された複数の第１マスクを形成して隣り合う前記第１マスクの間に限定される複数の第１溝を形成し、
前記第１溝より狭い幅を有する第２溝が限定される様に前記第１マスクの側面の上に第２絶縁膜を形成し、
対応する前記第２溝を埋める複数の第２マスクを形成し、
前記第２絶縁膜を除去して隣り合う前記第１マスク及び前記第２マスクの間に位置する複数のビットライン用の第３溝を形成し、
前記第３溝が露出される開口部を有する第３マスクを形成し、
前記第３マスク、前記第２マスク及び前記第１マスクをエッチングマスクとして第１絶縁膜をパターニングして隣り合う前記第１マスク及び前記第２マスクの間に位置すると共に対応する前記第３溝に自己整列された複数のコンタクトホールを形成し、
前記第３溝及び対応する前記コンタクトホールを埋める様に前記第１マスク及び前記第２マスクの上に導電物質を形成し、
前記導電物質に対するエッチング工程を進めて複数の配線及び対応する前記配線に自己整列された複数のコンタクトを形成することを特徴とする半導体素子の形成方法。 - 前記第１絶縁膜を形成する前に、
前記基板に素子分離領域によって互いに離隔された複数の活性領域を形成し、
前記活性領域を過ぎるストリング選択ライン、接地選択ライン、及び、前記ストリング選択ラインと接地選択ラインとの間に位置する複数のワードラインを形成することをさらに含み、
前記各々の配線は、前記ストリング選択ラインの外側の対応する前記活性領域に電気的に連結されるビットラインであることを特徴とする請求項２１に記載の半導体素子の形成方法。 - 前記第１マスクは、奇数の素子分離領域上に整列され、前記第２マスクは、偶数の素子分離領域上に整列されることを特徴とする請求項２２に記載の半導体素子の形成方法。
- 基板上に第１絶縁膜を形成し、
前記第１絶縁膜上に離隔された複数の第１マスクを形成し、
隣り合う前記第１マスクの間に定義される第１溝を分割する様に隣り合う前記第１マスクの間に位置する複数の第２マスクを形成し、
隣り合う前記第１マスク及び前記第２マスクによって定義される複数の第３溝の中で少なくとも一つ以上の前記第３溝と交差する開口部を有する第３マスクを形成し、
前記第３マスク、前記第２マスク及び前記第１マスクをエッチングマスクとして前記第１絶縁膜をパターニングして対応する前記第３溝に自己整列されたコンタクトホールを形成し、
前記コンタクトホール及び前記第３溝に導電物質で各々配線及び対応する前記配線に自己整列されたコンタクトを形成することを特徴とする配線の形成方法。 - 隣り合う前記第１マスクの間に定義される前記第１溝を分割する様に隣り合う前記第１マスクの間に位置する複数の前記第２マスクを形成し、
前記第１溝より狭い幅を有する前記第２溝が限定される様に前記第１マスクの側面の上に第２絶縁膜を形成し、
対応する前記第２溝を埋める複数の前記第２マスクを形成し、
前記第１マスク及び前記第２マスクの間の前記第２絶縁膜を除去して前記第３溝を限定することを特徴とする請求項２４に記載の配線の形成方法。
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