KR20080030849A - 반도체 메모리 장치 및 그 형성 방법 - Google Patents

반도체 메모리 장치 및 그 형성 방법 Download PDF

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Abstract

반도체 메모리 장치 및 그 형성 방법이 제공된다. 상기 반도체 메모리 장치는 반도체 기판 상에 위치하는 선택 트랜지스터들과 셀 트랜지스터들, 상기 선택 트랜지스터들과 상기 셀 트랜지스터들을 덮는 절연막, 상기 절연막 내에 배치되고 상기 선택 트랜지스터들 각각에 전기적으로 연결되는 비트라인들을 포함하며, 상기 비트라인들은 적어도 둘 이상의 높이에 배치된다.
낸드형 플래시 메모리, 비트라인, 스트링 선택 트랜지스터

Description

반도체 메모리 장치 및 그 형성 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FORMING THEREOF}
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위해 개략적인 레이아웃을 보여준다.
도 2a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 워드 라인 방향의 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 비트 라인 방향의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 워드라인 방향의 단면도이다.
도 4a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위한 워드라인 방향의 단면도들이다.
도 4b 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위한 비트라인 방향의 단면도들이다.
도 14a 내지 도 17a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성 방법의 변형예를 설명하기 위한 워드라인 방향의 단면도들이다.
도 14b 내지 도 17b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형 성 방법의 변형예를 설명하기 위한 비트라인 방향의 단면도들이다.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다.
플래시 메모리 장치는 비휘발성 메모리 장치로서, 노아형(NOR type)과 낸드형(NAND type)으로 구분될 수 있다. 노아형은 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 큰 셀 면적을 갖고, 낸드형은 복수 개의 메모리 셀들을 하나의 스트링으로 묶어 일체로 제어할 수 있어 고집적화에 유리하다.
낸드형 플래시 메모리 장치는 메모리 블락과 페이지 버퍼 블락을 포함한다. 메모리 블락은 병렬로 연결되는 다수의 스트링(string)들을 포함한다. 각 스트링은 직렬로 연결되는 다수의 셀 트랜지스터들과, 그 양단에 배치된 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터를 포함한다. 페이지 버퍼 블락은 다수의 페이지 버퍼들을 포함한다. 상기 페이지 버퍼들은 상기 메모리 블락과 주변회로부 간 프로그래밍 데이터 및 읽기 데이터를 전송한다. 이와 같은 데이터 전송을 위해 페이지 버퍼들과 스트링 선택 트랜지스터들을 전기적으로 연결하는 비트라인들이 배치된다. 비트라인들은 이븐(even) 비트라인들과 오드(odd) 비트라인들로 구분될 수 있다.
통상의 낸드형 플래시 메모리 장치에서는 메모리 블락 내 비트라인들이 이븐/오드/이븐/오드 비트라인 순으로 배치된다. 따라서, 이븐 비트라인에 연결된 메모리 셀(이하 이븐 셀이라 함)을 프로그래밍한 후 오드 비트라인에 연결된 메모리 셀(이하 오드 셀이라 함)을 프로그랭밍할 때 이븐 셀은 오드 셀의 영향을 크게 받는다. 즉, 이븐 셀의 양측에 모두 오드 셀이 배치되므로 프로그래밍 동작을 수행할 때, 인접하는 셀 간 커플링 디스터번스(coupling disturbance)가 발생할 수 있다. 이에 의해, 플래시 메모리 장치의 신뢰성 및 동작특성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성 및 동작특성이 향상된 반도체 메모리 장치 및 그 형성 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 반도체 메모리 장치는: 반도체 기판 상에 위치하는 선택 트랜지스터들과 셀 트랜지스터들; 상기 선택 트랜지스터들과 상기 셀 트랜지스터들을 덮는 절연막; 상기 절연막 내에 배치되고, 상기 선택 트랜지스터들 각각에 전기적으로 연결되는 비트라인들을 포함한다. 상기 비트라인들은 적어도 둘 이상의 높이에 배치된다.
상기 비트라인들은 각각 서로 다른 높이에 배치되는 한 쌍의 이븐 비트라인들과 각각 서로 다른 높이에 배치되는 한 쌍의 오드 비트라인들이 반복적으로 배치되어 이루어질 수 있다.
상기 절연막은 상기 선택 트랜지스터들과 상기 셀 트랜지스터들을 덮는 제1 절연막과, 상기 제1 절연막 상에 위치하는 제2 절연막을 포함할 수 있다. 상기 비트라인들은 상기 제1 절연막 또는 상기 제2 절연막에 배치될 수 있다.
상기 선택 트랜지스터들은 제1 선택 트랜지스터들과 제2 선택 트랜지스터들을 포함할 수 있다. 상기 비트라인들은, 상기 제1 절연막 상에 위치하여 상기 제1 선택 트랜지스터들에 전기적으로 연결되는 제1 비트라인들과, 상기 제2 절연막 상에 위치하여 상기 제2 선택 트랜지스터들에 전기적으로 연결되는 제2 비트라인들을 포함할 수 있다.
상기 선택 트랜지스터들은 한 쌍의 제1 및 제2 선택 트랜지스터들이 반복적으로 배치되어 이루어질 수 있다. 상기 선택 트랜지스터들은 한 쌍의 제1 선택 트랜지스터들과 한 쌍의 제2 선택 트랜지스터들이 반복적으로 배치되어 이루어질 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치의 형성 방법은 반도체 기판 상에 선택 트랜지스터들과 셀 트랜지스터들을 형성하는 단계; 및 상기 선택 트랜지스터들과 상기 셀 트랜지스터들 상에 상기 선택 트랜지스터들 각각에 전기적으로 연결되는 비트라인들을 형성하는 단계를 포함한다. 상기 비트라인들은 적어도 둘 이상의 높이에 형성된다.
상기 비트라인들은 서로 다른 제1 높이 및 제2 높이를 갖는 한 쌍의 이븐 비트라인들과 서로 다른 제3 높이 및 상기 제4 높이를 갖는 한 쌍의 오드 비트라인들이 반복적으로 배치되도록 형성될 수 있다. 상기 제1 높이는 상기 제3 높이와 같고, 상기 제2 높이는 상기 제4 높이와 같을 수 있다.
상기 선택 트랜지스터들은 제1 선택 트랜지스터들과 제2 선택 트랜지스터들을 포함한다. 상기 비트라인들을 형성하는 단계는, 상기 선택 트랜지스터들과 상기 셀 트랜지스터들을 덮는 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 상기 제1 선택 트랜지스터들에 전기적으로 연결되고, 상기 제1 높이를 갖는 비트라인들을 형성하는 단계, 상기 제1 높이를 갖는 비트라인들을 덮는 제2 절연막을 형성하는 단계, 및 상기 제2 절연막 상에 상기 제2 선택 트랜지스터들에 전기적으로 연결되고, 상기 제2 높이를 갖는 비트라인들을 형성하는 단계를 포함할 수 있다.
상기 제1 절연막을 형성하는 단계는 상기 제1 절연막을 관통하여 상기 제1 선택 트랜지스터에 전기적으로 연결되는 제1 콘택 플러그를 형성하는 단계를 포함할 수 있다. 상기 제2 절연막을 형성하는 단계는 상기 제2 절연막과 상기 제1 절연막을 관통하여 상기 제2 선택 트랜지스터에 전기적으로 연결되는 제2 콘택 플러그를 형성하는 단계를 포함할 수 있다.
상기 제1 절연막을 형성하는 단계는 상기 제1 절연막을 관통하여, 상기 제1 선택 트랜지스터에 전기적으로 연결되는 제1 콘택 플러그와 상기 제2 선택 트랜지스터에 전기적으로 연결되는 제2 하부 콘택 플러그를 형성하는 단계를 포함할 수 있다. 상기 제2 절연막을 형성하는 단계는 상기 제2 절연막을 관통하여 상기 제2 하부 콘택 플러그에 전기적으로 연결되는 제2 상부 콘택 플러그를 형성하는 단계를 포함할 수 있다.
상기 선택 트랜지스터들은 한 쌍의 제1 및 제2 선택 트랜지스터들이 반복적으로 배치되도록 형성될 수 있다. 상기 선택 트랜지스터들은 한 쌍의 제1 선택 트랜지스터들과 한 쌍의 제2 선택 트랜지스터들이 반복적으로 배치되도록 형성될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
본 발명의 실시예에서는 낸드형 플래시 메모리 장치를 예로 들어 설명한다. 그러나 본 발명은 이에 한정되지 않고 다른 메모리 장치에도 적용될 수 있다.
(반도체 메모리 장치의 구조)
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위해 개략적인 레이아웃을 보여준다.
도 1을 참조하면, 낸드형 플래시 메모리 장치는 메모리 블락과 페이지 버퍼 블락을 포함한다. 메모리 블락은 병렬로 연결되는 다수의 스트링(string)들을 포함한다. 각 스트링은 직렬로 연결되는 다수의 셀 트랜지스터들과, 그 양단에 배치된 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터는 각각 스트링 선택 신호와 그라운드 선택 신호를 수신하는 제어 게이트를 갖는다. 상기 선택 신호들은 셀 트랜지스터들의 프로그래밍(programming)과 읽기(reading)에 사용된다. 각 스트링의 스트링 선택 트랜지스터의 제어게이트는 서로 연결되어 스트링 선택 라인(SSL)을 구성하고, 그라운드 선택 트랜지스터의 제어게이트는 서로 연결되어 그라운드 선택 라인(GSL)을 구성한다. 또, 각 스트링의 셀 트랜지스터들의 제어게이트들은 서로 연결되어 다수의 워드라인(WLn)을 구성한다. 각 스트링의 일단에는 상기 스트링에 소오스 전압을 제공하는 공통 소오스 라인(CSL)이 위치한다.
페이지 버퍼 블락은 다수의 페이지 버퍼들(미도시)을 포함한다. 상기 페이지 버퍼들은 상기 메모리 블락과 주변회로부(미도시) 간 프로그래밍 데이터 및 읽기 데이터를 전송한다. 이와 같은 데이터 전송을 위해 페이지 버퍼들과 스트링 선택 트랜지스터들을 전기적으로 연결하는 비트라인들이 배치된다. 비트라인들은 이븐(even) 비트라인들(BLEk)과 오드(odd) 비트라인들(BLOk)로 구분될 수 있다. 각 페이지 버퍼에는 한 쌍의 이븐 비트라인과 오드 비트라인이 연결된다.
본 발명의 실시예들에서 비트라인들은 서로 다른 높이에 배치되는 한 쌍의 이븐 비트라인들과 서로 다른 높이에 배치되는 한 쌍의 오드 비트라인들이 반복적으로 배치되어 이루어진다. 이하에서 단면도들을 참조하여 설명한다. 또, 본 발명의 실시예들을 용이하게 설명하기 위해 서로 다른 높이에 배치되는 한 쌍의 이븐 비트라인들(또는 서로 다른 높이에 배치되는 한 쌍의 오드 비트라인들)은 각각 제1 비트라인과 제2 비트라인으로 표시된다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도들이다. 도 2a는 워드라인 방향의 단면도이고, 도 2b는 비트라인 방향의 단면도이다. 도 2b는 좌측에 제1 비트라인에 따른 단면도를 도시하고, 우측에 제2 비트라인에 따른 단면도를 도시한다.
도 2a 및 도 2b를 참조하면, 반도체 기판(101)에 배치된 소자분리막(109)에 의해 활성 영역이 정의된다. 상기 활성 영역 상에 제1 및 제2 스트링 선택 게이트 구조물들(119_1,119_2)과 셀 게이트 구조물들(121)이 배치된다. 제1 및 제2 스트링 선택 게이트 구조물들(119_1,119_2)과 셀 게이트 구조물들(121)은 게이트 절연막(111), 부유 게이트패턴(113), 게이트간 절연막(115), 및 제어 게이트 패턴(117)을 포함할 수 있다. 단, 제1 및 제2 스트링 선택 게이트 구조물들(119_1,119_2)에서는 게이트간 절연막(115)이 제거되거나, 버팅 콘택에 의해 부유 게이트 패턴(113)과 제어 게이트 패턴(117)이 전기적으로 연결된다. 제1 및 제2 스트링 선택 게이트 구조물들(119_1,119_2)과 셀 게이트 구조물들(121) 양측의 반도체 기판 에 불순물 영역들(123_1,123_2)이 배치된다. 제1 및 제2 스트링 선택 게이트 구조물들(119_1,119_2)과 그 양측의 불순물 영역들(123_1,123_2)은 제1 및 제2 스트링 선택 트랜지스터들을 구성한다. 또, 셀 게이트 구조물들(121)과 그 양측의 불순물 영역들(123_1,123_2)은 셀 트랜지스터들을 구성한다.
스트링 선택 트랜지스터들과 셀 트랜지스터들을 덮는 제1 절연막(125)이 배치되고, 제1 절연막(125) 상에 제2 절연막(133)이 배치된다. 제1 절연막(125) 상에 제1 이븐 비트라인(131E_1)과 제1 오드 비트라인(131O_1)이 배치되고, 제2 절연막(133) 상에 제2 이븐 비트라인(131E_2)과 제2 오드 비트라인(131O_2)이 배치된다. 또, 비트라인들은 서로 다른 높이에 배치되는 한 쌍의 이븐 비트라인들(131E_1,131E_2)과 서로 다른 높이에 배치되는 한 쌍의 오드 비트라인들(131O_1,131O_2)이 반복적으로 배치되어 이루어진다. 인접하는 제1 이븐 비트라인(131E_1)과 제1 오드 비트라인(131O_1) 간 간격은 인접하는 제1 이븐 비트라인(131E_1) 간 간격 또는 인접하는 제1 오드 비트라인(131O_1) 간 간격의 반과 같다. 또, 인접하는 제2 이븐 비트라인(131E_2)과 제2 오드 비트라인(131O_2) 간 간격은 인접하는 제2 이븐 비트라인(131E_2) 간 간격 또는 인접하는 제2 오드 비트라인(131O_2) 간 간격의 반과 같다. 즉, 제1 이븐 비트라인들(131E_1)과 제1 오드 비트라인들(131O_1)이 같은 간격으로 하나씩 교대로 배치되고, 제2 이븐 비트라인들(131E_2)과 제2 오드 비트라인들(131O_2)이 같은 간격으로 하나씩 교대로 배치된다.
제1 이븐 비트라인(131E_1)은 제1 콘택 플러그(129_1)에 의해 제1 스트링 선 택 트랜지스터의 불순물 영역(123_1)에 전기적으로 연결되고, 제2 이븐 비트라인(131E_2)은 제2 콘택 플러그(129_2)에 의해 제2 스트링 선택 트랜지스터의 불순물 영역(123_2)에 전기적으로 연결된다. 도시되지 않았지만, 제1 및 제2 오드 비트라인들(131O_1,131O_2)들도 각각 제1 및 제2 스트링 선택 트랜지스터에 제1 및 제2 이븐 비트라인들(131E_1,131E_2)과 동일한 구조로 연결된다. 선택 트랜지스터들은 한 쌍의 제1 및 제2 선택 트랜지스터들이 반복적으로 배치되어 이루어진다.
본 실시예에 따르면, 메모리 블락 내 비트라인들이 이븐/이븐/오드/오드 비트라인 순으로 배치되기 때문에 프로그래밍 동작을 수행할 때, 인접하는 셀 간 발생할 수 있는 커플링 디스터번스(coupling disturbance)를 줄일 수 있다. 즉, 이븐 비트라인에 연결된 메모리 셀(이븐 셀)을 프로그래밍한 후 오드 비트라인에 연결된 메모리 셀(오드 셀)을 프로그랭밍할 때 이븐 셀의 일측에만 오드 셀이 배치되므로, 이븐 셀의 양측에 오드 셀이 배치되던 종래의 메모리 장치에 비하여 이븐 셀은 오드 셀의 영향을 적게 받을 수 있다. 또, 한 쌍의 이븐 비트라인들(또는 한 쌍의 오드 비트라인들)은 각각 서로 다른 높이에 배치되기 때문에 읽기 동작을 수행할 때 이븐 비트라인(또는 오드 비트라인) 간 커플링 디스터번스를 줄일 수 있다. 이에 의해, 반도체 메모리 장치의 신뢰성 및 동작 특성이 향상될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 워드라인 방향의 단면도이다. 본 실시예에서는 전술한 실시예와 중복되는 부분의 설명은 생략한다.
도 3을 참조하면, 한 쌍의 이븐 비트라인들(131E_1,131E_2)과 한 쌍의 오드 비트라인들(131O_1,131O_2)이 서로 대칭이 되도록 배치된다. 제1 이븐 비트라인(131E_1)은 그 좌측에 인접하는 제1 오드 비트라인(131O_1)과의 간격은 그 우측에 인접하는 제1 오드 비트라인(131O_1)과의 간격과 서로 다르다. 비트라인들은 인접하는 한 쌍의 제1 이븐 및 오드 비트라인들(131E_1,131O_1)과 인접하는 한 쌍의 제2 이븐 및 오드 비트라인들(131E_2,132O_2)이 반복적으로 배치되어 이루어진다. 제1 이븐 비트라인(131E_1)과 제1 오드 비트라인(131O_1)은 제1 절연막(125) 상에 배치되고, 제2 이븐 비트라인(131E_2)과 제2 오드 비트라인(131O_2)은 제2 절연막(133) 상에 배치된다. 선택 트랜지스터들은 한 쌍의 제1 선택 트랜지스터들과 한 쌍의 제2 선택 트랜지스터들이 반복적으로 배치되어 이루어진다.
본 실시예에도 전술한 실시예와 같이, 메모리 블락 내 비트라인들이 이븐/이븐/오드/오드 비트라인 순으로 배치되기 때문에 프로그래밍 동작을 수행할 때, 인접하는 셀 간 발생할 수 있는 커플링 디스터번스(coupling disturbance)를 줄일 수 있다. 또, 한 쌍의 이븐 비트라인들(또는 한 쌍의 오드 비트라인들)은 각각 서로 다른 높이에 배치되기 때문에 읽기 동작을 수행할 때 이븐 비트라인(또는 오드 비트라인) 간 커플링 디스터번스를 줄일 수 있다.
(반도체 메모리 장치의 형성 방법)
도 4a 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 13a는 워드라인 방향의 단면도들이고, 도 4b 내지 도 13b는 비트라인 방향의 단면도들이다. 도 4b 내지 도 13b는 각각 좌측에 제1 비트라인에 따른 단면도를 도시하고, 우측에 제2 비트라인 에 따른 단면도를 도시한다.
도 4a 및 도 4b를 참조하면, 반도체 기판(101) 상에 패드 산화막 패턴(103)과 트렌치 마스크 패턴(105)이 형성된다. 트렌치 마스크 패턴(105)은 폴리 실리콘 패턴과 질화막 패턴을 포함할 수 있다. 패드 산화막 패턴(103)은 반도체 기판(101)과 트렌치 마스크 패턴(105) 사이에 발생할 수 있는 스트레스를 완화시키는 기능을 한다. 트렌치 마스크 패턴(105)을 식각 마스크로 사용하여 기판(101)의 일부를 식각하여 트렌치(107)가 형성된다. 트렌치(107) 사이의 기판은 활성 영역으로 정의된다.
도 5a 및 도 5b를 참조하면, 트렌치(107)를 절연막으로 채운 후 트렌치 마스크 패턴(105)의 상부면을 노출하는 평탄화 공정을 수행하여 소자분리막(109)이 형성된다.
도 6a 및 도 6b를 참조하면, 패드 산화막 패턴(103) 및 트렌치 마스크 패턴(105)을 제거한 후 상기 활성 영역 상에 게이트 절연막(111) 및 부유 게이트 패턴(113)이 형성된다. 예컨대, 게이트 절연막(111)은 열산화 공정을 수행하여 형성될 수 있다. 또, 부유 게이트 패턴(113)은 화학기상증착 공정을 수행하여 도핑된 폴리 실리콘층을 형성한 후 소자분리막(109)의 상부면을 노출하는 평탄화 공정을 수행하여 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 식각 공정을 수행하여 소자분리막(109)의 상부면이 리세스되고, 부유 게이트 패턴(113)의 양측벽이 노출된다.
도 8a 및 도 8b를 참조하면, 기판(101) 상에 게이트간 절연막(115)과 제어 게이트층(117)을 형성된다. 예컨대, 게이트간 절연막(115)은 ONO막(산화막/질화막/산화막)으로 형성될 수 있다. 제어 게이트층(117)은 도핑된 폴리 실리콘층, 금속층, 및/또는 실리사이드층을 포함하도록 형성될 수 있다.
이어서, 게이트 절연막(111), 부유 게이트 패턴(113), 게이트간 절연막(115), 및 제어 게이트층(117)을 패터닝하여 제1 및 제2 스트링 선택 게이트 구조물들(119_1,119_2)과 셀 게이트 구조물들(121)이 형성된다.
단, 제어 게이트층(117)을 형성하기 전에 선택 게이트 구조물들 내 게이트간 절연막의 일부 또는 전부가 제거된다. 이에 의해 부유 게이트 패턴(113)과 제어 게이트 패턴(117)이 전기적으로 연결된다.
도 9a 및 도 9b를 참조하면, 이온주입 공정을 수행하여 스트링 선택 게이트 구조물들(119_1,119_2)과 셀 게이트 구조물들(121) 양측의 반도체 기판에 제1 및 제2 불순물 영역들(123_1,123_2)이 형성된다. 이에 의해, 제1 스트링 선택 게이트 구조물(119_1)과 제1 불순물 영역들(123_1)을 포함하는 제1 스트링 선택 트랜지스터와, 제2 스트링 선택 게이트 구조물(119_2)과 제2 불순물 영역들(123_2)을 포함하는 제2 스트링 선택 트랜지스터가 형성된다. 또, 셀 게이트 구조물들(121)과 제1 및 제2 불순물 영역들(123_1,123_2)을 포함하는 셀 트랜지스터들이 형성된다. 이어서, 제1 및 제2 스트링 선택 트랜지스터들(119_1,119_2)과 셀 트랜지스터들(121)을 덮는 제1 절연막(125)이 형성된다.
도 10a 및 도 10b를 참조하면, 제1 절연막(125)을 패터닝하여 제1 스트링 선택 트랜지스터의 제1 불순물 영역(123_1)을 노출하는 제1 콘택홀(127_1)이 형성된 다.
도 11a 및 도 11b를 참조하면, 제1 콘택홀(127_1) 내에 제1 콘택 플러그(129_1)가 형성된다. 제1 콘택 플러그(129_1)는 도핑된 폴리 실리콘 및/또는 텅스텐과 같은 금속물질로 제1 콘택홀(127_1)을 채운 후 평탄화 공정을 수행하여 형성될 수 있다. 이어서, 제1 절연막(125) 상에 금속층을 형성한 후 패터닝하여 제1 콘택 플러그(129_1)와 전기적으로 연결되는 제1 이븐 및 오드 비트라인들(131E_1,131O_1)이 형성된다. 또, 제1 이븐 및 오드 비트라인들(131E_1,131O_1)은 제1 콘택 플러그(129_1)에 의해 제1 스트링 선택 트랜지스터에 전기적으로 연결된다. 인접하는 제1 이븐 비트라인(131E_1)과 제1 오드 비트라인(131O_1) 간 간격은 인접하는 제1 이븐 비트라인(131E_1) 간 간격 또는 인접하는 제1 오드 비트라인(131O_1) 간 간격의 반과 같다. 즉, 제1 이븐 비트라인들(131E_1)과 제1 오드 비트라인들(131O_1)이 같은 간격으로 하나씩 교대로 배치되도록 형성된다.
도 12a 및 도 12b를 참조하면, 제1 절연막(125) 상에 제1 이븐 및 오드 비트라인들(131E_1,131O_1)을 덮는 제2 절연막(133)이 형성된다. 제2 절연막(133)과 제1 절연막(125)을 차례로 패터닝하여 제2 선택 트랜지스터의 제2 불순물 영역(123_2)을 노출하는 제2 콘택홀(127_2)이 형성된다.
도 13a 및 도 13b를 참조하면, 제2 콘택홀(127_2) 내에 제2 콘택 플러그(129_2)가 형성된다. 제2 콘택 플러그(129_2)는 도핑된 폴리 실리콘 및/또는 텅스텐과 같은 금속물질로 제2 콘택홀(127_2)을 채운 후 평탄화 공정을 수행하여 형성될 수 있다. 이어서, 제2 절연막(133) 상에 금속층을 형성한 후 패터닝하여 제2 콘택 플러그(129_2)와 전기적으로 연결되는 제2 이븐 및 오드 비트라인들(131E_2,131O_2)이 형성된다. 또, 제2 이븐 및 오드 비트라인들(131E_2,131O_2)은 제2 콘택 플러그(129_2)에 의해 제2 스트링 선택 트랜지스터에 전기적으로 연결된다. 인접하는 제2 이븐 비트라인(131E_2)과 제2 오드 비트라인(131O_2) 간 간격은 인접하는 제2 이븐 비트라인(131E_2) 간 간격 또는 인접하는 제2 오드 비트라인(131O_2) 간 간격의 반과 같다. 즉, 제2 이븐 비트라인들(131E_2)과 제1 오드 비트라인들(131O_2)이 같은 간격으로 하나씩 교대로 배치되도록 형성된다.
본 실시예에서 비트라인들은 서로 다른 제1 높이 및 제2 높이를 갖는 한 쌍의 이븐 비트라인들(131E_1,131E_2)과 상기 제1 높이 및 상기 제2 높이를 갖는 한 쌍의 오드 비트라인들(131O_1,131O_2)이 반복적으로 배치되도록 형성된다. 즉, 제2 높이를 갖는 제2 비트라인들(131E_2,131O_2)은 제1 높이를 갖는 제1 비트라인들(131E_1,131O_1)보다 제2 절연막(133)의 두께만큼 더 높게 형성된다.
도 14a 내지 도17b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성 방법의 변형예를 설명하기 위한 단면도들이다. 도 14a 내지 도 17a는 워드라인 방향의 단면도들이고, 도 14b 내지 도 17b는 비트라인 방향의 단면도들이다. 도 14b 내지 도 17b는 각각 좌측에 제1 비트라인에 따른 단면도를 도시하고, 우측에 제2 비트라인에 따른 단면도를 도시한다. 본 실시예에서는 전술한 실시예와 중복되는 부분의 설명은 생략한다. 전술한 실시예에서 도 4a 내지 도 9b를 참조하여 설명된 부분은 본 실시예에서도 동일하게 적용될 수 있다.
도 14a 및 도 14b를 참조하면, 제1 절연막(125)을 패터닝하여 제1 스트링 선 택 트랜지스터의 제1 불순물 영역(123_1)을 노출하는 제1 콘택홀(127_1)과 제2 스트링 선택 트랜지스터의 제2 불순물 영역(123_2)을 노출하는 제2 하부 콘택홀(127_2a)이 형성된다.
도 15a 및 도 15b를 참조하면, 제1 콘택홀(127_1) 내에 제1 콘택 플러그(129_1)가 형성되고, 제2 하부 콘택홀(127_2a) 내에 제2 하부 콘택 플러그(129_2a)가 형성된다. 제1 콘택 플러그(129_1)와 제2 하부 콘택 플러그(129_2a)는 도핑된 폴리 실리콘 및/또는 텅스텐과 같은 금속물질로 제1 콘택홀(127_1)과 제2 하부 콘택홀(127_2a)을 채운 후 평탄화 공정을 수행하여 형성될 수 있다. 이어서, 제1 절연막(125) 상에 금속층을 형성한 후 패터닝하여 제1 콘택 플러그(129_1)와 전기적으로 연결되는 제1 이븐 및 오드 비트라인들(131E_1,131O_1)이 형성된다. 또, 제1 이븐 및 오드 비트라인들(131E_1,131O_1)은 제1 콘택 플러그(129_1)에 의해 제1 스트링 선택 트랜지스터에 전기적으로 연결된다.
도 16a 및 도 16b를 참조하면, 제1 절연막(125) 상에 제1 이븐 및 오드 비트라인들(131E_1,131O_1)을 덮는 제2 절연막(133)이 형성된다. 제2 절연막(133)을 패터닝하여 제2 하부 콘택 플러그(129_1a)를 노출하는 제2 상부 콘택홀(127_2b)이 형성된다.
도 17a 및 도 17b를 참조하면, 제2 상부 콘택홀(127_2b) 내에 제2 상부 콘택 플러그(129_2b)가 형성된다. 제2 상부 콘택 플러그(129_2b)는 도핑된 폴리 실리콘 및/또는 텅스텐과 같은 금속물질로 제1 콘택홀을 채운 후 평탄화 공정을 수행하여 형성될 수 있다. 이에 의해, 제2 스트링 선택 트랜지스터의 제2 불순물 영 역(123_2)에 전기적으로 연결되는 제2 콘택 플러그(129_2)가 형성된다.
이어서, 제2 절연막(133) 상에 금속층을 형성한 후 패터닝하여 제2 콘택 플러그(129_2)와 전기적으로 연결되는 제2 이븐 및 오드 비트라인들(131E_2,131O_2)이 형성된다. 또, 제2 이븐 및 오드 비트라인들(131E_2,131O_2)은 제2 콘택 플러그(129_2)에 의해 제2 스트링 선택 트랜지스터에 전기적으로 연결된다.
본 실시예에서는 제2 콘택 플러그(129_2)는 그 하부 및 상부가 각각 별개의 공정으로 형성된다. 따라서, 종횡비가 큰 제2 콘택 플러그(129_2)가 안정적으로 형성될 수 있다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 즉, 본 발명의 실시예들에서는 비트라인들이 서로 다른 두 높이에 배치되지만, 이에 한정되지 않으며 비트라인들은 서로 다른 셋 이상의 높이에 배치될 수 있다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
본 발명의 실시예들에 따르면, 프로그래밍 동작 또는 읽기 동작을 수행할 때, 인접하는 메모리 셀 간 및 인접하는 비트라인 간 커플링 디스터번스가 감소할 수 있다. 이에 의해, 반도체 메모리 장치의 신뢰성 및 동작특성이 향상될 수 있다.
본 발명의 실시예들에 따르면, 문턱 전압 산포를 줄일 수 있어 반도체 메모리 장치가 멀티 레벨 셀(MLC:multi-level cell)을 포함하는 경우 오프 상태 및 온 상태 간 마진을 증가시킬 수 있다. 또, 본 발명의 구조를 적용하면서 메모리 셀간 커플링을 유지하는 경우에는 제어 게이트와 활성 영역 간 거리를 증가시킬 수 있기 때문에 읽기 유지 특성(read retention character)을 개선할 수 있다.

Claims (16)

  1. 반도체 기판 상에 선택 트랜지스터들과 셀 트랜지스터들을 형성하는 단계; 및
    상기 선택 트랜지스터들과 상기 셀 트랜지스터들 상에 상기 선택 트랜지스터들 각각에 전기적으로 연결되는 비트라인들을 형성하는 단계를 포함하며,
    상기 비트라인들은 적어도 둘 이상의 높이에 형성되는 반도체 메모리 장치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 비트라인들은 서로 다른 제1 높이 및 제2 높이를 갖는 한 쌍의 이븐 비트라인들과 서로 다른 제3 높이 및 상기 제4 높이를 갖는 한 쌍의 오드 비트라인들이 반복적으로 배치되도록 형성되는 반도체 메모리 장치의 형성 방법.
  3. 제 2 항에 있어서,
    상기 제1 높이는 상기 제3 높이와 같고, 상기 제2 높이는 상기 제4 높이와 같은 반도체 메모리 장치의 형성 방법.
  4. 제 2 항에 있어서,
    상기 선택 트랜지스터들은 제1 선택 트랜지스터들과 제2 선택 트랜지스터들 을 포함하며,
    상기 비트라인들을 형성하는 단계는:
    상기 선택 트랜지스터들과 상기 셀 트랜지스터들을 덮는 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상기 제1 선택 트랜지스터들에 전기적으로 연결되고, 상기 제1 높이를 갖는 비트라인들을 형성하는 단계;
    상기 제1 높이를 갖는 비트라인들을 덮는 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 상에 상기 제2 선택 트랜지스터들에 전기적으로 연결되고, 상기 제2 높이를 갖는 비트라인들을 형성하는 단계를 포함하는 반도체 메모리 장치의 형성 방법.
  5. 제 4 항에 있어서,
    상기 제1 절연막을 형성하는 단계는 상기 제1 절연막을 관통하여 상기 제1 선택 트랜지스터에 전기적으로 연결되는 제1 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 장치의 형성 방법.
  6. 제 5 항에 있어서,
    상기 제2 절연막을 형성하는 단계는 상기 제2 절연막과 상기 제1 절연막을 관통하여 상기 제2 선택 트랜지스터에 전기적으로 연결되는 제2 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 장치의 형성 방법.
  7. 제 4 항에 있어서,
    상기 제1 절연막을 형성하는 단계는 상기 제1 절연막을 관통하여, 상기 제1 선택 트랜지스터에 전기적으로 연결되는 제1 콘택 플러그와 상기 제2 선택 트랜지스터에 전기적으로 연결되는 제2 하부 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 장치의 형성 방법.
  8. 제 7 항에 있어서,
    상기 제2 절연막을 형성하는 단계는 상기 제2 절연막을 관통하여 상기 제2 하부 콘택 플러그에 전기적으로 연결되는 제2 상부 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 장치의 형성 방법.
  9. 제 4 항에 있어서,
    상기 선택 트랜지스터들은 한 쌍의 제1 및 제2 선택 트랜지스터들이 반복적으로 배치되도록 형성되는 반도체 메모리 장치의 형성 방법.
  10. 제 4 항에 있어서,
    상기 선택 트랜지스터들은 한 쌍의 제1 선택 트랜지스터들과 한 쌍의 제2 선택 트랜지스터들이 반복적으로 배치되도록 형성되는 반도체 메모리 장치의 형성 방법.
  11. 반도체 기판 상에 위치하는 선택 트랜지스터들과 셀 트랜지스터들;
    상기 선택 트랜지스터들과 상기 셀 트랜지스터들을 덮는 절연막;
    상기 절연막 내에 배치되고, 상기 선택 트랜지스터들 각각에 전기적으로 연결되는 비트라인들을 포함하며,
    상기 비트라인들은 적어도 둘 이상의 높이에 배치되는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 비트라인들은 각각 서로 다른 높이에 배치되는 한 쌍의 이븐 비트라인들과 각각 서로 다른 높이에 배치되는 한 쌍의 오드 비트라인들이 반복적으로 배치되어 이루어지는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 절연막은 상기 선택 트랜지스터들과 상기 셀 트랜지스터들을 덮는 제1 절연막과, 상기 제1 절연막 상에 위치하는 제2 절연막을 포함하며,
    상기 비트라인들은 상기 제1 절연막 또는 상기 제2 절연막에 배치되는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 선택 트랜지스터들은 제1 선택 트랜지스터들과 제2 선택 트랜지스터들 을 포함하며,
    상기 비트라인들은, 상기 제1 절연막 상에 위치하여 상기 제1 선택 트랜지스터들에 전기적으로 연결되는 제1 비트라인들과, 상기 제2 절연막 상에 위치하여 상기 제2 선택 트랜지스터들에 전기적으로 연결되는 제2 비트라인들을 포함하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 선택 트랜지스터들은 한 쌍의 제1 및 제2 선택 트랜지스터들이 반복적으로 배치되어 이루어지는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 선택 트랜지스터들은 한 쌍의 제1 선택 트랜지스터들과 한 쌍의 제2 선택 트랜지스터들이 반복적으로 배치되어 이루어지는 반도체 메모리 장치.
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