KR102291518B1 - 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 - Google Patents
불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 Download PDFInfo
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Abstract
본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는, 메모리 셀 어레이, 그리고 비트 라인들을 통해 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함한다. 페이지 버퍼 회로는 비트 라인들에 각각 연결되는 비트 라인 선택 트랜지스터들, 그리고 라인들을 통해 비트 라인 선택 트랜지스터들에 각각 연결되는 래치들을 포함한다. 라인들은 비트 라인 선택 트랜지스터들이 배치되는 기판과 평행한 기판 상의 제1 평면에 형성되며, 제1 콘택들을 통해 비트 라인 선택 트랜지스터들과 연결된다. 비트 라인들은 기판과 평행한 기판 상의 제2 평면에 형성되며, 제2 콘택들을 통해 비트 라인 선택 트랜지스터들과 연결된다.
Description
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 메모리 셀 어레이; 그리고 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고, 상기 페이지 버퍼 회로는, 상기 비트 라인들에 각각 연결되는 비트 라인 선택 트랜지스터들; 그리고 라인들을 통해 상기 비트 라인 선택 트랜지스터들에 각각 연결되는 래치들을 포함하고, 상기 라인들은 상기 비트 라인 선택 트랜지스터들이 배치되는 기판과 평행한 상기 기판 상의 제1 평면에 형성되며, 제1 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결되고, 상기 비트 라인들은 상기 기판과 평행한 상기 기판 상의 제2 평면에 형성되며, 제2 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결된다.
본 발명의 실시 예에 따른 스토리지 장치는, 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는, 메모리 셀 어레이; 그리고 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고, 상기 페이지 버퍼 회로는, 상기 비트 라인들에 각각 연결되는 비트 라인 선택 트랜지스터들; 그리고 라인들을 통해 상기 비트 라인 선택 트랜지스터들에 각각 연결되는 래치들을 포함하고, 상기 라인들은 상기 비트 라인 선택 트랜지스터들이 배치되는 기판과 평행한 상기 기판 상의 제1 평면에 형성되며, 제1 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결되고, 상기 비트 라인들은 상기 기판과 평행한 상기 기판 상의 제2 평면에 형성되며, 제2 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결된다.
본 발명의 실시 예들에 따르면, 비트 라인 선택 트랜지스터들의 제1 노드들에 연결되는 비트 라인들 및 제2 노드들에 연결되는 라인들이 기판 상의 서로 다른 평면들에 배치된다. 따라서, 비트 라인들 및 라인들 사이의 커플링이 감소하고, 비트 라인들 및 라인들 사이에 플로팅 라인들이 배치될 수 있으므로, 불휘발성 메모리 장치 및 스토리지 장치의 신뢰성이 향상된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 페이지 버퍼 회로를 보여준다.
도 3은 본 발명의 실시 예에 따른 선택 회로의 일부를 보여주는 평면도이다.
도 4는 도 3의 I-I' 선에 따른 단면도이다.
도 5는 도 3의 II-II' 선에 따른 단면도이다.
도 6은 도 3의 III-III' 선에 따른 단면도이다.
도 7은 도 3의 IV-IV' 선에 따른 단면도이다.
도 8은 본 발명의 실시 예에 따른 제1 내지 제3 평면들을 보여준다.
도 9는 도 1의 메모리 블록을 보여주는 예시적인 회로도이다.
도 10은 도 1의 메모리 블록의 예시적인 구조를 보여주는 사시도이다.
도 11은 도 1의 메모리 블록의 다른 예시적인 구조를 보여주는 사시도이다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 페이지 버퍼 회로를 보여준다.
도 3은 본 발명의 실시 예에 따른 선택 회로의 일부를 보여주는 평면도이다.
도 4는 도 3의 I-I' 선에 따른 단면도이다.
도 5는 도 3의 II-II' 선에 따른 단면도이다.
도 6은 도 3의 III-III' 선에 따른 단면도이다.
도 7은 도 3의 IV-IV' 선에 따른 단면도이다.
도 8은 본 발명의 실시 예에 따른 제1 내지 제3 평면들을 보여준다.
도 9는 도 1의 메모리 블록을 보여주는 예시적인 회로도이다.
도 10은 도 1의 메모리 블록의 예시적인 구조를 보여주는 사시도이다.
도 11은 도 1의 메모리 블록의 다른 예시적인 구조를 보여주는 사시도이다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리(110)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리(110)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 메모리 컨트롤러(120)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다. 페이지 버퍼 회로(115)는 제어 신호(BLSLT)에 응답하여 비트 라인들(BL)을 제어할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 제어 신호(BLSLT)가 활성화될 때에 비트 라인들(BL)에 전압들을 공급할 수 있다. 페이지 버퍼 회로(115)는 제어 신호(BLSLT)가 비활성화될 때에 비트 라인들(BL)을 플로팅할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다.
데이터 입출력 회로(117)는 메모리 컨트롤러(120)로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 메모리 컨트롤러(120)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(119)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(110)의 제반 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(119)는 페이지 버퍼 회로(115)로 제어 신호(BLSLT)를 전송할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 데이터 스트로브 신호(DQS)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.
도 2는 본 발명의 실시 예에 따른 페이지 버퍼 회로(115)를 보여준다. 도 1 및 도 2를 참조하면, 페이지 버퍼 회로(115)는 선택 회로(SC), 래치 회로(LC), 그리고 게이트 회로(GC)를 포함한다.
선택 회로(SC)는 비트 라인들(BL1~BLn)에 각각 대응하는 비트 라인 선택 트랜지스터들을 포함한다. 비트 라인 선택 트랜지스터들은 비트 라인들(BL1~BLn)과 라인들(L1~Ln)의 사이에 연결된다. 비트 라인 선택 트랜지스터들은 제어 신호(BLSLT)에 응답하여 동작한다. 예를 들어, 제어 신호(BLSLT)가 활성화되면, 비트 라인 선택 트랜지스터들은 비트 라인들(BL1~BLn)과 라인들(L1~Ln)을 각각 전기적으로 연결할 수 있다. 제어 신호(BLSLT)가 비활성화되면, 비트 라인 선택 트랜지스터들은 비트 라인들(BL1~BLn)과 라인들(L1~Ln)을 각각 전기적으로 분리할 수 있다. 예를 들어, 비트 라인들(BL1~BLn)은 플로팅될 수 있다.
래치 회로(LC)는 비트 라인들(BL1~BLn)에 각각 대응하는 래치들(LT1~LTn)을 포함한다. 래치 회로(LC)의 래치들(LT1~LTn)은 저장된 데이터에 기반하여 라인들(L1~Ln)에 전압들을 인가할 수 있다. 라인들(L1~Ln)에 인가되는 전압들은 선택 회로(SC)를 통해 비트 라인들(BL1~BLn)로 전달될 수 있다. 래치 회로(LC)의 래치들(LT1~LTn)은 라인들(L1~Ln)의 전압들에 기반하여 래치를 수행할 수 있다. 예를 들어, 비트 라인들(BL1~BLn)로부터 선택 회로(SC)를 통해 라인들(L1~Ln)로 전달되는 전압들에 기반하여 래치가 수행될 수 있다. 래치 회로(LC)의 래치들(LT1~LTn)은 페이지 라인들(PL1~PLn)에 각각 연결될 수 있다.
게이트 회로(GC)는 페이지 라인들(PL1~PLn) 및 데이터 라인들(DL) 사이에 연결된다. 예를 들어, 데이터 라인들(DL)의 수는 페이지 라인들(PL1~PLn)의 수보다 적을 수 있다. 제어 로직 회로(119)의 제어에 응답하여, 게이트 회로(GC)는 페이지 라인들(PL1~PLn) 중 선택된 그룹의 라인들을 데이터 라인들(DL)과 전기적으로 연결할 수 있다.
도 3은 본 발명의 실시 예에 따른 선택 회로(SC)의 일부를 보여주는 평면도이다. 도 4는 도 3의 I-I' 선에 따른 단면도이다. 도 5는 도 3의 II-II' 선에 따른 단면도이다. 도 6은 도 3의 III-III' 선에 따른 단면도이다. 도 7은 도 3의 IV-IV' 선에 따른 단면도이다.
도 3 및 도 4를 참조하면, 선택 회로(SC)는 기판(S) 상에 제공된다. 기판(S)에 활성 영역들(ACT)이 형성된다. 활성 영역들(ACT) 각각은 하나의 비트 라인 선택 트랜지스터에 대응할 수 있다. 활성 영역들(ACT) 각각은 제1 타입으로 도핑된 소스 영역 및 드레인 영역, 그리고 제2 타입으로 도핑된 채널 영역을 포함할 수 있다.
활성 영역들(ACT)의 채널 영역들의 위에 게이트 패턴들(GP)이 형성된다. 게이트 패턴들(GP)은 폴리 실리콘과 같은 도전 물질을 포함할 수 있다. 게이트 패턴들(GP)은 비트 라인 선택 트랜지스터들의 게이트들로 동작할 수 있다. 기판(S)과 평행한 제1 평면(P1) 상에 제1 도전 라인들(M1)이 배치될 수 있다. 기판(S)과 평행하며 제1 평면(P1)의 위에 위치하는 제2 평면(P2) 상에 제2 평면(P2) 상에 제2 도전 라인들(M2)이 배치될 수 있다. 기판(S)과 평행하며 제2 평면(P2)의 위에 위치하는 제3 평면(P3) 상에 제3 도전 라인들(M3)이 배치될 수 있다. 간결한 설명을 위하여, 제3 평면(P3) 및 제3 평면(P3)의 제3 도전 라인들(M3)은 도 3에서 생략되어 있다.
도 3, 도 5 및 도 6을 참조하면, 활성 영역들(ACT)의 제1 영역들(예를 들어 소스 영역들 또는 드레인 영역들)에 제1 콘택들(CT1)이 연결된다. 제1 콘택들(CT1)은 기판(S)과 평행한 기판(S) 위의 제1 평면(P1)에 형성되는 제1 도전 라인들(M1)과 연결된다. 제1 도전 라인들(M1)은 제2 콘택(CT2)을 통해 기판(S)과 평행한 기판(S)의 제3 평면(P3)의 제3 도전 라인들(M3) 중 일부분과 연결될 수 있다. 활성 영역들(ACT)의 제1 영역들에 연결되는 제1 평면(P1)의 제1 도전 라인들(M1) 또는 제3 평면(P3)의 제3 도전 라인들(M3)의 일부분은 래치 회로(LC)의 래치들(LT1~LTn)과 연결되는 라인들(L1~Ln)을 형성할 수 있다.
도 3 및 도 7을 참조하면, 활성 영역들(ACT)의 제2 영역들(예를 들어 드레인 영역들 또는 소스 영역들)에 제3 콘택들(CT3)이 연결된다. 제3 콘택들(CT3) 중 일부분은 기판(S)과 평행한 기판(S) 위의 제2 평면(P2)의 제2 도전 라인들(M2)의 일부분(M2_BL)과 연결될 수 있다. 제3 콘택들(CT3) 중 다른 일부분은 기판(S)과 평행한 기판(S) 위의 제3 평면(P3)의 제3 도전 라인들(M3)의 다른 일부분과 연결될 수 있다. 활성 영역들(ACT)의 제2 영역들에 연결되는 제2 평면(P2)의 제2 도전 라인들(M2)의 일부분(M2_BL) 또는 제3 평면(P3)의 제3 도전 라인들(M3)의 다른 일부분은 비트 라인들(BL1~BLn)을 형성할 수 있다.
도 3 내지 도 6에 도시된 바와 같이, 제2 평면(P2)에서, 제1 도전 라인들(M1)과 인접한 위치에 플로팅 라인들(M2_F)이 배치될 수 있다. 예를 들어, 플로팅 라인들(M2_F)은 콘택을 통해 다른 도전 물질과 연결되지 않을 수 있다. 플로팅 라인들(M2_F)은 제1 도전 라인들(M1)과 비트 라인들(BL1~BLn)로 사용되는 제2 도전 라인들(M2_BL) 사이의 커플링을 감소시킬 수 있다.
도 3에 도시된 바와 같이, 제1 비트 라인 선택 트랜지스터들은 제1 방향을 따라 순차적으로 배치될 수 있다. 제2 비트 라인 선택 트랜지스터들은 제1 비트 라인 선택 트랜지스터들과 평행하게 제1 방향을 따라 순차적으로 배치될 수 있다.
제1 도전 물질들(M1)은 제1 평면(P1)에서 제1 콘택들(CT1)로부터 제2 방향(또는 제2 방향의 반대 방향)을 따라 신장되고, 제1 방향을 따라 꺾어져 제1 방향을 따라 신장되고, 그리고 제2 방향의 반대 방향(또는 제2 방향)을 따라 꺾어져 제2 콘택들(CT2)과 연결될 수 있다. 하나의 제1 도전 물질(M1)은 대응하는 제1 콘택(CT1)을 통해 대응하는 제1 비트 라인 선택 트랜지스터(또는 제2 비트 라인 선택 트랜지스터)의 제1 영역에 접촉할 수 있다. 하나의 제1 도전 물질(M1)은 제1 비트 라인 선택 트랜지스터(또는 제2 비트 라인 선택 트랜지스터)에 인접한 다른 하나의 제1 비트 라인 선택 트랜지스터(또는 제2 비트 라인 선택 트랜지스터)의 게이트 패턴(GP)의 상부에서 제2 콘택(CT2)과 접촉할 수 있다.
비트 라인들(BL1~BLn)로 사용되는 제2 도전 라인들(M2_BL)은 제1 비트 라인 선택 트랜지스터들과 제2 비트 라인 선택 트랜지스터들의 사이에서, 제2 방향을 따라서 서로 이격되며 제1 방향을 따라 신장될 수 있다. 대응하는 제3 비트 라인 선택 트랜지스터의 위치에서, 비트 라인(BL)으로 사용되는 하나의 제2 도전 라인(M2_BL)은 제2 방향(또는 제2 방향의 반대 방향)으로 꺾어져 제2 방향(또는 제2 방향의 반대 방향)으로 신장되어, 대응하는 제1 비트 라인 선택 트랜지스터(또는 제2 비트 라인 선택 트랜지스터)의 제2 영역의 위에서 제3 콘택(CT3)과 접촉할 수 있다.
제2 평면(P2)에서, 플로팅 라인들(M2_F)은 비트 라인들(BL1~BLn)로 사용되는 제2 도전 라인들(M2_BL)과 교차하지 않는 영역에서 제2 방향을 따라 서로 이격되며 제1 방향을 따라 신장될 수 있다. 예를 들어, 플로팅 라인들(M2_F)은 비트 라인들(BL1~BLn)로 사용되는 제2 도전 라인들(M2_BL)과 평행하게 배치될 수 있다.
도 8은 본 발명의 실시 예에 따른 제1 내지 제3 평면들(P1~P3)을 보여준다. 도 2 내지 도 8을 참조하면, 제1 평면(P1)의 제1 도전 라인들(M1) 각각은 제1 선폭(W1)을 가질 수 있다. 제1 평면(P1)의 제1 도전 라인들(M1) 사이의 간격은 제1 간격(S1)일 수 있다. 제1 도전 물질들(M1)은 라인들(L1~Ln) 또는 라인들(L1~Ln)의 일부분을 형성할 수 있다.
제1 평면(P1) 상의 제2 평면(P2)의 제2 도전 라인들(M2) 각각은 제1 선폭(W1)보다 작은 제2 선폭(W2)을 가질 수 있다. 제2 평면(P2)의 제2 도전 라인들(M2) 사이의 간격은 제1 간격(S1)보다 작은 제2 간격(S2)일 수 있다. 제2 도전 물질들(M2)은 비트 라인들(BL1~BLn)의 일부분 및 플로팅 라인들(M2_F)을 형성할 수 있다.
제2 평면(P2) 상의 제3 평면(P3)의 제3 도전 라인들(M3) 각각은 제2 선폭(W2)보다 작은 제3 선폭(W3)을 가질 수 있다. 제3 평면(P3)의 제3 도전 라인들(M3) 사이의 간격은 제2 간격(S2)보다 작은 제3 간격(S3)일 수 있다. 제3 도전 물질들(M3)의 일부분은 라인들(L1~Ln) 또는 라인들(L1~Ln)의 다른 일부분을 형성할 수 있다. 제3 도전 물질들(M3)의 다른 일부분은 비트 라인들(BL1~BLn)의 다른 일부분을 형성할 수 있다.
도 3 내지 도 8을 참조하여 설명된 바와 같이, 제1 평면(P1)에 라인들(L1~Ln) 또는 라인들(L1~Ln)의 일부분이 배치된다. 제1 평면(P1)에 비트 라인들(BL1~BLn)은 배치되지 않는다. 제2 평면(P2)에 비트 라인들(BL1~BLn) 또는 비트 라인들(BL1~BLn)의 일부분이 배치된다. 제2 평면(P2)에 라인들(L1~Ln)은 배치되지 않는다.
라인들(L1~Ln)은 선택 회로(SC)를 통해 메모리 셀 어레이(111)와 분리된다. 라인들(L1~Ln)에 인가되는 전압들은 전원 전압보다 낮을 수 있다. 비트 라인들(BL1~BLn)은 메모리 셀 어레이(111)와 직접 연결되며, 메모리 셀 어레이(111)의 상태에 따라 비트 라인들(BL1~BLn)에 고전압이 공급될 수 있다. 예를 들어, 메모리 셀 어레이(111)의 메모리 셀들을 소거할 때에, 비트 라인들(BL1~BLn)에 고전압이 공급될 수 있다.
비트 라인들(BL1~BLn)과 라인들(L1~Ln)의 전압 구동 범위가 서로 다르므로, 비트 라인들(BL1~BLn)과 라인들(L1~Ln) 사이의 커플링에 의해 불휘발성 메모리(110)의 오동작이 발생할 수 있다. 본 발명의 실시 예들에 따르면, 비트 라인들(BL1~BLn)과 라인들(L1~Ln)이 배치되는 층들이 서로 분리된다. 따라서, 비트 라인들(BL1~BLn)과 라인들(L1~Ln) 사이의 커플링이 감소된다. 또한, 라인들(L1~Ln)과 인접한 영역에 플로팅 라인들(M2_F)이 배치되므로, 비트 라인들(BL1~BLn)과 라인들(L1~Ln) 사이의 커플링이 더 감소된다.
도 9는 도 1의 메모리 블록(BLKa)을 보여주는 예시적인 회로도이다. 도 1 및 도 9를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa)의 제어 게이트들은 접지 선택 라인(GSL1a)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)의 제어 게이트들은 접지 선택 라인(GSL2a)에 공통으로 연결된다. 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTb)의 제어 게이트들은 접지 선택 라인(GSL1b)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)의 제어 게이트들은 접지 선택 라인(GSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 접지 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 접지 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 서로 다른 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 서로 다른 행의 동일한 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 트랜지스터들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 셀들(MC) 각각에 둘 이상의 비트들이 기입될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 비트들은 논리 페이지들을 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 첫 번째 비트는 첫 번째 논리 페이지를 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 N 번째 비트는 N 번째 논리 페이지를 형성한다. 논리 페이지는 데이터 액세스의 단위일 수 있다. 하나의 물리 페이지에서 읽기가 수행될 때에, 논리 페이지의 단위로 데이터가 액세스될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 9에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 9에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀(MC)은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 10은 도 1의 메모리 블록(BLKa)의 예시적인 구조를 보여주는 사시도이다. 도 1 및 도 10을 참조하면, 기판(SUB)에 행 방향을 따라 신장되고, 열 방향을 따라 서로 이격된 공통 소스 영역들(CSR)이 제공된다. 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인(CSL)을 구성할 수 있다. 예시적으로, 기판(SUB)은 P 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 공통 소스 영역들(CSR)은 N 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 복수의 절연층들(INS, INS')이 높이 방향(예를 들어, 기판(SUB)과 수직한 방향)을 따라 기판(SUB) 상에 순차적으로 적층된다. 복수의 절연층들(INS, INS')은 높이 방향을 따라 서로 이격되어 적층될 수 있다. 예시적으로, 복수의 절연층들(INS, INS')은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연층들(INS, INS') 중 기판(SUB)과 접촉하는 절연층(INS')의 두께(예를 들어, 높이 방향에 따른 두께)는 다른 절연층들(INS) 각각의 두께(예를 들어, 높이 방향에 따른 두께)보다 얇을 수 있다.
공통 소스 영역들(CSR) 사이에서, 행 방향과 열 방향을 따라 서로 이격되어 배치되며 높이 방향을 따라 복수의 절연층들(INS, INS')을 관통하는 복수의 필라들(PL)이 제공된다. 예시적으로, 복수의 필라들(PL)은 복수의 절연층들(INS, INS')을 관통하여 기판(SUB) 상에 제공되는 실리콘층(EPI)과 접촉할 수 있다. 예를 들어, 실리콘층(EPI)은 선택적 에피택시 성장에 의해 기판(SUB)으로부터 성장될 수 있다. 실리콘층(EPI)은 필라들(PL)의 위치에서, 기판(SUB)으로부터 기판(SUB)과 수직한 방향으로 돌출될 수 있다. 실리콘층(EPI)은 진성(intrinsic) 또는 P 도전형일 수 있다.
복수의 필라들(PL) 각각은 절연막(INF2), 채널막(CH) 및 내부 물질(INN)을 포함할 수 있다. 절연막(INF2)은 실리콘 산화물, 실리콘 질화물 등과 같은 적어도 두 개의 서로 다른 절연막들을 포함할 수 있다. 채널막(CH)은 P 도전형을 갖는 실리콘 또는 진성(intrinsic) 실리콘을 포함할 수 있다. 내부 물질(INN)은 절연 물질 또는 에어갭(air gap)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 복수의 절연층들(INS, INS')의 상부면들과 하부면들, 그리고 필라들(PL)의 노출된 외부면들에 절연막들(INF1)이 제공된다. 절연층들(INS, INS') 중 가장 높은 높이에 위치한 절연 물질의 상부면에 제공되는 절연막들(INF)은 제거될 수 있다. 절연막들(INF)은 실리콘 산화물, 알루미늄 산화물 등과 같은 적어도 하나의 절연막을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서 그리고 절연층들(INS, INS') 사이에서, 정보 저장막들(INF)의 노출된 외부면들에 도전 물질들(CM1~CM9)이 제공된다. 도전 물질들(CM1~CM9)은 금속성 도전 물질을 포함 수 있다.
복수의 필라들(PL) 상에 복수의 드레인들(DR)이 제공된다. 예시적으로, 드레인들(DR)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예시적으로, 드레인들(DR)은 필라들(PL)의 채널막들(CH)의 상부면들과 접촉할 수 있다.
드레인들(DR) 상에, 열 방향을 따라 신장되고, 행 방향을 따라 서로 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL)은 드레인들(DR)과 연결된다. 예시적으로, 드레인들(DR) 및 비트 라인들(BL1, BL2)은 콘택 플러그들을 통해 연결될 수 있다. 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다.
복수의 필라들(PL)은 절연막들(INF1, INF2) 및 복수의 도전 물질들(CM1~CM10)과 함께 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 형성한다. 복수의 필라들(PL) 각각은 절연막들(INF1, INF2), 그리고 인접한 도전 물질들(CM1~CM9)과 함께 하나의 셀 스트링을 구성한다.
하나의 필라(PL) 및 그에 대응하는 하나의 도전 물질(CM)은 하나의 셀 트랜지스터를 형성할 수 있다. 예를 들어, 도전 물질(CM)은 제어 게이트로 동작할 수 있다. 도전 물질(CM)과 필라(PL)의 채널막(CH) 사이에 위치한 절연막들(INF1, INF2)은 ONO (Oxide-Nitride-Oxide) 또는 ONOA (Oxide-Nitride-Oxide-Aluminium) 구조를 형성할 수 있다. 절연막(INF1)은 블로킹 절연막을 형성할 수 있다. 절연막(INF2)의 실리콘 질화막은 전하 포획막을 형성할 수 있다. 절연막(INF2)의 실리콘 산화막은 터널링 절연막을 형성할 수 있다. 즉, 하나의 도전 물질(CM)과 그에 대응하는 필라(PL)는 하나의 전하 포획형 셀 트랜지스터를 형성할 수 있다.
제1 도전 물질들(CM)은 각각 접지 선택 트랜지스터들(GST)의 제어 게이트들로 동작할 수 있다. 제1 도전 물질들(CM1)에 대응하는 절연막들(INF1, INF2)은 접지 선택 트랜지스터들(GST)의 전하 포획층들을 형성할 수 있다. 제1 도전 물질들(CM1)에 대응하는 채널막들(CH)은 접지 선택 트랜지스터들(GST)의 수직 바디(vertical body)로 동작할 수 있다.
제1 행의 제1 도전 물질(CM1)은 접지 선택 라인(GSL1)을 형성할 수 있다. 제2 행의 제1 도전 물질(CM1)은 접지 선택 라인(GSL2)을 형성할 수 있다.
제2 내지 제7 도전 물질들(CM2~CM7)은 각각 제1 내지 제6 메모리 셀들(MC1~MC6)의 제어 게이트들로 동작할 수 있다. 제2 내지 제7 도전 물질들(CM2~CM7)에 대응하는 절연막들(INF1, INF2)은 제1 내지 제6 메모리 셀들(MC1~MC6)의 전하 포획층들로 동작할 수 있다. 제2 내지 제7 도전 물질들(CM2~CM7)에 대응하는 채널막들(CH)은 제1 내지 제6 메모리 셀들(MC1~MC6)의 수직 바디(vertical body)로 동작할 수 있다.
제2 도전 물질들(CM2)은 공통으로 연결되어 제1 워드 라인(WL1)을 형성할 수 있다. 제3 도전 물질들(CM3)은 공통으로 연결되어 제2 워드 라인(WL2)을 형성할 수 있다. 제4 도전 물질들(CM4)은 공통으로 연결되어 제3 워드 라인(WL3)을 형성할 수 있다. 제5 도전 물질들(CM5)은 공통으로 연결되어 제4 워드 라인(WL4)을 형성할 수 있다. 제6 도전 물질들(CM6)은 공통으로 연결되어 제5 워드 라인(WL5)을 형성할 수 있다. 제7 도전 물질들(CM7)은 공통으로 연결되어 제6 워드 라인(WL6)을 형성할 수 있다.
제8 및 제9 도전 물질들(CM8, CM9)은 각각 스트링 선택 트랜지스터들(SSTa, SSTb)의 제어 게이트들로 동작할 수 있다. 제8 및 제9 도전 물질들(CM8, CM9)에 대응하는 절연막들(INF1, INF2)은 스트링 선택 트랜지스터들(SSTa, SSTb)의 전하 포획층들로 동작할 수 있다. 제8 및 제9 도전 물질들(CM8, CM9)에 대응하는 채널막들(CH)은 스트링 선택 트랜지스터들(SSTa, SSTb)의 수직 바디(vertical body)로 동작할 수 있다.
제1 행의 제8 도전 물질(CM8)은 스트링 선택 라인(SSL1a)을 형성할 수 있다. 제1 행의 제9 도전 물질(CM9)은 스트링 선택 라인(SSL1b)을 형성할 수 있다. 제2 행의 제8 도전 물질(CM8)은 스트링 선택 라인(SSL2a)을 형성할 수 있다. 제2 행의 제9 도전 물질(CM9)은 스트링 선택 라인(SSL2b)을 형성할 수 있다.
도 11은 도 1의 메모리 블록(BLKa)의 다른 예시적인 구조를 보여주는 사시도이다. 도 1 및 도 11을 참조하면, 기판(SUB) 상에 행 방향 및 열 방향을 따라 신장되는 평면 형태의 도전 물질(CM_BG)이 제공된다. 도전 물질(CM_BG)은 기판(SUB)과 전기적으로 분리될 수 있다.
도전 물질 상의 각 행에서, 행 방향을 따라 신장되며 열 방향을 따라 서로 이격되어 배치되는 제1 및 제2 그룹의 도전 물질들이 제공된다. 제1 그룹의 도전 물질들은 기판(SUB) 상에서 기판(SUB)과 수직한 방향으로 적층되는 복수의 도전 물질들(CM6~CM10)을 포함한다. 복수의 도전 물질들(CM6~CM10)은 높이 방향을 따라 서로 이격될 수 있다. 복수의 도전 물질들(CM6~CM10)은 높이 방향을 따라 도전 물질(CM_BG)로부터 이격될 수 있다.
제2 그룹의 도전 물질들은 기판(SUB) 상에서 기판(SUB)과 수직한 방향으로 적층되는 복수의 도전 물질들(CM1~CM5)을 포함한다. 복수의 도전 물질들(CM1~CM5)은 높이 방향을 따라 서로 이격될 수 있다. 복수의 도전 물질들(CM1~CM5)은 높이 방향을 따라 도전 물질(CM_BG)로부터 이격될 수 있다.
도전 물질 상의 각 행에서, 행 방향을 따라 서로 이격된 필라들(PL)이 제공된다. 각 필라(PL)는 기판(SUB)과 수직한 높이 방향을 따라 제1 내지 제5 도전 물질들(CM1~CM5)을 관통하여 도전 물질(CM_BG)의 내부의 공간으로 신장될 수 있다. 또한, 각 필라(PL)는 기판(SUB)과 수직한 높이 방향을 따라 제6 내지 제10 도전 물질들(CM6~CM10)을 관통하여 도전 물질(CM_BG)의 내부의 공간으로 신장될 수 있다. 각 필라(PL)는 도전 물질(CM_BG)의 내부의 공간에서 열 방향으로 신장되어, 도전 물질들(CM1~CM5)을 관통한 부분과 도전 물질들(CM6~CM10)을 관통한 부분이 서로 연결될 수 있다.
각 필라(PL)는 절연막(INF) 및 채널막(CH)을 포함한다. 절연막(INF)은 전하 포획층을 형성할 수 있다. 절연막(INF)은 ONO 또는 ONOA를 포함할 수 있다. 채널막(CH)은 활성 영역을 형성할 수 있다.
각 필라(PL)에서, 도전 물질들(CM1~CM5)을 관통한 부분은, 높이 방향을 따라, 소스 영역(SR)을 통해 공통 소스 영역(CSR)에 연결될 수 있다. 소스 영역(SR)은 N 도전형을 갖는 반도체, 예를 들어 실리콘을 포함할 수 있다. 공통 소스 영역(CSR)은 금속 물질 또는 반도체를 포함할 수 있다.
각 필라(PL)에서, 도전 물질들(CM6~CM10)을 관통한 부분은, 높이 방향을 따라, 드레인 영역(DR) 및 콘택(CT)을 통해 비트 라인(BL)에 연결될 수 있다. 드레인 영역(SR)은 N 도전형을 갖는 반도체, 예를 들어 실리콘을 포함할 수 있다. 공통 소스 영역(CSR)은 금속 물질 또는 반도체를 포함할 수 있다.
도 8을 참조하여 설명된 바와 같이, 공통 소스 영역(CSR)은 공통 소스 라인(CSL)을 형성할 수 있다. 각 필라(PL)에서, 제1 내지 제10 도전 물질들(CM1~CM10) 각각은 접지 선택 라인(GSL), 워드 라인(WL) 또는 스트링 선택 라인(SSL)에 대응할 수 있다. 예를 들어, 공통 소스 영역(CSR)에 가장 인접한 적어도 하나의 도전 물질은 접지 선택 라인을 형성할 수 있다. 드레인 영역(DR)에 가장 인접한 적어도 하나의 도전 물질은 스트링 선택 라인을 형성할 수 있다. 적어도 하나의 스트링 선택 라인을 형성하는 도전 물질과 적어도 하나의 접지 선택 라인을 형성하는 도전 물질 사이에 위치하는 도전 물질들은 워드 라인들을 형성할 수 있다. 적어도 하나의 접지 선택 라인은 필라(PL)와 함께 적어도 하나의 접지 선택 트랜지스터를 형성할 수 있다. 적어도 하나의 스트링 선택 라인은 필라(PL)와 함께 적어도 하나의 스트링 선택 트랜지스터를 형성할 수 있다. 워드 라인들은 필라(PL)와 함께 각각 메모리 셀들을 형성할 수 있다. 도전 물질(CM_BG)는 각 필라(PL)의 꺾인 부분에 채널을 형성하는 패스 게이트로 동작할 수 있다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 12를 참조하면, 스토리지 장치(100)는 불휘발성 메모리(110), 메모리 컨트롤러(120) 및 RAM (130)을 포함한다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 기입할 수 있다. 불휘발성 메모리(110)는 읽기를 수행하고, 읽혀진 제1 데이터(DATA1)를 메모리 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)를 구성하는 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하는 칩 선택 신호(/CE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 커맨드(CMD1)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 어드레스(ADDR1)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)가 전송될 때에 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로 출력할 수 있다.
예시적으로, 제1 데이터(DATA1), 제1 어드레스(ADDR1) 및 제1 커맨드(CMD1)는 제1 채널(CH1)을 통해 메모리 컨트롤러(120)와 통신될 수 있다. 제1 채널(CH1)은 입출력 채널일 수 있다. 제어 신호(CTRL)는 제2 채널(CH2)을 통해 메모리 컨트롤러(120)와 통신될 수 있다. 제2 채널(CH2)는 제어 채널일 수 있다.
불휘발성 메모리(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다.
메모리 컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
예시적으로, 메모리 컨트롤러(120)는 제1 단위(예를 들어, 시간 단위 또는 데이터 단위)로 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 제1 단위와 다른 제2 단위(예를 들어, 시간 단위 또는 데이터 단위)로 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
메모리 컨트롤러(120)는 제1 포맷에 따라 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송할 수 있다. 메모리 컨트롤러(120)는 제1 포맷과 다른 제2 포맷에 따라, 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
메모리 컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 호스트 장치로부터 제2 데이터(DATA2)를 수신하고, 수신된 제2 데이터(DATA2)를 RAM (130)에 저장하고, 그리고 RAM (130)에 저장된 제2 데이터(DATA2)를 제1 데이터(DATA1)로서 불휘발성 메모리(110)에 기입할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)로부터 제1 데이터(DATA1)를 읽고, 읽어진 제1 데이터(DATA1)를 RAM (130)에 저장하고, RAM (130)에 저장된 제1 데이터(DATA1)를 제2 데이터(DATA2)로서 호스트 장치로 출력할 수 있다. 메모리 컨트롤러(130)는 불휘발성 메모리(110)로부터 읽은 데이터를 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 다시 불휘발성 메모리(110)에 기입할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
메모리 컨트롤러(120)는 에러 정정 블록(124)을 포함할 수 있다. 에러 정정 블록(124)은 불휘발성 메모리(110)에 기입되는 제1 데이터(DATA1)에 기반하여 패리티를 생성할 수 있다. 생성된 패리티는 제1 데이터(DATA1)와 함께 불휘발성 메모리(110)에 기입될 수 있다. 패리티를 생성하는 동작은 에러 정정 인코딩 동작일 수 있다. 에러 정정 블록(124)은 불휘발성 메모리(110)로부터 제1 데이터(DATA1) 및 패리티를 수신할 수 있다. 에러 정정 블록(124)은 수신된 패리티를 이용하여 제1 데이터(DATA1)의 에러를 정정할 수 있다. 에러를 정정하는 동작은 에러 정정 디코딩 동작일 수 있다.
예시적으로, 에러 정정 디코딩 시에, 에러 정정 블록(124)은 간소화된 에러 정정 또는 완전 에러 정정을 수행할 수 있다. 간소화된 에러 정정은 감소된 에러 정정 시간을 갖는 에러 정정일 수 있다. 완전 에러 정정은 향상된 신뢰성을 갖는 에러 정정일 수 있다. 에러 정정 블록(124)은 간소화된 에러 정정 또는 완전 에러 정정을 선택적으로 수행함으로써, 스토리지 장치(100)의 동작 속도 및 신뢰성을 향상시킬 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리(110)에서 소거 동작이 발생하는 오버헤드를 감소시키기 위하여, 스토리지 장치(100)는 주소 매핑을 수행할 수 있다. 예를 들어, 외부 호스트 장치로부터 덮어쓰기가 요청될 때에, 스토리지 장치(100)는 기존 데이터를 저장하는 메모리 셀들을 소거하고 덮어쓰기 요청된 데이터를 소거된 메모리 셀들에 저장하는 대신, 덮어쓰기 요청된 데이터를 자유 저장 공간의 메모리 셀들에 저장할 수 있다. 메모리 컨트롤러(120)는 외부의 호스트 장치에서 사용되는 논리 주소(logical address) 및 불휘발성 메모리(110)에서 사용되는 물리 주소(physical address)를 상술된 방법에 따라 매핑하는 FTL (Flash Translation Layer)를 구동할 수 있다. 예를 들어, 제2 어드레스(ADDR2)는 논리 주소이고, 제1 어드레스(ADDR1)는 물리 주소일 수 있다.
스토리지 장치(100)는 호스트 장치의 요청에 따라, 데이터의 쓰기, 읽기 또는 소거를 수행할 수 있다. 스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page New) 등과 같은 실장형 메모리를 포함할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 컨트롤러(120)를 보여주는 블록도이다. 도 13을 참조하면, 메모리 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 메모리 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(127)를 통해 출력할 수 있다.
프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 데이터(DATA2)를 버퍼 컨트롤 회로(126)를 통해 출력하거나 또는 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1)를 RAM (123)에 저장하거나, 또는 버퍼 컨트롤 회로(126)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제2 데이터(DATA2)로서 호스트 인터페이스(125)를 통해 출력하거나 또는 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 제1 데이터(DATA1) 또는 호스트 인터페이스(125)로부터 수신되는 제2 데이터(DATA2)에 기반하여, 에러 정정을 수행하기 위한 에러 정정 코드(예를 들어, 패리티)를 생성할 수 있다. 제1 데이터(DATA1) 및 패리티는 메모리 인터페이스(127)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1) 및 패리티를 이용하여, 수신된 제1 데이터(DATA1_)의 에러 정정을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 외부 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신하고, 외부 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤 회로(126)는 프로세서(122)의 제어에 따라, RAM (130, 도 1 참조)을 제어하도록 구성된다. 버퍼 컨트롤 회로(126)는 RAM (130)에 데이터를 쓰고, RAM (130)으로부터 데이터를 읽을 수 있다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리(110, 도 1 참조)와 통신하도록 구성된다. 메모리 인터페이스(127)는 불휘발성 메모리(110)에 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송하고, 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않을 수 있다. 즉, 스토리지 장치(100)는 메모리 컨트롤러(120) 및 불휘발성 메모리(110)의 외부에 별도의 메모리를 갖지 않을 수 있다. 이 때, 메모리 컨트롤러(120)에 버퍼 컨트롤 회로(126)가 제공되지 않을 수 있다. 그리고, RAM (130)의 기능은 메모리 컨트롤러(120)의 내부의 RAM (123)이 수행할 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 메모리 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 메모리 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.
예시적으로, 메모리 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
111; 메모리 셀 어레이 113; 어드레스 디코더 회로
115; 페이지 버퍼 회로 117; 데이터 입출력 회로
119; 제어 로직 회로 100; 스토리지 장치
110; 불휘발성 메모리 120; 메모리 컨트롤러
130; 랜덤 액세스 메모리 121; 버스
122; 프로세서 123; 랜덤 액세스 메모리
124; 에러 정정 블록 125; 호스트 인터페이스
126; 버퍼 컨트롤 회로 127; 메모리 인터페이스
115; 페이지 버퍼 회로 117; 데이터 입출력 회로
119; 제어 로직 회로 100; 스토리지 장치
110; 불휘발성 메모리 120; 메모리 컨트롤러
130; 랜덤 액세스 메모리 121; 버스
122; 프로세서 123; 랜덤 액세스 메모리
124; 에러 정정 블록 125; 호스트 인터페이스
126; 버퍼 컨트롤 회로 127; 메모리 인터페이스
Claims (10)
- 메모리 셀 어레이; 그리고
비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
상기 페이지 버퍼 회로는,
상기 비트 라인들에 각각 연결되는 비트 라인 선택 트랜지스터들; 그리고
라인들을 통해 상기 비트 라인 선택 트랜지스터들에 각각 연결되는 래치들을 포함하고,
상기 라인들은 상기 비트 라인 선택 트랜지스터들이 배치되는 기판과 평행한 상기 기판 상의 제1 평면에 형성되며, 제1 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결되고,
상기 비트 라인들은 상기 기판과 평행한 상기 기판 상의 제2 평면에 형성되며, 제2 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결되고,
상기 제2 평면은 상기 제1 평면의 위에 위치하는 불휘발성 메모리 장치. - 메모리 셀 어레이; 그리고
비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
상기 페이지 버퍼 회로는,
상기 비트 라인들에 각각 연결되는 비트 라인 선택 트랜지스터들; 그리고
라인들을 통해 상기 비트 라인 선택 트랜지스터들에 각각 연결되는 래치들을 포함하고,
상기 라인들은 상기 비트 라인 선택 트랜지스터들이 배치되는 기판과 평행한 상기 기판 상의 제1 평면에 형성되며, 제1 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결되고,
상기 비트 라인들은 상기 기판과 평행한 상기 기판 상의 제2 평면에 형성되며, 제2 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결되고,
상기 제2 평면 상의 상기 라인들의 위치와 대응하는 위치에 형성되는 플로팅 라인들을 더 포함하는 불휘발성 메모리 장치. - 제2 항에 있어서,
상기 플로팅 라인들 각각의 선폭은 상기 제2 평면에서 상기 비트 라인들 각각의 선폭과 동일한 불휘발성 메모리 장치. - 메모리 셀 어레이; 그리고
비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
상기 페이지 버퍼 회로는,
상기 비트 라인들에 각각 연결되는 비트 라인 선택 트랜지스터들; 그리고
라인들을 통해 상기 비트 라인 선택 트랜지스터들에 각각 연결되는 래치들을 포함하고,
상기 라인들은 상기 비트 라인 선택 트랜지스터들이 배치되는 기판과 평행한 상기 기판 상의 제1 평면에 형성되며, 제1 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결되고,
상기 비트 라인들은 상기 기판과 평행한 상기 기판 상의 제2 평면에 형성되며, 제2 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결되고,
상기 라인들은 제3 콘택들을 통해 상기 기판과 평행한 상기 기판 상의 제3 평면에 형성되는 제2 라인들에 연결되는 불휘발성 메모리 장치. - 제4 항에 있어서,
상기 제3 평면은 상기 제1 평면 및 상기 제2 평면의 위에 위치하는 불휘발성 메모리 장치. - 제4 항에 있어서,
상기 페이지 버퍼 회로는,
상기 메모리 셀 어레이에 연결되는 제2 비트 라인들에 각각 연결되는 제2 비트 라인 선택 트랜지스터들; 그리고
제3 라인들을 통해 상기 제2 비트 라인 선택 트랜지스터들에 각각 연결되는 제2 래치들을 더 포함하고,
상기 제3 라인들은 상기 제1 평면에 형성되며, 제4 콘택들을 통해 상기 제2 비트 라인 선택 트랜지스터들과 연결되고,
상기 제2 비트 라인들은 상기 제3 평면에 형성되며, 제5 콘택들을 통해 상기 제2 비트 라인 선택 트랜지스터들과 연결되는 불휘발성 메모리 장치. - 메모리 셀 어레이; 그리고
비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
상기 페이지 버퍼 회로는,
상기 비트 라인들에 각각 연결되는 비트 라인 선택 트랜지스터들; 그리고
라인들을 통해 상기 비트 라인 선택 트랜지스터들에 각각 연결되는 래치들을 포함하고,
상기 라인들은 상기 비트 라인 선택 트랜지스터들이 배치되는 기판과 평행한 상기 기판 상의 제1 평면에 형성되며, 제1 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결되고,
상기 비트 라인들은 상기 기판과 평행한 상기 기판 상의 제2 평면에 형성되며, 제2 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결되고,
상기 메모리 셀 어레이는 상기 기판 상에서 열들 및 행들을 따라 배열되는 셀 스트링들을 포함하고,
상기 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 적어도 하나의 선택 트랜지스터 및 메모리 셀들을 포함하고,
상기 셀 스트링들의 열들은 상기 비트 라인들에 각각 연결되는 불휘발성 메모리 장치. - 제7 항에 있어서,
상기 셀 스트링들의 선택 트랜지스터들 및 메모리 셀들은 전하 포획형 트랜지스터들인 불휘발성 메모리 장치. - 불휘발성 메모리 장치; 그리고
상기 불휘발성 메모리 장치를 제어하도록 구성되는 메모리 컨트롤러를 포함하고,
상기 불휘발성 메모리 장치는,
메모리 셀 어레이; 그리고
비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
상기 페이지 버퍼 회로는,
상기 비트 라인들에 각각 연결되는 비트 라인 선택 트랜지스터들; 그리고
라인들을 통해 상기 비트 라인 선택 트랜지스터들에 각각 연결되는 래치들을 포함하고,
상기 라인들은 상기 비트 라인 선택 트랜지스터들이 배치되는 기판과 평행한 상기 기판 상의 제1 평면에 형성되며, 제1 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결되고,
상기 비트 라인들은 상기 기판과 평행한 상기 기판 상의 제2 평면에 형성되며, 제2 콘택들을 통해 상기 비트 라인 선택 트랜지스터들과 연결되고,
상기 제2 평면은 상기 제1 평면의 위에 위치하는 스토리지 장치. - 삭제
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