KR100751677B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
플래쉬 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR100751677B1 KR100751677B1 KR1020060074131A KR20060074131A KR100751677B1 KR 100751677 B1 KR100751677 B1 KR 100751677B1 KR 1020060074131 A KR1020060074131 A KR 1020060074131A KR 20060074131 A KR20060074131 A KR 20060074131A KR 100751677 B1 KR100751677 B1 KR 100751677B1
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- contact
- trench
- interlayer insulating
- flash memory
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 제조방법은 이븐 및 오드 비트라인 형성시 서로 단차를 주어 비트라인 간 상호 간섭을 방지할 수 있고, 이븐 비트라인과 오드 비트라인을 따로 형성함으로써 저가의 레이저 장비로 사진 및 식각 공정을 할 수 있으므로 제작 단가를 낮출 수 있다.
플래쉬 메모리, 콘택, 이븐 비트라인, 오드 비트라인, 단차, Krf 레이저
Description
도 1 내지 도 6은 본 발명의 플래쉬 메모리 소자의 제조방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 소자 분리막
103 : 제 1 층간절연막 104 : 콘택
105 : 오드 비트라인 106 : 제 2 층간절연막
107 : 이븐 비트라인 201, 202 : 트랜치
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 플래쉬 메모리 소자의 비트라인 제조방법에 관한 것이다.
플래쉬 메모리의 집적도가 점차 높아짐에 따라 소자의 크기 또한 줄어들게 되었다. 현재 플래쉬 메모리에서는 비트라인(bit line)의 피치(pitch)가 매우 작아서 비트라인의 로딩 캐패시턴스(loading capacitance)가 매우 크게 나타난다. 특히, 셀(cell) 보다 피치가 작은 페이지 버퍼(page buffer)에서는 로딩 캐패시턴스가 더욱 크다. 이로 인해, 인접한 비트라인들 간에 간섭현상, 셀 전류 감소 및 동작 속도 감소 등의 현상이 발생하게 된다. 또한, 비트라인의 피치가 감소함에 따라 인접한 비트라인들이 서로 붙는 비트라인 브릿지(bit line bridge)가 발생할 수 있다.
따라서, 본 발명은 이븐 및 오드 비트라인 형성시 단차를 주어 비트라인간 영향을 최소화하고, 비트라인간 브릿지를 억제하는 데 있다.
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 하부구조가 형성된 반도체 기판 상의 제 1 층간절연막의 소정영역에 콘택을 형성하는 단계, 콘택 중 제 1 비트라인이 형성될 콘택을 소정깊이 식각하여 제 1 트랜치를 형성하는 단계, 제 1 트랜치내에 제 1 도전물질을 매립하여 제 1 비트라인을 형성하는 단계, 제 1 층간절연막, 콘택 및 제 1 비트라인 상부에 제 2 층간절연막을 형성하는 단계, 제 2 층간절연막의 제 2 비트라인이 형성될 영역을 식각하여 제 2 트랜치를 형성하는 단계 및 제 2 트랜치내에 제 2 도전물질을 매립하여 제 2 비트라인을 형성 하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법을 포함한다.
또한, 본 발명은 플래쉬 메모리 소자의 구성에 관한 것으로, 하부구조가 형성된 반도체 기판상의 층간절연막, 층간절연막 내의 소정영역에 형성된 콘택, 콘택 중 일부를 소정깊이 식각하여 형성된 제 1 비트라인 및 제 1 비트라인과 단차를 갖도록 형성된 제 2 비트라인을 포함하여 형성된 플래시 메모리 소자의 구성을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명의 플래쉬 메모리 소자의 제조방법을 설명하기 위한 도면이다.
도 1을 참조하면, 소자 분리막(102) 및 게이트(미도시)가 형성된 반도체 기판(101) 상부에 제 1 층간절연막(103)을 형성한다. 여기서, 절연막은 산화막을 이용하여 형성하며, 예를 들어 HDP(high density plasma) 산화막을 이용하여 형성한다. 다음에, 층간절연막(103)의 소정영역에 콘택홀을 형성한 후, 도전물질을 매립하여 콘택(104)을 형성한다. 콘택(104)은 드레인 콘택 또는 소스 콘택이 될 수 있다. 전체구조 상부를 제 1 층간절연막(103)이 드러나는 타겟으로 하여 평탄화공정 을 수행하여 형성된 콘택(104)들이 서로 분리되도록 한다. 여기서, 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing) 혹은 전면식각(Etch back) 공정을 이용한다.
도 2를 참조하면, 후속 공정에 의하여 형성될 오드 비트라인과 접하는 콘택들(104a)을 비트라인이 모두 포함될 수 있는 깊이로 식각하여 트랜치(201)를 형성하고, 이븐 비트라인과 접하는 콘택들(104b)은 그대로 둔다.
도 3을 참조하면, 트랜치(201)가 형성된 전체구조 상부에 트랜치가 매립되도록 오드 비트라인용 도전물질을 형성한다. 다음에, 제 1 층간절연막(103)이 드러나는 타겟으로 평탄화 공정을 수행하여 오드 비트라인용 도전물질이 서로 분리되도록 하여 오드 비트라인(105)을 형성한다. 여기서, 평탄화 공정은 CMP 공정을 수행한다.
도 4를 참조하면, 오드 비트라인이 형성된 전체구조 상부에 제 2 층간절연막(106)을 형성하고, 이븐 비트라인이 형성될 소정 영역을 식각하여 트랜치(202)를 형성한다. 여기서, 절연막(106)은 산화막 또는 질화막으로 형성할 수 있다.
도 5를 참조하면, 트랜치(202)가 형성된 제 2 층간절연막(106) 상부에 이븐 비트라인용 도전물질을 형성하고 제 2 층간절연막(106)이 드러나는 타겟으로 평탄화 공정을 수행하여 이븐 비트라인용 도전물질이 서로 분리되도록 하여 이븐 비트라인(107)을 형성한다. 여기서, 평탄화 공정은 CMP 공정을 수행한다.
여기서, 오드 비트라인용 도전물질 및 이븐 비트라인용 도전물질은 서로 동일한 물질 혹은 다른 물질로 사용할 수 있으며, 상기 설명에서 오드 비트라인과 이 븐 비트라인의 위치는 바뀔 수 있다.
또한, 오드 및 이븐 비트라인간에 단차가 형성되도록 구성함으로써 비트 캐패시턴스(bit capacitance)가 감소하게 되는데, 하부 비트라인의 높이를 h, 하부 비트라인의 간격을 c, 하부 비트라인과 상부 비트라인간의 거리를 a', 단차가 없는 경우의 비트라인간의 거리를 a라고 하여 수학식1로 나타내면 다음과 같다.
따라서, 비트라인간 간격인 a가 a'보다 작으므로 비트 캐패시턴스가 감소됨을 알 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 첫째, 이븐 및 오드 비트라인 간의 단차에 의해 비트라인 간 상호 간섭을 방지 할 수 있다.
둘째, 이븐 및 오드 비트라인이 상호 간섭을 방지하여 셀 전류 및 동작속도가 감소되는 것을 개선할 수 있다.
셋째, 이븐 및 오드 비트라인이 단차를 가지고 형성되기 때문에 서로 단락되는 불량을 개선할 수 있다.
넷째, 이븐 및 오드 비트라인이 단차를 가지고 형성되기 때문에 미세 패턴형성에 따른 노광기술의 한계를 극복하여 ArF가 아닌 KrF의 장비를 이용하여 패턴형성이 가능하여 반도체 소자의 제조 단가를 낮출 수 있다.
Claims (9)
- 하부구조가 형성된 반도체 기판 상의 제 1 층간절연막의 소정영역에 콘택을 형성하는 단계;상기 콘택 중 제 1 비트라인이 형성될 콘택을 소정깊이 식각하여 제 1 트랜치를 형성하는 단계;상기 제 1 트랜치내에 제 1 도전물질을 매립하여 제 1 비트라인을 형성하는 단계;상기 제 1 층간절연막, 콘택 및 제 1 비트라인 상부에 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막의 제 2 비트라인이 형성될 영역을 식각하여 제 2 트랜치를 형성하는 단계; 및상기 제 2 트랜치내에 제 2 도전물질을 매립하여 제 2 비트라인을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 도전물질은 동일한 물질로 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 도전물질은 상이한 물질로 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 비트라인은 이븐 비트라인이며, 상기 제 2 비트라인은 오드 비트라인으로 구성된 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 비트라인은 오드 비트라인이며, 상기 제 2 비트라인은 이븐 비트라인으로 구성된 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 층간절연막은 산화막 혹은 질화막으로 형성된 플래쉬 메모리 소자의 제조방법.
- 하부구조가 형성된 반도체 기판상의 층간절연막;상기 층간절연막 내의 소정영역에 형성된 콘택;상기 콘택 중 일부를 소정깊이 식각하여 형성된 제 1 비트라인; 및상기 제 1 비트라인과 단차를 갖도록 형성된 제 2 비트라인을 포함하여 형성된 플래시 메모리 소자.
- 제 7 항에 있어서,상기 제 1 비트라인은 이븐 비트라인이며, 상기 제 2 비트라인은 오드 비트라인으로 형성된 플래시 메모리 소자.
- 제 7 항에 있어서,상기 제 1 비트라인은 오드 비트라인이며, 상기 제 2 비트라인은 이븐 비트라인으로 형성된 플래시 메모리 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060074131A KR100751677B1 (ko) | 2006-08-07 | 2006-08-07 | 플래쉬 메모리 소자의 제조방법 |
| US11/771,214 US7741717B2 (en) | 2006-07-05 | 2007-06-29 | Metal line of semiconductor device and method of fabricating the same |
| JP2007176524A JP2008016851A (ja) | 2006-07-05 | 2007-07-04 | 半導体素子の金属配線とその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060074131A KR100751677B1 (ko) | 2006-08-07 | 2006-08-07 | 플래쉬 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100751677B1 true KR100751677B1 (ko) | 2007-08-23 |
Family
ID=38615219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060074131A KR100751677B1 (ko) | 2006-07-05 | 2006-08-07 | 플래쉬 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100751677B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100976682B1 (ko) * | 2008-04-04 | 2010-08-18 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 제조 방법 |
| US9685211B2 (en) | 2015-03-20 | 2017-06-20 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and storage devices including nonvolatile memory devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024163A (ja) * | 1999-07-13 | 2001-01-26 | Toshiba Corp | 半導体メモリ |
| KR20030068776A (ko) * | 2002-02-18 | 2003-08-25 | 삼성전자주식회사 | 비휘발성 메모리장치 및 그 제조방법 |
-
2006
- 2006-08-07 KR KR1020060074131A patent/KR100751677B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024163A (ja) * | 1999-07-13 | 2001-01-26 | Toshiba Corp | 半導体メモリ |
| KR20030068776A (ko) * | 2002-02-18 | 2003-08-25 | 삼성전자주식회사 | 비휘발성 메모리장치 및 그 제조방법 |
Non-Patent Citations (1)
| Title |
|---|
| 10-2003-68776 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100976682B1 (ko) * | 2008-04-04 | 2010-08-18 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 제조 방법 |
| US8026547B2 (en) | 2008-04-04 | 2011-09-27 | Hynix Semiconductor Inc. | Semiconductor memory device and method of manufacturing the same |
| US8273652B2 (en) | 2008-04-04 | 2012-09-25 | Hynix Semiconductor Inc. | Semiconductor memory device and method of manufacturing the same |
| US9685211B2 (en) | 2015-03-20 | 2017-06-20 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and storage devices including nonvolatile memory devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102024785A (zh) | 半导体元件 | |
| KR100751677B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JP2006066886A (ja) | フラッシュメモリ素子の製造方法 | |
| KR100733460B1 (ko) | 반도체 소자의 메탈 콘택 형성 방법 | |
| KR20080038992A (ko) | 반도체 소자의 제조 방법 | |
| KR20070004341A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20020053538A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR20080002487A (ko) | 반도체 소자의 랜딩 플러그 형성방법 | |
| KR20100013948A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20090026619A (ko) | 반도체 소자 및 그 제조방법 | |
| JP2009117799A (ja) | 半導体メモリ素子の素子分離膜形成方法 | |
| CN100536114C (zh) | 制造快闪存储器件的方法 | |
| KR100685619B1 (ko) | 플래쉬 메모리 소자 제조 방법 | |
| US20070105314A1 (en) | Process for manufacturing a non-volatile memory device | |
| KR20090056263A (ko) | 반도체 소자의 소자 분리막 및 그의 형성 방법 | |
| KR20070072684A (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| KR20070027954A (ko) | 반도체 소자의 제조방법 | |
| TW201436206A (zh) | 埋入式電阻 | |
| KR20070002293A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20060134320A (ko) | 반도체소자의 트랜치 소자분리막 및 그 제조방법 | |
| KR20060107700A (ko) | 플래쉬 메모리소자의 게이트 전극 형성방법 | |
| KR20040056431A (ko) | 플래쉬 메모리 소자 제조 방법 | |
| KR20050002479A (ko) | 랜딩플러그 형성 방법 | |
| KR20100076752A (ko) | 반도체 장치 제조방법 | |
| KR20110120695A (ko) | 반도체 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |