KR20060107700A - 플래쉬 메모리소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리소자의 게이트 전극 형성방법에 관한 것으로, 본 발명의 사상은 활성영역 및 비활성영역으로 구분 정의된 반도체 기판을 제공하는 단계, 상기 활성영역으로 정의된 반도체 기판을 표면에서 중심방향으로 소정 깊이 제거하여 리세스 영역을 형성하는 단계 및 상기 활성영역에 플로팅 게이트 전극용 패턴을 형성하되, 상기 플로팅 게이트 전극용 패턴의 일부는 상기 리세스 영역 내부에 형성되고, 상기 플로팅 게이트 전극용 패턴의 다른 일부는 상기 반도체 기판 표면 위로 형성되는 단계를 포함한다.
본 발명에 의하면, 상기 반도체 기판의 표면으로부터 소정 깊이 식각되어 형성된 리세스 영역에도 상기 플로팅 게이트 전극 패턴이 형성됨으로써, 기존의 반도체 기판 표면에만 형성되는 플로팅 게이트 전극 패턴보다 활성영역과의 접촉 면적이 증가되게 되어, 플래쉬 메모리소자의 낮아지는 문턱전압을 증가시키게 되는 효과가 있다.
플로팅 게이트 전극 패턴
Description
도 1a 내지 도 3a는 본 발명에 따른 플래쉬 메모리소자의 게이트 전극 형성방법을 설명하기 위한 레이아웃도이고,
도 1b 내지 도 3b는 본 발명에 따른 플래쉬 메모리소자의 게이트 전극 형성방법을 설명하기 위해 비트라인 방향으로 절단된 단면도들이고,
도 1c 내지 도 3c는 본 발명에 따른 플래쉬 메모리소자의 게이트 전극 형성방법을 설명하기 위해 워드라인 방향으로 절단된 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 소자분리막
14: 터널산화막 16: 제1 폴리 실리콘막
18: ONO막 18: ONO막
20: 제2 폴리 실리콘막 22: 텅스텐 실리사이드막
24: 실리콘 질화막 R: 리세스 영역
본 발명의 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 게이트 전극 형성방법에 관한 것이다.
최근 플래쉬 메모리 소자의 디자인룰이 작아지면서 활성(active)영역과 게이트전극의 임계치수(CD: critical dimension)가 작아져 활성영역의 면적이 줄어들게 되는 현상이 발생하면 게이트 전극의 턴온 전압이 작아지게 된다.
일반적으로 낸드 플래쉬 메모리 소자에서 특정 셀에 프로그램하기 위해서는 선택한 워드라인에서 특정 비트라인을 선정하여 게이트 턴 온하여 프로그램하게 되는 데, 게이트 전극의 턴온 전압 즉, 문턱전압이 줄어들게 되어 선택되지 않은 셀 및 비트라인에서 프로그램이 발생하여 데이터 오류를 유발하게 되는 문제점이 있다.
따라서 플래쉬 메모리소자의 제조방법에 있어서, 활성영역과 게이트 전극의 접촉면적을 증가시킬 수 있는 기술이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 플래쉬 메모리소자의 제조방법에 있어서, 활성영역과 게이트 전극의 접촉면적을 증가시킬 수 있도록 하는 플래쉬 메모리소자의 게이트 전극 형성방법을 제공함에 있다.
상술한 문제점을 해결하기 위한 본 발명의 사상은 활성영역 및 비활성영역으로 구분 정의된 반도체 기판을 제공하는 단계, 상기 활성영역으로 정의된 반도체 기판을 표면에서 중심방향으로 소정 깊이 제거하여 리세스 영역을 형성하는 단계 및 상기 활성영역에 플로팅 게이트 전극용 패턴을 형성하되, 상기 플로팅 게이트 전극용 패턴의 일부는 상기 리세스 영역 내부에 형성되고, 상기 플로팅 게이트 전극용 패턴의 다른 일부는 상기 반도체 기판 표면 위로 형성되는 단계를 포함한다.
상기 리세스 영역은 상기 반도체 기판의 표면에서 중심방향으로 200~ 400Å 정도의 깊이만큼 형성되도록 하는 것을 포함한다.
상기 리세스 영역이 형성된 후, 상기 반도체 기판의 비활성영역에 소자분리막을 형성하는 단계를 더 포함한다.
상기 플로팅 게이트 전극용 패턴을 형성한 후, 유전막, 콘트롤 게이트 전극용 패턴을 형성하는 단계가 더 포함한다.
상기 리세스 영역은 상기 콘트롤 게이트 전극용 패턴보다 작은 폭으로 형성되도록 하는 것을 포함한다.
상기 플로팅 게이트 전극용 패턴은 폴리 실리콘막을 형성한 후 패터닝하여 형성하는 것을 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1a 내지 도 3a는 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 레이아웃도이고, 도 1b 내지 도 3b는 본 발명의 플래쉬 메모리 소자의 제조방법을 설명하기 위해 비트라인 방향으로 절단된 단면도들이고, 도 1c 내지 도 3c는 본 발명의 플래쉬 메모리소자의 제조방법을 설명하기 위해 워드라인 방향으로 절단된 단면도들이다.
도 1a, 도 1b 및 도 1c를 참조하면, 활성영역 및 비활성영역으로 구분 정의된 반도체 기판(10)에서 게이트 전극 패턴이 형성될 활성영역(Act)을 노출하는 포토레지스트 패턴(미도시)을 형성한다. 이 포토레지스트 패턴을 식각 마스크로 활성영역으로 정의된 반도체 기판의 소정 깊이를 식각하여, 활성영역(Act)의 반도체 기판에 리세스 영역(R: recess region)을 형성한다.
상기 리세스 영역(R)은 이후 형성될 플로팅 게이트 전극용 제1 폴리 실리콘막의 형성면적을 반도체기판의 내부 중심방향으로 증가시키기 위해 형성되는 영역 으로, 이 영역(R)은 반도체 기판의 소정 깊이(D)가 식각되어 형성된다.
상기 리세스 영역(R)은 반도체 기판의 표면에서 중심방향으로 200~ 400Å 정도의 깊이만큼 형성되도록 하고, 이후 형성될 콘트롤 게이트 전극용 제2 폴리실리콘막보다 작은 폭으로 형성되도록 한다.
도 2a, 도 2b 및 도 2c를 참조하면, 상기 리세스 영역(R)이 정의된 결과물 의 비활성 영역상에 소자분리막(12)을 형성한다.
상기 소자분리막의 형성은 리세스 영역(R)이 형성된 결과물 전면 상부에 패드 산화막(미도시) 및 패드 질화막(미도시)을 순차적으로 형성한다. 상기 패드 질화막(미도시) 상부의 소정 영역에 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 패드 질화막, 패드 산화막 및 반도체 기판의 소정 깊이를 순차적으로 식각하여 트렌치를 형성한다. 상기 형성된 트렌치에 트렌치 매립용 절연막을 형성하고, 패드 질화막(미도시)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 소자 분리막을 형성한다. 이어서, 패드 질화막(미도시)을 제거하는 식각 공정을 수행함으로써, 소자 분리막(12)의 형성을 완료한다.
도 3a, 도 3b 및 도 3c를 참조하면, 소자분리막(12)이 형성된 결과물상에 터널 산화막(14)을 형성하고, 플로팅 게이트 전극용 제1 폴리 실리콘막을 형성한다. 이어서, 제1 폴리 실리콘막(16)상의 소정 영역에 플로팅 게이트 전극용 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 식각하여 플로팅 게이트 전극용 패턴(16)을 형성한다.
상기 반도체 기판의 표면으로부터 소정 깊이 식각되어 형성된 리세스 영역 (R)에도 상기 플로팅 게이트 전극 패턴(16)이 형성되므로, 기존의 반도체 기판 표면에만 형성되는 플로팅 게이트 전극 패턴보다 활성영역과의 접촉 면적이 증가(D만큼)되게 된다.
다시 말해, 기존에는 플로팅 게이트 전극용 폴리실리콘막이 반도체 기판 표면에만 형성되어 있었지만, 도 3b에 도시된 바와 같이 플로팅 게이트 전극용 폴리실리콘막의 일부는 리세스 영역(R) 내부에 형성되고, 일부는 반도체 기판 표면이상의 높이에도 형성되므로, 폴리 실리콘막과 활성영역과의 접촉 면적이 증가되게 된다.
상기 플로팅 게이트 전극 패턴(16) 상에 유전막인 ONO막(18), 콘트롤 게이트 전극용 제3 폴리 실리콘막(20), 텅스텐 실리사이드막(22), 실리콘 질화막(24)을 순차적으로 형성함으로써, 본 공정을 완료한다.
도면에는 도시되지 않았지만, 상기 실리콘 질화막(24)의 소정 영역에 콘트롤 게이트 전극용 포토레지스트 패턴(미도시)을 형성한다. 이 포토레지스트 패턴을 식각마스크로 실리콘 질화막(24), 텅스텐 실리사이드막(22) 및 콘트롤 게이트 전극용 제3 폴리 실리콘막(20)을 식각하여 콘트롤 게이트 전극 패턴을 형성하게 된다.
본 발명에 의하면, 상기 반도체 기판의 표면으로부터 소정 깊이 식각되어 형성된 리세스 영역에도 상기 플로팅 게이트 전극 패턴이 형성됨으로써, 기존의 반도체 기판 표면에만 형성되는 플로팅 게이트 전극 패턴보다 활성영역과의 접촉 면적이 증가되게 되어, 플래쉬 메모리소자의 낮아지는 문턱전압을 증가시키게 된다.
본 발명에 의하면, 활성영역과의 접촉 면적이 증가되는 플로팅 게이트 전극 패턴을 갖게 됨으로써, 낮은 문턱 전압에서도 게이트 전극의 턴온되는 문제로 인해 언더 프로그램되는 것을 방지할 수 있게 되고, 비선택 셀의 프로그램을 방지할 수 있어 데이터 신뢰도를 높일 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 반도체 기판의 표면으로부터 소정 깊이 식각되어 형성된 리세스 영역에도 상기 플로팅 게이트 전극 패턴이 형성됨으로써, 기존의 반도체 기판 표면에만 형성되는 플로팅 게이트 전극 패턴보다 활성영역과의 접촉 면적이 증가되게 되어, 플래쉬 메모리소자의 낮아지는 문턱전압을 증가시키게 되는 효과가 있다.
본 발명에 의하면, 활성영역과의 접촉 면적이 증가되는 플로팅 게이트 전극 패턴을 갖게 됨으로써, 낮은 문턱 전압에서도 게이트 전극의 턴온되는 문제로 인해 언더 프로그램되는 것을 방지할 수 있게 되고, 비선택 셀의 프로그램을 방지할 수 있어 데이터 신뢰도를 높일 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (6)
- 활성영역 및 비활성영역으로 구분 정의된 반도체 기판을 제공하는 단계;상기 활성영역으로 정의된 반도체 기판을 표면에서 중심방향으로 소정 깊이 제거하여 리세스 영역을 형성하는 단계; 및상기 활성영역에 플로팅 게이트 전극용 패턴을 형성하되, 상기 플로팅 게이트 전극용 패턴의 일부는 상기 리세스 영역 내부에 형성되고, 상기 플로팅 게이트 전극용 패턴의 다른 일부는 상기 반도체 기판 표면 위로 형성되는 단계를 포함하는 플래쉬 메모리소자의 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 리세스 영역은상기 반도체 기판의 표면에서 중심방향으로 200~ 400Å 정도의 깊이만큼 형성되도록 하는 것을 포함하는 플래쉬 메모리소자의 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 리세스 영역이 형성된 후,상기 반도체 기판의 비활성영역에 소자분리막을 형성하는 단계를 더 포함하는 플래쉬 메모리소자의 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 플로팅 게이트 전극용 패턴을 형성한 후,유전막, 콘트롤 게이트 전극용 패턴을 형성하는 단계가 더 포함되는 플래쉬 메모리소자의 게이트 전극 형성방법.
- 제1 항 또는 제4 항에 있어서, 상기 리세스 영역은상기 콘트롤 게이트 전극용 패턴보다 작은 폭으로 형성되도록 하는 것을 포함하는 플래쉬 메모리소자의 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 플로팅 게이트 전극용 패턴은폴리 실리콘막을 형성한 후 패터닝하여 형성하는 것을 포함하는 플래쉬 메모리소자의 게이트 전극 형성방법.
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| KR1020050030051A KR20060107700A (ko) | 2005-04-11 | 2005-04-11 | 플래쉬 메모리소자의 게이트 전극 형성방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7915120B2 (en) | 2008-09-05 | 2011-03-29 | Hynix Semiconductor Inc. | Method of fabricating non-volatile memory device |
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2005
- 2005-04-11 KR KR1020050030051A patent/KR20060107700A/ko not_active Application Discontinuation
Cited By (1)
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| US7915120B2 (en) | 2008-09-05 | 2011-03-29 | Hynix Semiconductor Inc. | Method of fabricating non-volatile memory device |
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