KR100671609B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 본 발명의 사상은 셀 영역 및 주변회로 영역이 구분 정의된 반도체 기판 상에 소자 분리막을 형성하는 단계, 상기 소자분리막이 형성된 결과물 전면에 질화막 및 산화막을 순차적으로 형성하는 단계 및 상기 산화막이 형성된 결과물에서 상기 셀영역 및 주변회로 영역의 경계지점에서의 상기 주변회로 영역에 형성된 상기 소자분리막 상에만 질화막 및 산화막이 형성되도록 패터닝하는 단계를 포함한다.
기생트랜지스터

Description

반도체 소자의 제조방법{Method of manufacturing in a semiconductor device}
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 22: 소자분리막
24: 질화막 26: 산화막
16, 28: 폴리실리콘막
본 발명은 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 이레이즈(erase) 동작은 셀 영역 및 주변회로 영역들이 포함된 전영역에 동시에 진행되는 데, 이 전영역에 동시에 적용되는 이레이즈 동작시 셀 영역과 주변회로 영역 경계부분에 기생트랜지스터가 형성된다.
상기 기생트랜지스터에는 누설전류가 발생되어 이레이즈 바이어스가 떨어져 이레이즈가 안되는 불량이 발생하는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 기생트랜지스터의 누설전류를 감소시켜 이레이즈가 안되는 영역이 존재하지 않도록 하는 반도체 소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 셀 영역 및 주변회로 영역이 구분 정의된 반도체 기판 상에 소자 분리막을 형성하는 단계, 상기 소자분리막이 형성된 결과물 전면에 질화막 및 산화막을 순차적으로 형성하는 단계 및 상기 산화막이 형성된 결과물에서 상기 셀영역 및 주변회로 영역의 경계지점의 주변회로 영역에 형성된 상기 소자분리막 상에만 질화막 및 산화막이 형성되도록 패터닝하는 단계를 포함한다.
상기 질화막은 200Å의 두께로 형성하는 것이 바람직하고, 상기 질화막은 상기 산화막 식각 공정시 하부에 형성된 상기 소자분리막의 마스크로써 형성하는 것이 바람직하다.
상기 소자 분리막은 패드 산화막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 패드 질화막을 순차적으로 형성하는 단계, 상기 패드 질화막의 소정 영역 상에 트렌치 정의용 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 상기 패드 질화막, 상기 플로팅 게이트 전극용 제1 폴리실리콘막, 상기 패드 산화막, 상기 반도체 기판의 소정영역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내부에만 트렌치 매립용 절연막을 형성하는 단계 및 상기 패드 질화막을 제거하는 단계를 통해 형성되는 것이 바람직하다.
상기 산화막 및 질화막 패터닝 공정후, 상기 결과물 전면에 플로팅 게이트 전극용 제2 폴리실리콘막을 형성하고, 이를 패터닝하여 플로팅 게이트 전극을 형성하는 단계 및 상기 결과물 전면에 ONO막 및 콘트롤 게이트 전극용 제3 폴리실리콘막을 형성하는 단계를 더 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, P형 반도체 기판(10) 내부에 P형 웰(12)이 형성되고, 상기 P형 웰(12) 내부에 N형 웰(14)이 형성되어 만들어진 삼중웰을 형성한다.
상기 삼중 웰이 형성된 반도체 기판(10)은 셀 영역(A)과 주변회로 영역(B)으로 크게 구분 정의된다.
상기 삼중웰이 형성된 반도체 기판 상에 패드 산화막(16), 플로팅 게이트 전극용 제1 폴리 실리콘막(18), 패드 질화막(미도시)을 순차적으로 형성한다.
상기 패드 질화막(미도시) 상부의 소정 영역에 포토레지스트 패턴(미도시)을 형성하고 이를 식각 마스크로 식각공정을 수행하여 활성영역을 한정하는 트렌치를 정의한다.
상기 트렌치가 형성된 결과물 전면에 산화공정을 수행하여, 트렌치의 측벽에 측벽 산화막(20)을 형성한다.
이어서, 상기 측벽 산화막(20)이 형성된 결과물 전면에 트렌치 매립용 절연막을 형성하고, 패드 질화막(미도시)이 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하여 소자 분리막(22)을 형성한다. 상기 패드 질화막(미도시)을 제거하는 공정을 진행한다.
이어서, 상기 결과물 전면에 질화막(24) 및 산화막(26)을 순차적으로 형성한다.
상기 질화막(24)은 200Å 정도의 두께로 형성하고, 상기 산화막 식각공정시 하부의 소자분리막의 마스크로써 형성한다.
상기 질화막 및 산화막은 게이트 전극에 0V가 인가될 때 기생트랜지스터의 누설전류 제거용으로 형성한다.
다시 말해, 상기와 같이 질화막(24) 및 산화막(26)이 형성되도록 함으로써, 상기 소자의 이레이즈(erase) 동작시 게이트 전극에 0V가 가해질 때, 반도체 기판에 발생되는 기생트랜지스터의 누설전류가 최소화되도록 한다. 즉, 반도체 기판 대 게이트 전극의 기생트랜지스터의 누설전류가 발생할 수 있는 사이즈를 종래보다 추가로 더 확보하게 됨으로써, 기생트랜지스터의 누설전류가 감소되도록 한다.
상기 셀 영역(A)과 주변회로 영역(B) 경계에 있는 주변회로영역(B) 상에 질화막(24) 및 산화막(26)이 잔존하도록 하기 위해 포토레지스트 패턴(PR)을 형성한다. 상기 포토레지스트 패턴(PR)을 식각 마스크로 식각 공정을 수행하여 셀영역(A)과 주변회로 영역(B)의 경계에 위치한 주변회로 영역 상에만 산화막(26), 질화막(24)이 잔존하도록 한다.
셀영역(A)과 주변회로 영역(B)의 경계에 위치한 주변회로 영역 상에 형성된 질화막 및 산화막으로 인해, 기생트랜지스터의 누설전류가 감소하게 된다.
도 2를 참조하면, 상기 결과물 전면에 플로팅 게이트 전극용 제2 폴리 실리콘막(28)을 형성한 후 패터닝한다. 상기 주변회로영역(B)상에 형성된 패터닝된 제2 폴리 실리콘막(28)은 상기 산화막(26) 상에 형성된다.
도 3을 참조하면, 상기 결과물 전면에 ONO막(30)을 형성하고, 콘트롤 게이트 전극용 제3 폴리 실리콘막(32)을 형성함으로써, 본 공정을 완료한다.
본 발명에 의하면, 주변회로 영역 상에 형성된 질화막 및 산화막으로 인해, 기생트랜지스터의 누설전류가 감소하게 된다.
또한, 본 발명에 의하면, 기생트랜지스터의 누설전류를 감소시키게 됨으로써, 웰간의 거리를 감소시켜 삼중웰의 사이즈를 줄일 수 있어 칩 사이즈를 감소시키게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 주변회로 영역 상에 형성된 질화막 및 산화막으로 인해, 기생트랜지스터의 누설전류가 감소하게 되는 효과가 있다.
또한, 본 발명에 의하면, 기생트랜지스터의 누설전류를 감소시키게 됨으로써, 웰간의 거리를 감소시켜 삼중웰의 사이즈를 줄일 수 있어 칩 사이즈를 감소시키게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (4)

  1. 셀 영역 및 주변회로 영역이 구분 정의된 반도체 기판 상에 소자 분리막을 형성하는 단계;
    상기 소자분리막이 형성된 결과물 전면에 질화막 및 산화막을 순차적으로 형성하는 단계; 및
    상기 산화막이 형성된 결과물에서 상기 셀영역 및 주변회로 영역의 경계지점에서의 주변회로 영역에 형성된 상기 소자분리막 상에만 질화막 및 산화막이 형성되도록 패터닝하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1 항에 있어서, 상기 질화막은
    상기 산화막 식각 공정시 하부에 형성된 상기 소자분리막의 마스크로써 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1 항에 있어서, 상기 소자 분리막은
    패드 산화막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 질화막의 소정 영역 상에 트렌치 정의용 포토레지스트 패턴을 형 성한 후 이를 식각 마스크로 상기 패드 질화막, 상기 플로팅 게이트 전극용 제1 폴리실리콘막, 상기 패드 산화막, 상기 반도체 기판의 소정영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내부에만 트렌치 매립용 절연막을 형성하는 단계; 및
    상기 패드 질화막을 제거하는 단계를 통해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1 항에 있어서, 상기 산화막 및 질화막 패터닝 공정후,
    상기 결과물 전면에 플로팅 게이트 전극용 제2 폴리실리콘막을 형성하고, 이를 패터닝하여 플로팅 게이트 전극을 형성하는 단계; 및
    상기 결과물 전면에 ONO막을 형성하고, 상기 ONO막의 소정 영역에 콘트롤 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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