KR20050079551A - 플래쉬 메모리소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리소자의 소자 분리막 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판에 게이트 산화막, 플로팅 게이트 전극용 실리콘막, 버퍼산화막, 패드 질화막을 순차적으로 형성하는 단계, 상기 패드 질화막 상부의 소정 영역에 포토레지스트 패턴을 형성하고 이를 식각 마스크로 상기 패드 질화막, 상기 버퍼 산화막, 상기 플로팅 게이트 전극용 실리콘막, 상기 게이트 산화막 및 상기 반도체 기판의 소정 깊이를 식각하여 트렌치 패턴을 정의하는 단계, 상기 트렌치 패턴이 포함된 결과물의 포토레지스트 패턴을 제거하는 단계, 상기 포토레지스트 패턴이 제거된 결과물 전면에 절연막을 형성하는 단계, 상기 절연막이 포함된 결과물전면에 패드 질화막이 노출될 때까지 평탄화 공정을 수행하는 단계, 상기 노출된 패드질화막의 제거공정과 상기 버퍼 산화막의 제거공정을 각각 수행하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 소자 분리막 형성방법에 관한 것이다.
일반적으로 플래쉬 메모리소자의 소자분리막 형성공정은, 웰영역 및 문턱전압 조절을 위한 영역이 형성된 반도체 기판에 고/저전압용 게이트 산화막, 플로팅 게이트 전극용 실리콘막, 패드 질화막을 순차적으로 형성하고, 패드 질화막을 포함한 결과물 상에 소자분리막을 정의하는 포토레지스트 패턴을 형성한다.
이를 식각마스크로 패드 질화막, 플로팅 게이트 전극용 실리콘막, 고/저전압용 게이트 산화막 및 반도체 기판의 소정영역까지 식각하여 트렌치 패턴을 형성한 후, 이 트렌치 패턴에 매립용 산화막을 형성하고, 패드 질화막을 제거하여 소자분리막의 형성을 완료한다.
이때, 트렌치 패턴 형성용 식각 공정시 포토레지스트 패턴만으로 패드 질화막, 플로팅 게이트 전극용 실리콘막, 고/저전압용 게이트 산화막 및 반도체 기판의 소정깊이를 식각하여 트렌치 패턴을 형성하게 되면, 포토레지스트 패턴의 마진은 줄어들게 된다.
이 포토레지스트 패턴의 마진 부족은 플래쉬 메모리소자의 디자인룰이 감소됨에 따라 더욱 심해진다.
따라서 포토레지스트 패턴의 마진을 증가시키기 위해, 하부의 패드 질화막 두껍게 증착하고 패터닝하여, 포토레지스트 패턴을 제거한 후 패터닝된 패드 질화막만을 식각마스크로 사용하여 트렌치 형성식각공정을 수행하면, 포토레지스트 패턴의 마진은 증가되지만, 식각 공정시 폴리머의 생성이 억제되어 트렌치 패턴의 표면을 보호해주지 못하기 때문에 트렌치 패턴의 표면 거칠기를 증가시키게 되어 소자 특성을 열화시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 플래쉬 메모리 소자의 소자 분리막 형성 공정시 소자 특성을 향상시킬 수 있는 플래쉬 메모리소자의 소자분리막 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판에 게이트 산화막, 플로팅 게이트 전극용 실리콘막, 버퍼산화막, 패드 질화막을 순차적으로 형성하는 단계, 상기 패드 질화막 상부의 소정 영역에 포토레지스트 패턴을 형성하고 이를 식각 마스크로 상기 패드 질화막, 상기 버퍼 산화막, 상기 플로팅 게이트 전극용 실리콘막, 상기 게이트 산화막 및 상기 반도체 기판의 소정 깊이를 식각하여 트렌치 패턴을 정의하는 단계, 상기 트렌치 패턴이 포함된 결과물의 포토레지스트 패턴을 제거하는 단계, 상기 포토레지스트 패턴이 제거된 결과물 전면에 절연막을 형성하는 단계, 상기 절연막이 포함된 결과물전면에 패드 질화막이 노출될 때까지 평탄화 공정을 수행하는 단계, 상기 노출된 패드질화막의 제거공정과 상기 버퍼 산화막의 제거공정을 각각 수행하는 단계를 포함한다.
상기 버퍼 산화막은 50~ 150Å 정도의 두께로 형성하는 것이 바람직하다.
상기 패드 질화막은 300~ 800Å 정도의 두께로 형성하는 것이 바람직하다.
상기 평탄화공정은 상기 트렌치 패턴에 매립된 절연막에 대한 고선택비를 갖는 슬러리를 사용하여 수행하는 것이 바람직하다.
상기 평탄화공정은 CeO2가 포함된 슬러리를 사용하는 CMP 공정인 것이 바람직하다.
상기 절연막은 HDP 산화막으로 형성하는 것이 바람직하다.
상기 패드질화막의 제거공정은 핫(hot) 인산베스(bath)에서 습식(wet)방식으로 제거하는 것이 바람직하다.
상기 버퍼 산화막의 제거공정은 HF가 포함된 용액으로 제거하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘 재질로 이루어진 반도체 기판(30) 전면 상부에 고전압용 게이트 산화막(미도시) 및 셀/저전압용 게이트 산화막(32)으로 형성된 게이트 산화막, 플로팅 게이트 전극용 실리콘막(34), 버퍼 산화막(36) 및 패드 질화막(38)을 순차적으로 형성하고, 제1 패드 질화막(38) 상부의 소정 영역에 포토레지스트 패턴(PR)을 형성한다. 이 형성된 포토레지스트 패턴(PR)을 식각 마스크로 패드 질화막(38), 버퍼 산화막(36), 플로팅 게이트 전극용 실리콘막(34), 게이트 산화막(32) 및 반도체 기판의 소정 깊이를 식각하여 트렌치 패턴(TP)을 정의한다.
상기 반도체 기판(30)은 고전압 영역과 주변회로 영역으로 구분 정의되어 있고, 본 발명의 도면에서는 주변회로 영역만 도시하고 있고, 각 영역에 적합한 트랜지스터가 선택적으로 형성될 수 있다.
상기 고전압용 게이트 산화막(미도시)은 250~ 400Å 정도의 두께로 형성할 수 있고, 상기 셀/저전압용 게이트 산화막(32a)은 75~ 90Å 정도의 두께로 형성할 수 있다.
상기 플로팅 게이트 전극용 실리콘막(34)은 200~ 600Å 정도의 두께로 형성할 수 있고, 언도프드된 비결정질 실리콘막, 언도프드된 다결정막, 도프드된 비결정질 실리콘막 및 도프드된 다결정막 중 어느 하나를 단층 또는 다층으로 형성할 수 있다.
상기 버퍼 산화막(36)은 이후 제거되는 패드 질화막(38)의 제거 공정시 하부의 플로팅 게이트 전극용 실리콘막(34)의 손상을 방지하기 위한 목적으로 형성하는 데, 50~ 150Å 정도의 두께로 형성한다.
상기 패드 질화막(38)은 이후 수행되는 평탄화 공정시 평탄화 정지막으로 사용되고, 패턴 형성을 위한 마스킹 공정시 반사방지막의 역할을 수행하기 위해 형성하는 데, 300~ 800Å 정도의 두께로 형성할 수 있다.
상기 평탄화 정지막으로 사용되는 얇은 두께의 패드 질화막(38)은 상기 트렌치 패턴 형성 공정시 하부에 증착된 막질들의 로스(loss)를 방지할 수 있게 된다.
도 2를 참조하면, 상기 결과물 전면에 상기 공정들을 통해 발생된 잔류물을 제거하는 세정 공정을 수행한다. 이어서, 상기 형성된 트렌치 패턴(TP)의 측벽에 측벽 산화막(미도시)을 형성하는 산화공정을 수행한다. 이어서, 상기 결과물의 트렌치를 매립하는 산화막(40)을 형성한다. 이 매립용 산화막(40)은 HDP 산화막으로 형성한다.
도 3을 참조하면, 상기 결과물의 포토레지스트 패턴(PR)을 제거하는 공정을 수행하고, 이 상기 산화막(40)이 형성된 결과물 전면에 패드 질화막이 노출될 때까지 CMP공정을 수행한다. 이어서, 상기 CMP공정이 완료된 결과물의 패드 질화막(38)과 버퍼 산화막(36)을 제거하는 공정을 각각 수행하여, 트렌치(T) 형성을 완료한다.
상기 CMP 공정은 상기 트렌치에 매립된 산화막에 대한 고선택비 슬러리를 사용하여 수행하는 데, 이 슬러리는 CeO2가 포함된 슬러리를 사용할 수 있다.
상기 패드 질화막(38)은 핫(hot) 인산 베스(bath)에서 습식(wet)방식으로 제거할 수 있고, 상기 버퍼 산화막(36)은 HF가 포함된 용액으로 플로팅 게이트 전극용 실리콘막 상부에 남은 산화막(40)을 제거할 수 있다.
상기 패드질화막(38) 및 버퍼 산화막(36)의 제거가 완료되어 트렌치 형성이 완료된 결과물에 플로팅 게이트전극, ONO막 및 플로팅 게이트 전극을 형성하여 플래쉬 메모리 소자의 게이트 전극 형성을 완료한다.
본 발명에 의하면, CMP 공정시 평탄화 정지막으로 얇은 패드 질화막을 사용함으로써, 트렌치 표면 거칠기가 향상되고, 얇은 패드 질화막으로 인해 공정이 단순화된다.
또한, 본 발명에 의하면, 얇은 패드 질화막으로 인해 포토레지스트 막의 두께를 감소시킬 수 있어 포토레지스트 패턴의 마진을 증가시켜, 패턴의 신뢰성을 향상시키게 되고, 트렌치 패턴 공정의 안정성을 향상시키게 된다.
또한, 본 발명에 의하면, CMP 공정시 평탄화 정지막으로 한 층의 패드 질화막을 사용함으로써, 식각공정의 마진을 향상시키게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, CMP 공정시 평탄화 정지막으로 얇은 패드 질화막을 사용함으로써, 트렌치 표면 거칠기가 향상되고, 얇은 패드 질화막으로 인해 공정이 단순화되는 효과가 있다.
또한, 본 발명에 의하면, 얇은 패드 질화막을 사용함으로써, 포트렌치 표면 거칠기가 향상되면서 동시에 포토레지스트 패턴의 마진을 증가시켜 패턴의 신뢰성을 향상시키게 되고, 트렌치 패턴 공정의 안정성을 향상시키게 되는 효과가 있다.
또한, 본 발명에 의하면, CMP 공정시 평탄화 정지막으로 한 층의 패드 질화막을 사용함으로써, 식각공정의 마진을 향상시키게 하는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 내지 도 3은 본 발명에 따른 플래쉬 메모리소자의 소자분리막 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
30: 반도체 기판 32: 게이트 산화막
34: 폴리실리콘막 36: 버퍼산화막
38: 패드 질화막 40: 산화막
Claims (8)
- 반도체 기판에 게이트 산화막, 플로팅 게이트 전극용 실리콘막, 버퍼산화막, 패드 질화막을 순차적으로 형성하는 단계;상기 패드 질화막 상부의 소정 영역에 포토레지스트 패턴을 형성하고 이를 식각 마스크로 상기 패드 질화막, 상기 버퍼 산화막, 상기 플로팅 게이트 전극용 실리콘막, 상기 게이트 산화막 및 상기 반도체 기판의 소정 깊이를 식각하여 트렌치 패턴을 정의하는 단계;상기 트렌치 패턴이 포함된 결과물의 포토레지스트 패턴을 제거하는 단계;상기 포토레지스트 패턴이 제거된 결과물 전면에 절연막을 형성하는 단계;상기 절연막이 포함된 결과물전면에 패드 질화막이 노출될 때까지 평탄화 공정을 수행하는 단계; 및상기 노출된 패드 질화막의 제거공정과 상기 버퍼 산화막의 제거공정을 각각 수행하는 단계를 포함하는 플래쉬 메모리소자의 소자분리막 형성방법.
- 제1 항에 있어서, 상기 버퍼 산화막은50~ 150Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 소자분리막 형성방법.
- 제1 항에 있어서, 상기 패드 질화막은300~ 800Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 소자분리막 형성방법.
- 제1 항에 있어서, 상기 평탄화공정은상기 트렌치 패턴에 매립된 절연막에 대한 고선택비를 갖는 슬러리를 사용하여 수행하는 것을 특징으로 하는 것을 특징으로 하는 플래쉬 메모리소자의 소자분리막 형성방법.
- 제1 항에 있어서, 상기 평탄화공정은CeO2가 포함된 슬러리를 사용하는 CMP 공정인 것을 특징으로 하는 플래쉬 메모리소자의 소자분리막 형성방법.
- 제1 항에 있어서, 상기 절연막은HDP 산화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 소자분리막 형성방법.
- 제1 항에 있어서, 상기 패드질화막의 제거공정은핫(hot) 인산베스(bath)에서 습식(wet)방식으로 수행하는 것을 특징으로 하는 플래쉬 메모리소자의 소자분리막 형성방법.
- 제1 항에 있어서, 상기 버퍼 산화막의 제거공정은HF가 포함된 용액으로 제거하는 것을 특징으로 하는 플래쉬 메모리소자의 소자분리막 형성방법.
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| KR100828752B1 (ko) * | 2006-03-24 | 2008-05-09 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 |
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2004
- 2004-02-06 KR KR1020040008039A patent/KR20050079551A/ko not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |