KR100691938B1 - 플래쉬 메모리소자의 제조방법 - Google Patents

플래쉬 메모리소자의 제조방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 본 발명은 반도체 기판 상에 스크린 산화막 및 패드막을 형성하고, 상기 막질들을 패터닝하여 비활성영역에 트렌치를 형성하면서 동시에 활성영역을 정의하는 단계, 상기 트렌치 및 패드막의 측벽에 측벽 산화막을 형성하는 단계, 상기 측벽 산화막이 형성된 결과물 상에 트렌치 매립용 절연막을 형성한 후, 상기 패드막이 노출될 때까지 평탄화 공정을 수행하여, 상기 비활성영역에 소자분리막을 형성하는 단계, 상기 트렌치 매립용 절연막 및 측벽 산화막을 소정 깊이 식각 제거하는 단계, 상기 결과물의 경계를 따라 제1 희생막을 형성하고, 상기 결과물 전면에 제2 희생막을 형성한 후, 상기 패드막이 노출될 때까지 평탄화 공정을 수행하는 단계, 상기 소자분리막 상에 형성된 상기 제1 및 제2 희생막의 상부에 캡핑막을 형성하고, 노출된 상기 패드막을 제거하여 상기 스크린 산화막을 노출시키는 단계, 상기 캡핑막, 상기 제1 희생막의 측벽, 상기 스크린 산화막 각각을 제거하는 단계, 상기 결과물 전면에 플로팅 게이트용 도전막을 형성하고 상기 제2 희생막이 노출될 때까지 평탄화 공정을 수행하는 단계 및 상기 제2 희생막을 제거하는 단계를 포함한다.
SAFG

Description

플래쉬 메모리소자의 제조방법{Method of manufacturing in flash memory device}
도 1 내지 도 8은 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 스크린 산화막
20: 소자분리막 22: 희생 산화막
24: 희생 질화막 28: 터널 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 SAFG(Self-Aligned Floating Gate) 공정을 적용하는 플래쉬 메모리소자의 제조방법에 관한 것이다.
플래쉬 메모리소자의 집적도가 높아짐에 따라, 활성 영역 상에 형성되는 도 전층과 소자 분리 영역을 정렬시키는데 어려움이 있다.
정렬의 어려움을 해결하고자 SAFG(Self-Aligned Floating Gate) 공정이 적용되고 있는 데, 이를 보다 상세히 설명하면 다음과 같다.
우선, 반도체 기판 상부에 스크린 산화막 및 패드막을 형성하고 이 막들을 패터닝하여 반도체 기판의 소자분리영역에 트렌치를 형성한다.
이어서, 상기 형성된 트렌치 내부에만 트렌치 매립용 절연막을 형성하여 소자 분리막을 정의하고, 상기 패드막 및 스크린 산화막을 제거한 후, 상기 막질들이 제거된 영역 즉, 반도체 기판보다 높게 돌출된 소자 분리막 사이에 도전층을 매립하여 플로팅 게이트를 형성한다.
한편, 상기 스크린 산화막 및 패드막이 제거될 때, 소자 분리막을 형성하고 있는 트렌치 매립용 절연막의 측벽 또한 제거됨으로써 액티브 영역에 모트(moat)가 발생된다.
이때, 상기 모트가 발생된 활성 영역에 터널 산화막을 형성하게 되면 터널 산화막의 두께는 활성영역의 중심부보다 활성영역의 에지부에 얇게 형성된다.
이로 인해 셀 동작시 활성영역에 에지에서 누설전류를 발생시킬 수 있으며 프로그램이나 이레이저와 같은 높은 전압이 요구되는 동작에 있어서 활성영역의 중심부보다 에지부에 강한 전기장을 받게 되는 문제점이 발생한다.
또한, 상기 스크린 산화막 및 패드막이 제거될 때, 소자분리막의 상부가 제거되는 데, 이로 인해 형성될 플로팅 게이트간의 쇼트가 발생될 수 있고 유전막의 형성이 어려워지는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 SAFG 공정 수행시 소자분리막의 손상이 방지되면서 동시에 활성영역의 에지부에서 터널 산화막의 시닝(thinning)을 줄이는 플래쉬 메모리소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 스크린 산화막 및 패드막을 형성하고, 상기 막질들을 패터닝하여 비활성영역에 트렌치를 형성하면서 동시에 활성영역을 정의하는 단계, 상기 결과물에 산화공정을 수행하여. 상기 트렌치 및 패드막의 측벽에 측벽 산화막을 형성하는 단계, 상기 측벽 산화막이 형성된 결과물 상에 트렌치 매립용 절연막을 형성한 후, 상기 패드막이 노출될 때까지 평탄화 공정을 수행하여, 상기 비활성영역에 소자분리막을 형성하는 단계, 상기 스크린 산화막과 상기 패드막의 측벽이 노출되도록 상기 트렌치 매립용 절연막 및 측벽 산화막을 소정 깊이 식각 제거하는 단계, 상기 결과물의 경계를 따라 제1 희생막을 형성하고, 상기 결과물 전면에 제2 희생막을 형성한 후, 상기 패드막이 노출될 때까지 평탄화 공정을 수행하는 단계, 상기 소자분리막 상에 형성된 상기 제1 및 제2 희생막의 상부에 캡핑막을 형성하고, 노출된 상기 패드막을 제거하여 상기 스크린 산화막을 노출시키는 단계, 상기 캡핑막, 상기 제1 희생막의 측벽, 상기 스크린 산화막 각각을 제거하는 단계, 상기 결과물 전면에 플로팅 게이트용 도전막을 형성하고 상기 제2 희생막이 노출될 때까지 평탄화공정을 수행하는 단계 및 상기 제2 희생막을 제거하는 단계를 포함한다.
상기 제1 희생막은 산화막으로 형성한다.
상기 제2 희생막은 질화막으로 형성한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 8은 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 상에 스크린 산화막(12a), 패드 질화막(14), 하드마스크용 폴리 실리콘막(16)을 순차적으로 형성하고, 상기 폴리실리콘막(16)상의 소정영역에 소자분리막 정의용 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 패턴을 식각 마스크로 상기 폴리실리콘막(16), 패드 질화막(14), 스 크린 산화막(12a) 및 반도체 기판의 소정 깊이를 식각하여 트렌치(T)를 형성한다.
도 2를 참조하면, 상기 트렌치(T)가 형성된 결과물 상에 하드마스크용 폴리실리콘막(16)을 제거하는 식각공정을 수행한다.
이어서, 상기 결과물 전면에 산화공정을 수행하여, 상기 트렌치(T) 및 패드질화막(14)의 측벽 및 상면에도 측벽 산화막(18)을 형성한다. 이때, 상기 산화공정 수행시 트렌치의 상부에만 형성되어 있던 스크린 산화막(12a)이 트렌치의 상측벽부분에까지 형성된다(12b).
도 3을 참조하면, 상기 측벽 산화막(18)이 형성된 트렌치에 매립되도록 트렌치 매립용 절연막(20)을 형성하고, 상기 패드 질화막(14)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행한다. 이어서, 상기 스크린 산화막(12b)과 상기 패드질화막(14)의 측벽이 노출되도록 상기 트렌치 매립용 절연막(20) 및 측벽 산화막(18)을 소정 깊이 식각하여 제거한다(R영역 형성).
도 4를 참조하면, 상기 결과물의 경계를 따라 희생 산화막(22)을 형성하고, 상기 결과물 전면에 희생 질화막(24)을 형성하고, 상기 결과물 상에 패드 질화막(14)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행한다.
이때, 상기 희생 산화막(22) 및 희생 질화막(24)은 상기 트렌치 매립용 절연막(20) 및 측벽 산화막(18)이 소정 깊이 제거된 영역에 형성된다.
도 5를 참조하면, 상기 소자분리막(20)상에 형성된 희생 산화막(22) 및 희생 질화막(24)상에 캡핑 산화막(26)을 형성하고, 상기 캡핑막(26)이 구비된 결과물 상에 패드 질화막(14)을 제거하는 식각공정을 수행한다.
상기 캡핑 산화막(26)은 상기 패드 질화막(14)의 제거 공정시 상기 희생 산화막(22) 및 희생 질화막(24)이 손상되지 않도록 하여. 상기 패드 질화막(14)의 제거 공정시 소자분리막(20)이 손상되지 않도록 한다.
도 6을 참조하면, 상기 캡핑 산화막(26)을 제거하는 식각공정을 수행하고, 상기 캡핑 산화막의 제거로 노출된 희생 산화막(22)의 측벽 및 스크린 산화막(12b)을 제거하는 식각공정을 수행한다. 따라서 상기 스크린 산화막(12b) 및 희생 산화막(22)의 측벽이 제거됨으로써 터널 산화막과 플로팅 게이트가 형성될 영역(R')이 정의된다.
이어서, 상기 노출된 활성영역의 반도체 기판(10) 상에 터널 산화막(28)을 형성한다.
도 7을 참조하면, 상기 터널 산화막(28)이 형성된 결과물 상에 플로팅 게이트용 폴리 실리콘막(30)을 형성하고, 상기 희생 질화막(24)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 플로팅 게이트를 형성한다.
한편, 상기 트렌치 매립용 절연막(20) 및 측벽 산화막(18)을 소정 깊이 식각하여 제거된 영역(도 3의 R)에 희생 산화막(22), 희생 질화막(24)이 형성되고, 희생질화막(24)의 측벽에 형성된 희생 산화막(22)만이 제거됨으로써 정의되는 영역(도 6의 R')에 플로팅 게이트(30)가 형성된다. 따라서 이와 같이 형성된 플로팅 게이트(30)는 기존의 플로팅 게이트면적보다 증가됨으로써, 상부에 형성될 콘트롤 게이트와의 커플링비가 증가하게 된다.
따라서 상기 트렌치 매립용 절연막(20) 및 측벽 산화막(18)을 소정 깊이 제 거되어 형성된 영역(도 3의 R)은, 콘트롤 게이트와의 커패시턴스가 소자특성에 맞게 조절되도록 형성되는 플로팅 게이트를 고려하기 위해 형성한다.
도 8을 참조하면, 상기 플로팅 게이트(30)가 형성된 결과물 상에 희생 질화막(24)을 제거하는 식각공정을 수행한다. 이어서, 상기 플로팅 게이트(30)가 형성된 결과물의 경계를 따라 ONO막(32)함으로써, 본 공정을 완료한다.
본 발명에 의하면, 상기 SAFG 공정 수행시 상기 희생산화막 및 희생 질화막을 형성함으로써, 소자분리막의 손상이 방지되면서 동시에 활성영역의 에지부에서 터널 산화막의 시닝을 줄일 수 있게 된다.
또한, 본 발명에 의하면, 상기 트렌치 매립용 절연막 및 측벽 산화막을 소정 깊이 제거하여 형성된 영역을 형성함으로써, 플로팅 게이트의 면적이 넓어지게 되어, 플로팅 게이트와 콘트롤 게이트와의 커패시턴스를 조절할 수 있어 커플링비를 조절하여 셀특성을 개선시킬 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 SAFG 공정 수행시 상기 희생산화막 및 희생 질화막을 형성함으로써, 소자분리막의 손상이 방지되면서 동시에 활성영역의 에지부에서 터널 산화막의 시닝을 줄일 수 있게 되는 효과가 있다.
또한, 본 발명에 의하면, 상기 트렌치 매립용 절연막 및 측벽 산화막을 소정 깊이 제거하여 형성된 영역을 형성함으로써, 플로팅 게이트의 면적이 넓어지게 되어, 플로팅 게이트와 콘트롤 게이트와의 커패시턴스를 조절할 수 있어 커플링비를 조절하여 셀특성을 개선시킬 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (3)

  1. 반도체 기판 상에 스크린 산화막 및 패드막을 형성하고, 상기 막질들을 패터닝하여 비활성영역에 트렌치를 형성하면서 동시에 활성영역을 정의하는 단계;
    상기 결과물에 산화공정을 수행하여. 상기 트렌치 및 패드막의 측벽에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막이 형성된 결과물 상에 트렌치 매립용 절연막을 형성한 후, 상기 패드막이 노출될 때까지 평탄화 공정을 수행하여, 상기 비활성영역에 소자분리막을 형성하는 단계;
    상기 스크린 산화막과 상기 패드막의 측벽이 노출되도록 상기 트렌치 매립용 절연막 및 측벽 산화막을 소정 깊이 식각 제거하는 단계;
    상기 결과물의 경계를 따라 제1 희생막을 형성하고, 상기 결과물 전면에 제2 희생막을 형성한 후, 상기 패드막이 노출될 때까지 평탄화 공정을 수행하는 단계;
    상기 소자분리막 상에 형성된 상기 제1 및 제2 희생막의 상부에 캡핑막을 형성하고, 노출된 상기 패드막을 제거하여 상기 스크린 산화막을 노출시키는 단계;
    상기 캡핑막, 상기 제1 희생막의 측벽, 상기 스크린 산화막 각각을 제거하는 단계;
    상기 결과물 전면에 플로팅 게이트용 도전막을 형성하고 상기 제2 희생막이 노출될 때까지 평탄화공정을 수행하는 단계; 및
    상기 제2 희생막을 제거하는 단계를 포함하는 플래쉬 메모리소자의 제조방 법.
  2. 제1 항에 있어서, 상기 제1 희생막은
    산화막으로 형성하는 플래쉬 메모리소자의 제조방법.
  3. 제1 항에 있어서, 상기 제2 희생막은
    질화막으로 형성하는 플래쉬 메모리소자의 제조방법.
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