KR20030095038A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 엑티브 영역에서 콘택 마스크 정렬 오차를 개선시켜 공정 마진을 증가시키고, 또한 샬로우 트렌치 분리(STI)막의 모서리 부분이 식각 공정시 손상되지 않도록 하여 소자의 특성 및 수율을 증가시킨 기술을 제공한다. 이를 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상부에 패드 산화막과 패드 질화막을 형성하는 단계; 상기 결과물 상부에 소자분리막 마스크를 이용하여 샬로우 트랜치를 형성하는 단계; 상기 결과물 상부에 웰(Wall) SAC(Self Align Contact) 및 웰 산화(Wall Oxidation)를 실시한 후 상기 샬로우 트랜치 내에 산화막을 충진하는 단계; 상기 결과물 상부에 화학적기계적연마(CMP) 공정으로 평탄화하는 단계; 상기 결과물 상부에 게이트 산화막 및 게이트를 형성하는 단계; 상기 결과물 상부에 식각 방지층과 식각 정지층으로 된 이중 버퍼층을 형성하는 단계; 및 상기 결과물 상부에 층간 절연막을 형성한 후 콘택 마스크를 이용하여 상기 층간 절연막을 식각한 후 상기 이중 버퍼층을 식각하는 단계를 구비한 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURE SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 엑티브 영역에서 콘택 마스크 정렬 오차를 개선시켜 공정 마진을 증가시키고, 또한 샬로우 트렌치 분리(STI)막의 모서리 부분이 식각 공정시 손상되지 않도록 하여 소자의 특성 및수율을 증가시킨 반도체 소자의 제조 방법에 관한 것이다.

도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.

먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 위에 버퍼 역할을 하는 패드 산화막(2)과 산화를 억제하는 패드 질화막(3)을 순차적으로 형성한다. 그 다음, 패드 질화막(3) 상부에 소자 분리 예정 영역을 노출시키기 위한 레지스트 패턴(도시되어 있지 않음)을 형성한다. 이때, 레지스트 패턴은 얇은 폭의 소자 분리막을 형성하기위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다. 그 다음, 레지스트 패턴을 마스크로 하여, 패드 질화막(3), 패드 산화막(2) 및 실리콘 기판(1)을 소정 깊이만큼 식각하여, 샬로우 트랜치(ST; 4)를 형성한다.

그 다음, 레지스트 패턴를 공지의 방법으로 제거한 후, 웰(Wall) SAC(Self Align Contact) 산화를 실시하여 실리콘(Si) 식각시 손상된 부위를 보상한 다음 웰 산화(Wall Oxidation)를 실시한다.

그 다음, 도 1b에 도시된 바와 같이, 샬로우 트랜치(ST; 4)내에 산화막(5)을 매립한 후, 평탄화를 위한 화학적기계적연마(CMP) 공정을 진행한다. 그 다음, 샬로우 트랜치(4) 분리 영역의 높이를 낮게 하기 위해 습식 세정(Wet Cleaning)을 실시한다.

그 다음, 도 1C에 도시된 바와 같이, 패드 산화막(3)을 제거한 후 이온주입 공정을 위한 표면 산화(Surface Oxidation)를 실시하고 웰(Well)을 형성한 다음, 게이트 산화를 실시하여 게이트 산화막(6)을 형성한다.

그 다음, 도 1d에 도시된 바와 같이, 게이트를 형성하고, 층간 절연막(Inter Layer Dielectric)(7)을 증착한 후 엑티브(Active) 영역 위에 콘택홀(8)을 형성한다.

여기서, 도 1d의 그림은 콘택 마스크 정렬 오차(Contact Mask Alignment Tolerance)(±0.04㎛)를 고려하여 나타낸 것이다.

상기 구성을 갖는 종래의 반도체 소자의 제조 방법은 콘택 마스크 정렬 오차(Contact Mask Alignment Tolerance) 및 하부층(Underlayer) 임계치수(CD; Critical Dimension) 변화에 의한 콘택 오버(Contact Over) 식각에 의해 샬로우 트렌치 분리(STI) 영역의 모서리(Edge) 부분(도 1d의 A 영역)에 각화현상이 발생된다. 이렇게 각화현상이 발생될 경우, 게이트 산화막 시닝(thining) 현상이 유발되어 트랜지스터의 드레인 전류와 드레인 전압 특성상에 험프(hump) 현상(특정 드레인전압에서 드레인전류가 불규칙적으로 변화되는 현상)이 나타나고, 소자의 작동에 요구되는 전원전압(Vcc)이 게이트에 인가되었을 때 트랜치 모서리부분에서 전기장의 크기가 선택적으로 증가되는 전기장집중효과가 발생하므로 누설전류가 증대되어 소자의 GOI(Gate Oxide Integrity) 특성이 열화된다. 이로 인해, 저 전력(Low Power) 및 하이 스피드 디바이스(High speed device)를 구현하는데 어려움이 있다.

또한, 반도체 소자의 집적도 증가 및 저 전력, 하이 스피드(High speed)를 구현하기 위해서는 트랜지스터가 오프 상태에서 누설 전류가 적어야 하며, 접합 누설 전류(Junction Leakage Current)가 요구된다. 따라서 엑티브(Active)에 대한콘택의 오버랩 마진(Overlap Margin)은 매우 중요하다.

그러나, 종래의 반도체 소자의 제조 방법에 있어서, 0.13㎛ 기술 이하에서는 이미 엑티브에 대한 콘택 마스크 정렬 오차가 ±0.04㎛로 엑티브에서 콘택 오버랩 디자인 룰(Contact Overlap Design Rule)(0.07㎛)과 거의 동일하며, 이로 인하여 공정 마진(Process Margin)은 거의 없는 상태{'영(zero)'}이다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 샬로우 트렌치 분리(STI)막을 형성한 후, 콘택 식각 정지층(Si₃N₄) 및 방지층(SiO₂)으로 된 이중 버퍼층(SiO₂/Si₃N₄)의 증착을 통하여 엑티브 영역에서의 콘택 마스크 정렬 오차를 개선시킴으로써 공정 마진을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.

또한, 본 발명의 다른 목적은 샬로우 트렌치 분리(STI)막의 모서리 부분이 식각 공정시 손상되지 않도록 하므로써, 소자의 특성 및 수율을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.

도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도

*도면의 주요 부분에 대한 부호의 설명*

1 : 실리콘 기판2 : 패드 산화막

3 : 패드 질화막4 : 샬로우 트렌치

5 : 산화막6 : 게이트 산화막

11 : 식각 방지막 또는 방지층12 : 식각 정지막 또는 정지층

13 : 층간 절연막

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은,

반도체 기판 상부에 패드 산화막과 패드 질화막을 형성하는 단계;

상기 결과물 상부에 소자분리막 마스크를 이용하여 샬로우 트랜치를 형성하는 단계;

상기 결과물 상부에 웰(Wall) SAC(Self Align Contact) 및 웰 산화(WallOxidation)를 실시한 후 상기 샬로우 트랜치 내에 산화막을 충진하는 단계;

상기 결과물 상부에 화학적기계적연마(CMP) 공정으로 평탄화하는 단계;

상기 결과물 상부에 게이트 산화막 및 게이트를 형성하는 단계;

상기 결과물 상부에 식각 방지층과 식각 정지층으로 된 이중 버퍼층을 형성하는 단계; 및

상기 결과물 상부에 층간 절연막을 형성한 후 콘택 마스크를 이용하여 상기 층간 절연막을 식각한 후 상기 이중 버퍼층을 식각하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(1) 위에 버퍼 역할을 하는 패드 산화막(2)과 산화를 억제하는 패드 질화막(3)을 순차적으로 형성한다. 그 다음, 패드 질화막(3) 상부에 소자 분리 예정 영역을 노출시키기 위한 레지스트 패턴(도시되어 있지 않음)을 형성한다. 이때, 레지스트 패턴은 얇은 폭의 소자 분리막을 형성하기위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다. 그 다음, 레지스트 패턴을 마스크로 하여, 패드 질화막(3), 패드 산화막(2) 및 실리콘 기판(1)을 소정 깊이만큼 식각하여, 샬로우 트랜치(ST; 4)를 형성한다.

그 다음, 레지스트 패턴를 공지의 방법으로 제거한 후, 웰(Wall) SAC(Self Align Contact) 산화를 실시하여 실리콘(Si) 식각시 손상된 부위를 보상한 다음 웰 산화(Wall Oxidation)를 실시한다.

그 다음, 도 2b에 도시된 바와 같이, 샬로우 트랜치(ST; 4)내에 산화막(5)을 매립한 후, 평탄화를 위한 화학적기계적연마(CMP) 공정을 진행한다. 그 다음, 샬로우 트랜치(4) 분리 영역의 높이를 낮게 하기 위해 습식 세정(Wet Cleaning)을 실시한다.

그 다음, 도 2C에 도시된 바와 같이, 패드 산화막(3)을 제거한 후 이온주입 공정을 위한 표면 산화(Surface Oxidation)를 실시하고 웰(Well)을 형성한 다음, 게이트 산화를 실시하여 게이트 산화막(6)을 형성한다.

그 다음, 도 2d에 도시된 바와 같이, 게이트 산화막(6) 위에 식각 방지층인 SiO₂막(11)을 형성하고, 이 위에 콘택 식각 정지층인 Si₃N₄막(12)을 형성한다. 이 때, 상기 식각 방지층(11)과 상기 콘택 식각 정지층(12)은 이중 버퍼층(SiO₂/Si₃N₄)의 구조를 갖는다.

그 다음, 도 2e에 도시된 바와 같이, 상기 구조물 위에 층간 절연막(Inter Layer Dielectric)(13)을 형성한다. 그 후 콘택 마스크를 이용하여 콘택 식각 정지층인 Si₃N₄막(12)이 드러나도록 상기 층간 절연막(13)을 식각한다.

그 다음, 도 2f에 도시된 바와 같이, 콘택 식각 정지층인 Si₃N₄막(12)을 식각한다. 이 때, Si₃N₄막(12)의 오버(Over) 식각으로 식각 방지층인 SiO₂막(11)까지 식각한다. 이 때, 식각 공정은 건식식각으로 진행한다.

여기서, 상기 식각 방지층인 SiO₂막(11)의 두께는 100∼300Å 범위를 가지며, 상기 식각 정지층인 Si₃N₄막(12)의 두께는 300∼500Å 범위를 가진다.

그리고, 상기 식각 정지층(12)은 질화물(Nitrider) 계열의 물질을 사용하거나 LP/PE-TEOS 계열의 물질을 사용한다.

상기 화학적기계적연마(CMP) 공정 후에 샬로우 트렌치 분리 영역의 높이를 낮게 하기 위해 습식 세정(Wet Cleaning)을 실시하며, 상기 트렌치 분리 영역의 높이는 200∼300Å로 조절한다. 이 때, 상기 트렌치 분리 영역의 높이에 따라 상기 식각 정지층의 오버 식각의 목표가 정해진다.

본 발명은 도 2f에 도시된 바와 같이, 콘택 식각 공정 이후에도 샬로우 트렌치 분리(STI)의 모서리 부분이 전혀 손상이 없는 것을 알 수 있다.

그러므로, 본 발명은 샬로우 트렌치 분리(STI)막을 형성한 후, 콘택 식각 정지층(Si₃N₄) 및 방지층(SiO₂)으로 된 이중 버퍼층(SiO₂/Si₃N₄)의 증착을 통하여 엑티브 영역에서의 콘택 마스크 정렬 오차를 개선시킴으로써 공정 마진을 증가시킬 수 있다.

뿐만 아니라, 샬로우 트렌치 분리(STI)막의 모서리 부분이 식각 공정시 손상되지 않도록 하므로써, 소자의 특성 및 수율을 증가시킬 수 있다.

이상에서 설명한 바와 같이, 본 발명의 반도체 소자의 제조 방법에 의하면,샬로우 트렌치 분리(STI)막을 형성한 후, 콘택 식각 정지층(Si₃N₄) 및 방지층(SiO₂)으로 된 이중 버퍼층(SiO₂/Si₃N₄)을 증착하여, 엑티브 영역에서의 콘택 마스크 정렬 오차를 0.05㎛ 이상 개선시킴으로써 이만큼의 공정 마진을 얻을 수 있다. 또한, 엑티브에 대한 콘택 마이너스 오버랩(Contact Minus Overlap)에 따른 샬로우 트렌치 분리(STI)의 모서리 영역에서의 콘택 오버 식각으로 인한 실리콘 기판의 손상을 개선하여 접합 누설 전류를 줄임으로써, 다른 파라메터(Parameter)의 특성저하 없이 소자의 특성 및 수율을 증가시킬 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

1. 반도체 기판 상부에 패드 산화막과 패드 질화막을 형성하는 단계;

   상기 결과물 상부에 소자분리막 마스크를 이용하여 샬로우 트랜치를 형성하는 단계;

   상기 결과물 상부에 웰(Wall) SAC(Self Align Contact) 및 웰 산화(Wall Oxidation)를 실시한 후 상기 샬로우 트랜치 내에 산화막을 충진하는 단계;

   상기 결과물 상부에 화학적기계적연마(CMP) 공정으로 평탄화하는 단계;

   상기 결과물 상부에 게이트 산화막 및 게이트를 형성하는 단계;

   상기 결과물 상부에 식각 방지층과 식각 정지층으로 된 이중 버퍼층을 형성하는 단계; 및

   상기 결과물 상부에 층간 절연막을 형성한 후 콘택 마스크를 이용하여 상기 층간 절연막을 식각한 후 상기 이중 버퍼층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 이중 버퍼층을 식각하는 공정은 건식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 1 항에 있어서,

   상기 식각 방지층은 SiO₂막을 사용한 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 1 항에 있어서,

   상기 식각 방지층의 두께는 100∼300Å 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제 1 항에 있어서,

   상기 식각 정지층의 식각 선택비를 이용하여 콘택을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 제 1 항에 있어서,

   상기 식각 정지층의 두께는 300∼500Å 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
7. 제 1 항에 있어서,

   상기 식각 정지층은 질화물(Nitrider) 계열의 물질을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
8. 제 1 항에 있어서,

   상기 식각 정지층은 LP/PE-TEOS 계열의 물질을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
9. 제 1 항에 있어서,

   상기 식각 정지층은 Si₃N₄막을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
10. 제 1 항에 있어서,

    상기 화학적기계적연마(CMP) 공정 후에 샬로우 트렌치 분리 영역의 높이를 낮게 하기 위해 습식 세정(Wet Cleaning)을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
11. 제 10 항에 있어서,

    상기 트렌치 분리 영역의 높이는 200∼300Å로 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
12. 제 10 항에 있어서,

    상기 트렌치 분리 영역의 높이에 따라 상기 식각 정지층의 오버 식각의 목표가 정해지는 것을 특징으로 하는 반도체 소자의 제조 방법.