KR20000051041A - 반도체 집적회로의 트렌치 소자분리방법 - Google Patents

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Abstract

본 발명은 반도체 집적회로의 트렌치 소자분리 방법에 관한 것으로, 반도체기판 상에 반도체기판의 소정영역을 노출시키는 마스크 패턴을 형성하고, 마스크 패턴의 측벽에 테일을 갖는 스페이서를 형성한다. 이어서, 테일을 갖는 스페이서 및 마스크 패턴을 식각 마스크로 사용하여 반도체기판을 식각함으로써, 상부코너가 둥근 프로파일을 갖는 트렌치 영역을 형성한다. 이에 따라, 상부코너가 둥근 프로파일을 갖는 트렌치 영역들 사이의 활성영역에 모스 트랜지스터를 형성하는 경우에 게이트 절연막의 신뢰성을 개선시킬 수 있을 뿐만 아니라 모스 트랜지스터의 서브쓰레숄드 특성(subthreshold characteristic)을 개선시킬 수 있다.

Description

반도체 집적회로의 트렌치 소자분리 방법{Trench isolation method of semiconductor integrated circuit}
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 집적회로의 트렌치 소자분리 방법에 관한 것이다.
반도체 집적회로의 소자분리 영역은 서로 이웃한 모스 트랜지스터를 전기적으로 격리시키기 위한 영역이다. 로코스(LOCOS; local oxidation of silicon) 공정기술은 지금까지 널리 사용되어온 소자분리 기술중의 하나이다. 그러나, 로코스 공정기술은 0.5㎛ 이하의 디자인 룰이 적용되는 반도체 집적회로에 적합하지 않다. 이는, 로코스 공정기술이 소자분리 영역의 가장자리에 버즈비크(bird's beak)를 발생시키어 실제적인 활성영역의 폭을 감소시키기 때문이다. 이에 따라, 최근에 트렌치 소자분리 기술이 고집적 반도체 집적회로의 제조에 널리 채택되고 있다.
도 1 내지 도 3은 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1) 상에 반도체기판(1)의 소정영역을 노출시키는 마스크 패턴(3)을 형성한다. 상기 마스크 패턴(3)에 의해 노출되는 반도체기판(1)은 소자분리 영역이 형성되는 영역이다.
도 2를 참조하면, 상기 노출된 반도체기판(1)을 식각하여 트렌치 영역을 형성한다. 이때, 상기 트렌치 영역의 상부 코너(A)는 거의 90°에 해당하는 프로파일을 갖는다. 상기 트렌치 영역이 형성된 반도체기판을 열산화시키어 상기 트렌치 영역의 측벽 및 바닥에 열산화막(4)을 형성한다. 상기 열산화막(4)은 트렌치 영역을 형성하기 위한 식각공정, 특히 건식 식각공정시 반도체기판(1)에 가해지는 식각 손상을 치유하기 위하여 실시한다. 이때, 상기 열산화막(4)의 두께를 두껍게 형성할 수록 상기 트렌치 영역의 상부코너(A)는 둥글게 형성된다. 그러나, 상기 열산화막(4)을 너무 두껍게 형성할 경우 로코스 공정에서와 마찬가지로 상기 트렌치 영역의 상부코너(A)에 버즈비크가 생성된다. 따라서, 상기 트렌치 영역의 상부코너(A)를 둥글게 형성하기가 어렵다. 이어서, 상기 열산화막(4)이 형성된 반도체기판 전면에 상기 트렌치 영역을 채우는 절연막을 형성한다. 상기 마스크 패턴(3)이 노출될 때까지 절연막을 평탄화시키어 트렌치 영역에 절연막 패턴(5)을 형성한다.
도 3을 참조하면, 상기 마스크 패턴(3)을 제거하여 절연막 패턴(5) 양 옆의 반도체기판, 즉 활성영역을 노출시킨다. 이때, 상기 절연막 패턴(5)이 식각되어 완만한 표면을 갖는 소자분리막(5a)이 형성된다. 상기 활성영역 상에 게이트 절연막(7)을 형성하고, 상기 게이트 절연막(7)을 덮는 게이트 전극(9)을 형성한다.
상술한 바와 같이 종래의 트렌치 소자분리 방법에 의하면, 트렌치 영역의 상부코너를 둥글게 형성하기가 어렵다. 이에 따라, 게이트 전극과 반도체기판 사이에 전압이 인가되는 경우에, 트렌치 영역의 상부코너에서 전계가 집중되는 현상이 발생한다. 결과적으로, 게이트 절연막의 신뢰성이 저하되는 문제가 발생한다. 또한, 게이트 전극에 문턱전압 보다 낮은 전압이 인가될지라도 트렌치 영역의 상부측벽에 채널이 형성되어 역협폭 현상(inverse narrow width effect)이 발생한다. 이에 따라, 모스 트랜지스터의 소오스 영역 및 드레인 영역 사이에 누설전류가 흐르므로 서브쓰레숄드 특성(sub-threshold characteristics)이 저하된다.
본 발명의 목적은 게이트 절연막의 신뢰성 및 모스 트랜지스터의 전기적인 특성을 개선시킬 수 있는 트렌치 소자분리 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 8은 본 발명에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴의 측벽에 테일을 갖는 스페이서를 형성하는 단계와, 상기 테일을 갖는 스페이서와 상기 마스크 패턴을 식각 마스크로 사용하여 상기 반도체기판을 건식 식각함으로써 둥근 상부코너를 갖는 트렌치 영역을 형성하는 단계를 구비한다.
상기 스페이서의 테일은 마스크 패턴들 사이에 노출된 반도체기판의 중심부분을 향하고, 상기 테일을 갖는 스페이서는 반도체기판에 대하여 식각 선택비를 갖는 물질막으로 형성한다. 예를 들면, 상기 반도체기판이 실리콘기판인 경우에 상기 스페이서는 산화막으로 형성하는 것이 바람직하다. 이와 같이 테일을 갖는 스페이서 및 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 반도체기판을 건식 식각하면, 둥근 상부코너를 갖는 트렌치 영역이 형성된다. 이는, 상기 스페이서의 테일이 식각되는 속도가 상기 반도체기판이 식각되는 속도보다 느리기 때문이다.
상기 마스크 패턴은 반도체기판 상에 완충막, 화학기계적 연마 저지막 및 트렌치 식각 저지막을 차례로 형성한 다음, 상기 트렌치 식각 저지막 및 화학기계적 연마 저지막을 연속적으로 패터닝하여 형성한다. 이때, 상기 완충막을 연속적으로 패터닝하여 반도체기판의 소정영역을 노출시킬 수도 있다. 상기 완충막은 열산화막으로 형성하고, 상기 화학기계적 연마 저지막은 실리콘질화막으로 형성하는 것이 바람직하다. 또한, 상기 트렌치 식각 저지막은 반도체기판에 대한 식각 선택비가 높은 물질막, 예컨대 CVD 산화막으로 형성하는 것이 바람직하다.
상기 둥근 상부코너를 갖는 트렌치 영역을 형성하면, 트렌치 영역의 측벽 및 바닥에 심한 식각 손상이 가해진다. 따라서, 상기 식각 손상을 치유(cure)하기 위하여 상기 트렌치 영역이 형성된 반도체기판을 열산화시키어 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 것이 바람직하다.
상기 트렌치 영역을 채우는 절연막 패턴을 형성한 다음, 상기 마스크 패턴을 제거하여 트렌치 영역들 사이의 반도체기판, 즉 활성영역을 노출시킨다. 이때, 절연막 패턴의 일부가 식각되어 표면이 완만해진 소자분리막이 형성된다. 상기 노출된 활성영역 표면에 게이트 절연막을 형성하고, 상기 게이트 절연막의 소정영역 상에 소자분리막의 가장자리 상부까지 연장된 게이트 전극을 형성한다.
상술한 본 발명에 따르면, 트렌치 영역의 상부코너가 둥근 프로파일을 갖는다. 따라서, 게이트 전극 및 반도체기판 사이에 소정의 전압이 인가되는 경우에, 상기 트렌치 영역의 상부코너에서 전계가 집중되는 현상을 현저히 완화시킬 수 있다. 이에 따라, 게이트 절연막의 신뢰성을 개선할 수 있음은 물론, 모스 트랜지스터의 역협폭 현상(inverse narrow width effect)을 개선시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 4를 참조하면, 반도체기판(11), 예컨대 실리콘기판 상에 완충막, 화학기계적 연마 저지막 및 트렌치 식각 저지막을 차례로 형성한다. 상기 트렌치 식각 저지막 및 화학기계적 연마 저지막을 연속적으로 패터닝하여 화학기계적 연마 저지막 패턴(15) 및 트렌치 식각 저지막 패턴(17)을 형성한다. 이때, 도 4에 도시된 바와 같이 상기 완충막을 추가로 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시키는 완충막 패턴(13)을 형성할 수도 있다. 상기 화학기계적 연마 저지막은 실리콘질화막으로 형성하는 것이 바람직하고, 상기 트렌치 식각 저지막은 반도체기판(11)에 대하여 식각 선택비를 갖는 물질막, 예컨대 CVD 산화막으로 형성하는 것이 바람직하다. 또한, 상기 완충막은 반도체기판(11)과 화학기계적 연마 저지막 사이의 스트레스를 완화시키는 역할을 하는 물질막, 예컨대 열산화막으로 형성하는 것이 바람직하다. 상기 완충막 패턴(13), 화학기계적 연마 저지막 패턴(15) 및 트렌치 식각 저지막 패턴(17)은 마스크 패턴(19)을 구성한다. 상기 완충막이 패터닝되지 않는 경우에는 화학기계적 연마 저지막 패턴(15) 및 트렌치 식각 저지막 패턴(17)이 마스크 패턴(19)을 구성한다.
도 5를 참조하면, 상기 마스크 패턴(19)이 형성된 반도체기판 전면에 절연막을 형성한다. 이어서, 상기 절연막을 이방성 식각하여 마스크 패턴(19)의 측벽에 테일(TL)을 갖는 스페이서(21)를 형성한다. 상기 스페이서(21)의 테일은 마스크 패턴(19)들 사이의 반도체기판(11)의 중심부분을 향한다. 상기 스페이서(21)를 형성하기 위한 절연막은 반도체기판(11)에 대하여 식각 선택비를 갖는 물질막, 예컨대 CVD 산화막으로 형성하는 것이 바람직하다. 이때, 상기 테일(TL)을 갖는 스페이서(21)를 형성하기 위한 이방성 식각공정은 150mTorr의 압력 하에서 아르곤 가스, CF4가스, 및 CHF3가스를 공정가스로 사용하여 실시하는 것이 바람직하다. 상기한 이방성 식각공정 조건으로 CVD 산화막을 식각하는 경우에 마스크 패턴(19)들 사이의 중심부분 아래의 반도체기판(11)이 가장 먼저 노출되면서 마스크 패턴(19) 측벽에 스페이서(21)가 형성된다. 이에 따라, 상기 반도체기판(11)이 노출되기 시작할 때 종말점(end point)을 검출하는 공정레서피를 이용하여 이방성 식각공정을 종료시키면, 도 5에 도시된 바와 같이 테일(TL)을 갖는 스페이서(21)를 형성할 수 있다.
도 6을 참조하면, 상기 테일(TL)을 갖는 스페이서(21) 및 상기 마스크 패턴(19)을 식각 마스크로 사용하여 상기 반도체기판(11)을 건식 식각함으로써 트렌치 영역(T)을 형성한다. 이때, 도 6에 도시된 바와 같이 상기 트렌치 영역(T)의 상부코너(C)는 둥근 프로파일을 갖는다. 이는, 상기 테일(TL)의 식각 속도가 상기 반도체기판(11)의 식각속도보다 느리기 때문이다. 여기서, 참조부호 SPi로 표시한 점선은 트렌치 영역(T)을 형성하기 위한 건식 식각공정을 실시하기 전의 표면 프로파일을 나타내고, 참조부호 SPm으로 표시한 점선은 트렌치 영역(T)을 형성하기 위한 건식 식각공정을 실시하는 도중에 형성되는 표면 프로파일을 나타낸다. 상기 트렌치 영역(T)이 형성된 반도체기판을 열산화시키어 트렌치 영역(T)의 측벽 및 바닥에 열산화막(22)을 형성하는 것이 바람직하다. 상기 열산화막(22)를 형성하는 이유는 트렌치 영역(T)을 형성할 때 반도체기판(11)에 가해지는 식각손상을 치유하기 위함이다.
도 7을 참조하면, 상기 트렌치 영역(T) 및 열산화막(22)이 형성된 반도체기판 전면에 트렌치 영역(T)을 채우는 절연막, 예컨대 단차도포성이 우수한 CVD 산화막을 형성한다. 상기 절연막을 평탄화시키어 트렌치 영역(T) 내에 절연막 패턴(23)을 형성한다. 상기 평탄화 공정은 통상의 방법, 예컨대 화학기계적 연마 공정 또는 에치백 공정 등을 사용하여 실시한다. 이때, 상기 마스크 패턴(19)을 구성하는 트렌치 식각 저지막 패턴(17) 전체 및 스페이서(21)의 일부분이 식각되어 화학기계적 연마 저지막 패턴(15)이 노출된다.
도 8을 참조하면, 상기 완충막 패턴(13) 및 화학기계적 연마 저지막 패턴(15)을 식각공정, 바람직하게는 습식 식각공정으로 제거하여 트렌치 영역(T)들 사이의 활성영역을 노출시킨다. 이때, 상기 잔존하는 스페이서(21) 및 상기 절연막 패턴(23) 또한 식각되어 트렌치 영역(T) 내에 완만한 표면을 갖는 소자분리막(23a)이 형성된다. 이어서, 상기 활성영역 표면에 게이트 절연막(25)을 형성한다. 상기 게이트 절연막이 형성된 반도체기판 상에 도전막, 예컨대 도우핑된 폴리실리콘막 또는 폴리사이드막을 형성한다. 상기 도전막을 패터닝하여 게이트 절연막(25)의 소정영역을 덮고 상기 소자분리막(23a)의 가장자리 상부까지 연장된 게이트 전극(27)을 형성한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 트렌치 영역의 상부코너, 즉 활성영역의 가장자리가 둥글게 형성된다. 따라서, 게이트 전극 및 반도체기판 사이에 소정의 전압이 인가되는 경우에, 활성영역의 가장자리에서 게이트 전계가 집중되는 현상을 현저히 완화시킬 수 있다. 결과적으로, 게이트 절연막의 신뢰성을 향상시킬 수 있다. 또한, 게이트 전극에 문턱전압 이하의 전압이 인가되는 경우에 트렌치 영역의 상부측벽에 채널이 형성되는 현상을 억제시킬 수 있다. 이에 따라, 모스 트랜지스터의 역협폭 현상(inverse narrow width effect)을 개선할 수 있으므로 서브쓰레숄드 영역(subthreshold region)에서의 누설전류 특성을 개선시킬 수 있다.

Claims (6)

  1. 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴의 측벽에 상기 노출된 반도체기판의 중심을 향하는 테일을 갖는 스페이서를 형성하는 단계; 및
    상기 테일을 갖는 스페이서 및 상기 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 반도체기판을 식각함으로써 둥근 상부코너를 갖는 트렌치 영역을 형성하는 단계를 포함하는 반도체 집적회로의 트렌치 소자분리 방법.
  2. 제1항에 있어서, 상기 테일을 갖는 스페이서를 형성하는 단계는
    상기 마스크 패턴이 형성된 반도체기판 전면에 절연막을 형성하는 단계; 및
    상기 절연막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
  3. 제2항에 있어서, 상기 절연막은 CVD 산화막인 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
  4. 제3항에 있어서, 상기 절연막을 이방성 식각하는 단계는 150 mTorr의 압력 하에서 아르곤 가스, CF4가스 및 CHF3가스를 공정가스로 사용하여 실시하는 것을 특징으로 하는 트렌치 소자분리 방법.
  5. 제1항에 있어서, 상기 트렌치 영역을 형성하는 단계 후에
    상기 트렌치 영역이 형성된 반도체기판 전면에 상기 트렌치 영역을 채우는 절연막을 형성하는 단계;
    상기 절연막을 평탄화시키어 상기 트렌치 영역에 절연막 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
  6. 제1항에 있어서, 상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
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