KR100353828B1 - 반도체소자의 소자 격리막 형성 방법 - Google Patents
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Abstract
본 발명은 트렌치구조의 소자 격리막 형성 방법에 관한 것으로, 반도체기판상에 게이트산화막, 제 1 폴리실리콘, 질화막을 차례로 형성하는 단계, 소자격리마스크를 이용하여 상기 질화막, 제 1 폴리실리콘 및 게이트산화막을 선택적으로 식각하고, 순차적으로 상기 반도체기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함한 반도체기판의 전면에 절연막을 형성하는 단계, 상기 질화막을 연마정지막으로 하여 상기 절연막을 화학적기계적연마하여 필드절연막을 형성하는 단계, 상기 질화막을 제거하는 단계, 상기 필드절연막을 포함한 상기 제 1 폴리실리콘상에 제 2 폴리실리콘을 형성하는 단계, 및 상기 제 1 폴리실리콘의 끝단을 오버랩시키는 폭으로 상기 제 2 폴리실리콘을 식각하여 상기 필드절연막을 노출시키는 단계를 포함하여 이루어진다.
본 발명은 트렌치 형성전에 게이트산화막 및 폴리실리콘을 형성하여 후속 습식세정을 통한 활성영역의 모서리 부분의 노출을 방지한다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 STI 방법을 이용한트렌치 구조의 필드산화막 형성시, 필드산화막 손실에 따른 험프 현상 및 역협폭효과를 개선시키도록 한 소자 격리막의 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 소자 격리(Isolation; ISO)는 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 소자 격리 방법을 이용하여 반도체기판의 소정 부분에 필드절연막을 형성하여 활성영역을 한정하는 필드영역을 형성한다.
소자 격리 방법 중에서 LOCOS 방법은 활성영역을 한정하는 산화 마스크인 질화막(Nitride)을 반도체기판상에 형성하고, 포토리소그래피(Photolithograpy) 방법으로 패터닝하여 반도체기판의 소정 부분을 노출시킨 후, 노출된 반도체기판을 산화시켜 소자 격리 영역으로 이용되는 필드산화막(Field Oxide)을 형성한다.
LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점을 갖고 있지만, 측면산화에 의한 새부리(Bird's beak)가 형성되어 소자 격리 영역의 폭이 넓어져서 소오스/드레인 영역의 유효 면적을 감소시킨다. 또한, 필드산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설전류가 많은 단점이 있다.
다른 방법으로서 PGI 방법은 반도체기판을 식각하여 홈을 형성하고 그 홈에 절연 물질을 채워서 활성영역을 한정하므로써 새부리로 인해 활성영역을 잠식하는 문제를 해결할 수 있는 소자 격리 방법으로, 그 대표적인 예로는 STI(Shallow Trench Isolation) 방법이 있다.
STI 방법은 반도체기판상에 상기 반도체기판과 식각선택비가 양호한 질화막을 형성하고, 상기 질화막을 하드마스크(Hardmask)로 사용하기 위해 질화막을 포토리소그래피 방법으로 패터닝하여 질화막 패턴을 형성하고, 질화막 패턴을 하드 마스크로 사용하여 반도체기판을 소정 깊이로 건식 식각 방법으로 패터닝하여 트렌치를 형성한 후, 상기 트렌치에 절연막을 매립시킨 후 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 트렌치에 매립되는 필드절연막을 형성한다.
그러나, 트렌치구조의 소자 격리막을 형성함에 있어서 가장 큰 문제점 중의 하나는, 트렌치의 측벽과 인접하는 채널 영역에 국부적으로 강한 전계가 형성되어 낮은 게이트 전압에서도 쉽게 반전(inversion)이 일어나 소오스/드레인 사이에 흐르는 전류가 증가하는 것이다. 특히, 고집적 반도체 소자에서 STI 방법을 이용하는 경우에는, 트렌치의 모서리(Edge) 부분이 어떤 프로파일을 갖는가에 따라 소자의 전기적 특성이 결정된다고 해도 과언이 아니다.
도 1은 종래기술의 STI 방법을 이용한 소자격리막 형성 방법에서 나타나는 문제점을 설명하기 위한 단면도로서, 도면부호 11은 활성(active) 영역을, 12는 필드(field) 영역인 STI 영역에 매립된 필드산화막을 각각 나타낸다. 그리고, 도면부호 13은 활성영역상에 형성된 게이트산화막을, 14는 게이트산화막상에 형성된 게이트전극용 폴리실리콘을 나타내며, 도면부호 "A"는 습식식각후 필드산화막이 손실되어 활성영역이 노출되는 것을 나타낸다.
도 1에 도시된 바와 같이, 트렌치에 매립된 필드산화막(12)은 통상 화학적기상증착(Chemical Vapor Deposition; CVD) 방법으로 증착된 산화막으로서, 이러한 CVD 산화막은 산화막을 식각하기 위한 습식식각 공정에서 열산화막에 비해 식각율이높다.
따라서, 트렌치 매립 후 필수적으로 이어지는 여러 가지 산화막 식각공정, 예를 들어 패드산화막 제거, 희생 산화막 제거 및 이온주입시 버퍼층으로 사용된 산화막 제거 등의 공정에서 과도하게 식각되어, 최종적으로 트렌치에 남아 있는 필드산화막(12)의 높이가 반도체기판의 활성영역(11)의 높이보다 낮아져 활성영역(11)이 노출되는 현상("A")이 발생한다. 이러한 현상은, 후속 게이트 산화막 형성시 노출된 부분에 게이트산화막이 얇아지고, 또한 게이트전극 형성 공정에서 게이트전극(14) 물질이 트렌치의 상부 모서리 부분을 감싸며 형성되므로써, 트렌치 모서리의 전계(Electric field)가 트렌치 중심의 전계보다 커지게 되어, 트랜지스터가 두 번 턴-온(Turn on)되는 험프(Hump) 현상 및 역협폭효과(Inverse Narrow Width Effect; INWE)를 유발하여 트랜지스터의 성능을 열화시키는 주요인이 된다.
여기서, 역협폭효과(INWE)란 트랜지스터의 채널 폭이 감소함에 따라 문턱 전압이 감소하는 현상을 가리킨다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 필드산화막의 손실로 인한 활성영역의 노출로 인해 게이트산화막이 얇아져 발생되는 험프 현상 및 역협폭효과를 방지하는데 적합한 소자 격리막 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 제조된 소자 격리막을 도시한 도면,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자 격리막의 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22: 스크린산화막
23 : 게이트산화막 24 : 제 1 폴리실리콘
25 : 질화막 26 : 측벽산화막
27b : 필드산화막 28a : 제 2 폴리실리콘 패턴
상기 목적을 달성하기 위한 본 발명의 소자 격리막 형성 방법은 반도체기판상에 게이트산화막, 제 1 폴리실리콘, 질화막을 차례로 형성하는 단계, 소자격리마스크를 이용하여 상기 질화막, 제 1 폴리실리콘 및 게이트산화막을 선택적으로 식각하고, 순차적으로 상기 반도체기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함한 반도체기판의 전면에 절연막을 형성하는 단계, 상기 질화막을 연마정지막으로 하여 상기 절연막을 화학적기계적연마하여 필드절연막을 형성하는 단계, 상기 질화막을 제거하는 단계, 상기 필드절연막을 포함한 상기 제 1 폴리실리콘상에 제 2 폴리실리콘을 형성하는 단계, 및 상기 제 1 폴리실리콘의 끝단을 오버랩시키는 폭으로 상기 제 2 폴리실리콘을 식각하여 상기 필드절연막을 노출시키는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자 격리막 형성 방법을 나타낸 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 후속 이온주입 공정시 반도체기판(21)의 손실을 방지하기 위한 스크린산화막(Screen oxide)(22)을 형성한다. 스크린산화막(22)이 형성된 반도체기판(21)에 웰(Well) 이온 및 문턱전압(Vt) 조절이온을 이온 주입한다.
도 2b에 도시된 바와 같이, 스크린산화막(22)을 HF와 같은 습식용액을 이용하여 제거한 후, 반도체기판(21)상에 게이트산화막(23), 제 1 폴리실리콘(24)을 증착한다. 이 때, 제 1 폴리실리콘(24)은 후속 공정에서 추가로 증착되기 때문에 통상 증착두께의 1/2의 두께로 증착한다. 즉, 설정된 게이트전극의 두께에 비해 1/2의 두께로 증착한다.
제 1 폴리실리콘(24)상에 질화막(25)을 형성하는데, 질화막(25)은 후속 트렌치에 매립된 절연막을 화학적기계적연마할 때 연마정지막으로 이용한다. 질화막(25)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자격리마스크를 형성한 후, 소자격리마스크를 이용하여 질화막(25), 제 1 폴리실리콘(24), 게이트산화막(23)을 순차적으로 식각한다. 게이트산화막(23)의 식각으로 노출된 반도체기판(21)을 동일한 폭으로 소정 깊이만큼 식각하여 트렌치를 형성한 후, 트렌치의 측벽을 산화시켜 측벽산화막(26)을 형성한다.
계속해서, 측벽산화막(26)이 형성된 를 포함한 전면에 갭필특성이 우수한 절연막인 USG(Undoped Silicon Glass)막(27)을 형성한다.
도 2c에 도시된 바와 같이, 질화막(25)을 연마정지막으로 하여 USG막(27)을 화학적기계적연마하여 트렌치에 매립되는 필드산화막(27a)을 형성한 후, 화학적기계적연마후 잔류하는 질화막(25)을 제거한다. 이 때, 필드산화막(27a)은 제 1 폴리실리콘(24)보다 소정 두께 더 두껍게 형성된다.
도 2d에 도시된 바와 같이, HF 용액을 이용한 습식세정, 예컨대 딥공정(Dip)으로 제 1 폴리실리콘(24) 표면에 잔류하는 산화막을 제거한다. 이 때, 습식세정으로 인해 필드산화막(27a)의 두께가 감소하여, 반도체기판(21)과 필드절연막(27a)의 단차, 즉 필드영역과 활성영역의 단차가 감소된다. 여기서, 도면부호 27b는 두께가 감소된 필드산화막을 나타낸다.
필드산화막(27b)을 포함한 전면에 제 2 폴리실리콘(28)을 형성하는데, 이 때 제 2 폴리실리콘(28)은 제 1 폴리실리콘(24)과 동일한 두께로 형성되며 제 1 폴리실리콘(24)과 제 2 폴리실리콘(28)의 총 두께는 기설정된 게이트전극의 두께를 만족한다.
도 2e에 도시된 바와 같이, 제 2 폴리실리콘(28)을 사진 및 식각하여 제 2 폴리실리콘 패턴(28a)을 형성한다. 이 때, 제 2 폴리실리콘패턴(28a)은 필드산화막 (27b)과 반도체기판(21)의 활성영역이 접하는 경계면, 즉 활성영역의 모서리 부분을 오버랩하는 형태로 형성되며, 아울러, 제 1 폴리실리콘(24)의 끝단을 충분히 덮는 폭으로 형성된다.
이와 같이 제 2 폴리실리콘패턴(28a)을 형성하면, 게이트산화막이 얇아지는 활성영역의 모서리 부분의 노출을 방지하여, 험프 현상이나 역협폭효과를 억제할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 소자 격리막의 형성 방법은 트렌치 구조의 필드절연막 형성전에 게이트산화막 및 폴리실리콘을 형성하여 게이트산화막이 얇아지는 활성영역의 모서리 부분을 노출시키지 않으므로써, 트랜지스터의 험프 현상 및 역협폭효과를 방지할 수 있는 효과가 있다.
Claims (5)
- 반도체 소자의 제조 방법에 있어서,반도체기판상에 게이트산화막, 제 1 폴리실리콘, 질화막을 차례로 형성하는 단계;소자격리마스크를 이용하여 상기 질화막, 제 1 폴리실리콘 및 게이트산화막을 선택적으로 식각하고, 순차적으로 상기 반도체기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 반도체기판의 전면에 절연막을 형성하는 단계;상기 질화막을 연마정지막으로 하여 상기 절연막을 화학적기계적연마하여 필드절연막을 형성하는 단계;상기 질화막을 제거하는 단계;상기 필드절연막을 포함한 상기 제 1 폴리실리콘상에 제 2 폴리실리콘을 형성하는 단계; 및상기 제 1 폴리실리콘의 끝단을 오버랩시키는 폭으로 상기 제 2 폴리실리콘을 식각하여 상기 필드절연막을 노출시키는 단계를 포함하여 이루어짐을 특징으로 하는 소자 격리막의 형성 방법.
- 제 1 항에 있어서,상기 질화막을 제거한 후, HF 용액을 이용한 딥공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 소자 격리막의 형성 방법.
- 제 1 항에 있어서,상기 게이트산화막 형성전에,상기 반도체기판에 웰이온 및 문턱전압을 조절을 위한 이온을 주입시키는 단계를 더 포함하는 것을 특징으로 하는 소자 격리막의 형성 방법.
- 제 1 항에 있어서,상기 절연막은 USG막을 이용함을 특징으로 하는 소자 격리막의 형성 방법.
- 제 1 항에 있어서,상기 트렌치 형성후,상기 트렌치의 측벽을 산화시키는 것을 특징으로 하는 소자 격리막의 형성 방법.
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