KR100612560B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 액티브 영역의 반도체 기판상에 형성된 패드 산화막에 버즈비크(bird's beak)를 형성하고 산화막보다 실리콘막에 대해 빠른 식각 속도를 갖는 리시피(recipe)로 패드 산화막과 반도체 기판을 식각하여 액티브 영역의 반도체 기판이 굴곡을 갖도록 함으로써 필드 영역(field)의 폭 감소 없이 실효 액티브 폭(effective active width)을 증가시키는 기술이다.
이와 같은 본 발명을 이용하면, 필드 누설 특성 저하 없이 소자의 프로그램 스피드(program speed)를 향상시킬 수 있는 효과가 있다.
버즈비크(Bird's beak), 실효 액티브 폭
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 패드 산화막
12 : 스탑퍼 질화막 13 : 하드마스크막
14 : 트렌치 15 : 측벽 산화막
16 : 소자분리막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 필드 영역 폭(width)의 감소 없이 실효 액티브 폭(effective active width)을 증가시키기 위한 반도체 소자의 제조방법에 관한 것이다.
디바이스(device)가 축소되고 셀 피치(cell pitch)가 감소됨에 따라서 액티 브 영역(active region) 및 필드 영역(field width)의 폭이 점점 줄어들고 있다.
필드 영역의 폭이 감소되면 소자분리막 갭필 마진(gap fill margin)이 감소되어 필드 누설 특성이 열화되는 문제가 발생된다. 한편, 필드 누설 특성 개선을 위하여 필드 영역의 폭을 늘리면 액티브 영역의 폭이 감소되게 되어 셀 전류가 줄어들고 소자의 프로그램 속도(program speed)가 저하되는 문제가 발생된다. 따라서, 종래 기술에서는 소자분리막 갭필 능력에 의해 액티브 영역의 폭이 결정될 수밖에 없었다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 필드 영역 폭 감소 없이 액티브 영역의 폭을 늘릴 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 소자누설 특성 저하 없이 소자의 프로그램 속도를 향상시키는데 있다.
본 발명에 따른 반도체 소자의 제조방법은 필드 영역 및 액티브 영역이 정의된 반도체 기판의 액티브 영역상에 패드 산화막과 스탑퍼 질화막을 적층 형성하는 단계와, 상기 패드 산화막에 버즈비크를 형성하는 단계와, 상기 필드 영역의 반도체 기판에 트렌치를 형성하는 단계와, 상기 트렌치내에 소자분리막을 형성하는 단 계와, 상기 스탑퍼 질화막을 제거하는 단계와, 산화막보다 실리콘에 대하여 빠른 식각 속도를 갖는 조건으로 상기 패드 산화막과 반도체 기판을 식각하여 액티브 영역의 반도체 기판 표면이 굴곡을 갖게 하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명에 따른 반도체 소자 제조를 위해서는 먼저, 도 1a에 도시하는 바와 같이 액티브 영역(active region) 및 필드 영역(field region)이 정의된 반도체 기판(10)상에 80~150Å의 두께로 패드 산화막(11)을 형성한다.
이어, 상기 반도체 기판(10)을 크리닝(cleaning)한 후에 웰(well) 이온 주입 공정 및 문턱전압(Vt) 조절 이온 주입 공정을 실시한다. 상기 크리닝 공정에 의하여 상기 패드 산화막(11)의 두께는 50~80Å으로 감소되게 된다.
그런 다음, 상기 패드 산화막(11)상에 스탑퍼 질화막(12)과 하드마스크막(13)을 차례로 형성하고, 상기 하드마스크막(13)상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정으로 필드 영역이 드러나도록 상기 포토레지스트를 패터닝 한다. 이어, 패터닝된 포토레지스트를 마스크로 상기 하드마스크막(13)과 스탑퍼 질화막(12)과 패드 산화막(11)을 차례로 식각한 후, 상기 포토레지스트를 제거하고 크리닝(cleaning) 공정을 실시한다.
상기 하드마스크막(13)과 스탑퍼 질화막(12)과 패드 산화막(11)의 식각 공정시 A 부분에 나타낸 바와 같이 패드 산화막(11) 하부의 반도체 기판(10)도 100~250Å 정도 식각되게 된다.
그런 다음, 도 1b에 도시하는 바와 같이 산화 공정으로 상기 스탑퍼 질화막(12) 에지(edge) 부분 하부의 반도체 기판(10)을 산화하여 B 부분에 나타낸 바와 같이 상기 패드 산화막(11) 에지 부분의 두께를 증가시키어 패드 산화막(11)에 버즈비크(bird's beak)를 형성한다.
그런 다음, 도 1c에 도시하는 바와 같이 상기 하드마스크막(13)을 마스크로 필드 영역의 반도체 기판(10)을 식각하여 트렌치(14)를 형성한 후, 트렌치 식각 공정에 따른 데미지(damage)를 제거하기 위하여 측벽 산화 공정으로 상기 트렌치(14)가 형성된 반도체 기판(10) 표면에 측벽 산화막(15)을 형성한다.
상기 측벽 산화 공정시 필드 영역과 액티브 영역의 경계 부분의 반도체 기판(10)도 산화시키어 상기 패드 산화막(11) 버즈비크의 길이와 두께를 조절한다.
그리고, 도 1d에 도시하는 바와 같이 상기 트렌치(14)가 완전히 매립되도록 상기 트렌치(14)를 포함한 반도체 기판(10)상에 산화막을 증착하고, 상기 스탑퍼 질화막(12)을 타겟으로 상기 산화막과 하드마스크막(13)을 CMP(Chemical Mechanical Polishing)하여 상기 트렌치(14)내에 소자분리막(16)을 형성한다.
그런 다음, 도 1e에 도시하는 바와 같이 핫(hot) 인산(H3PO4)을 이용하여 상기 스탑퍼 질화막(12)을 제거하고, 산화막보다 실리콘막에 대하여 높은 식각속도를 갖는 리시피(recipe)를 이용하여 상기 패드 산화막(11)과 반도체 기판(10)을 식각하여 액티브 영역의 반도체 기판(10)이 굴곡을 갖게 하여 실효 액티브 폭(Effective active width)을 증가시킨다.
상기 버즈비크가 형성된 패드 산화막(11)은 액티브 영역의 중앙 부분에서 얇은 두께를 갖고, 액티브 영역의 에지 부분에서 두꺼운 두께를 가지므로, 산화막보다 실리콘막에 대하여 높은 식각속도를 갖는 리시피(recipe)로 식각 공정을 진행하면 액티브 영역 중앙 부분의 반도체 기판(10)이 리세스(recess)되게 되어 액티브 영역의 반도체 기판(10)은 굴곡을 갖게 된다. 따라서, 실효 액티브 폭은 증가되게 된다.
상기 리세스되는 반도체 기판(10)의 폭과 깊이는 산화막 대비 실리콘막의 식각 속도를 조정하여 제어하되, 산화막 대비 실리콘막의 식각 속도가 3 이상이 되도록 하는 것이 좋다.
액티브 영역과 필드 영역의 경계면에서 5~10mn의 거리에 있는 액티브 영역상의 패드 산화막(11)의 잔류 두께가 10~30Å이 되도록 상기 식각 공정의 타겟을 설정하고, 리세스되는 반도체 기판(10)의 최대 두께가 50~300Å이 되도록 하는 것이 좋다.
상기 패드 산화막(11)과 반도체 기판(10) 식각시 플라즈마(plasma)를 이용한 건식 식각 공정 또는 습식 캐미컬(wet chemical)을 이용한 습식 식각 공정 중 어느 하나를 사용할 수 있다.
플라즈마를 이용한 건식 식각 공정을 사용하는 경우 식각 가스로 F 계열, Cl 계열, HBr 계열의 가스 중 어느 하나를 사용하고, 습식 식각 공정을 사용하는 경우 핫(hot) 인산(H3PO4) 용액을 사용한다.
이후, 도면에는 도시하지 않았지만 통상의 반도체 소자 제조공정을 이용하여 액티브 영역의 반도체 기판(10)상에 게이트 산화막을 형성하고 전면에 폴리실리콘을 증착한 후 상기 소자분리막(16)을 타겟으로 전면을 CMP하여 게이트 전극을 형성한다.
이상으로 본 발명에 따른 반도체 소자 제조를 완료한다.
상술한 바와 같이, 본 발명은 필드 영역의 폭 감소 없이 실효 액티브 영역의 폭을 증가시킬 수 있으므로 필드 누설 특성의 저하됨 없이 소자의 프로그램 속도를 향상시킬 수 있는 효과가 있다.
Claims (12)
- (a) 필드 영역 및 액티브 영역이 정의된 반도체 기판의 액티브 영역상에 패드 산화막과 스탑퍼 질화막을 적층 형성하는 단계;(b) 상기 패드 산화막에 버즈비크를 형성하는 단계;(c) 상기 필드 영역의 반도체 기판에 트렌치를 형성하는 단계;(d) 상기 트렌치내에 소자분리막을 형성하는 단계;(e) 상기 스탑퍼 질화막을 제거하는 단계; 및(f) 산화막보다 실리콘에 대하여 빠른 식각 속도를 갖는 조건으로 상기 패드 산화막과 반도체 기판을 식각하여 액티브 영역의 반도체 기판 표면이 굴곡을 갖게 하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 (f) 단계를 상기 산화막 대비 실리콘막에 대한 식각 속도가 3 이상이 되는 조건하에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 (f) 단계에서 상기 액티브 영역의 중앙 부분의 반도체 기판이 액티브 영역 에지 부분의 반도체 기판보다 두꺼운 두께로 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 (f) 단계에서 상기 액티브 영역과 필드 영역의 경계면과 일정 거리 떨어진 액티브 영역상의 패드 산화막의 두께가 10~30Å이 되도록 식각 타겟을 설정하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4항에 있어서,상기 일정 거리는 5~10nm인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 (f) 단계에서 플라즈마를 이용한 건식 식각 공정을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6항에 있어서,상기 건식 식각 공정시 식각 가스로 F 계열의 가스, Cl 계열의 가스, HBr 계열의 가스 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 (f) 단계에서 습식 캐미컬을 이용한 습식 식각 공정을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 습식 캐미컬로 핫(hot) 인산 용액을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 (c) 단계 이후 상기 (d) 단계를 수행하기 전에 상기 트렌치가 형성된 반도체 기판 표면에 측벽 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10항에 있어서,상기 측벽 산화막 형성시 상기 패드 산화막 버즈비크의 폭 및 두께를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 (f) 단계 이후에 상기 액티브 영역의 반도체 기판상에 게이트 산화막을 개재하여 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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