KR100787344B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 숏채널 효과를 개선하기 위해 안티-펀치쓰루 이온 임플란테이션 영역을 형성하는데 종래의 포켓 이온 임플란테이션 공정을 이용할 경우 공정 수가 증가하고, 정션 리키지 및 정션 캐패시턴스가 증가하는 문제를 해결하기 위하여, 소자분리막 형성 공정에서 사용되는 패드 질화막을 이용하여 게이트 예정 영역을 노출시키는 패드 질화막 패턴을 형성하고, 유동적인 증착 특성을 갖는 제 1 게이트 폴리실리콘층을 이용하여 이온 주입 마스크를 형성하고, 쓰루 게이트 임플란테이션 공정을 이용하여 안티-펀치쓰루 이온 임플란테이션 영역을 형성하는 공정을 실시함으로써, 종래의 제안된 구조에 비해 채널 영역을 안정적인 모스펫의 채널 영역으로 유지하고, 소자 특성의 열화를 제거하며, 공정을 단순화시킬 수 있는 발명에 관한 것이다.
Description
도 1 내지 도 9 는 본 발명에 따른 반도체 소자의 제조 공정 단계를 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 반도체 기판 3 : 패드 산화막
5 : 패드 질화막 5a : 패드 질화막 패턴
11 : 감광막 마스크 패턴 13 : Vt 임플란테이션 영역
14 : 안티-펀치쓰루 이온임플란테이션영역 15 : 제 1 게이트 폴리실리콘층
14 : 안티-펀치쓰루 이온임플란테이션영역 15 : 제 1 게이트 폴리실리콘층
15a : 게이트 폴리실리콘 패턴 16 : 제 2 게이트 폴리실리콘층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 모스펫 소자의 스케일링(scaling)에 따라 문제가 되는 숏채널 효과를 개선하기 위하여 제시되고 있는 안티-펀치쓰루 이온 임플란테이션(anti-punch through ion implantation) 영역을 효율적으로 형성하여 소자특성의 열화를 최소화하고, 공정수를 줄이면서도 효과적으로 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
숏채널 효과를 개선하기 위한 안티-펀치쓰루 이온 임플란테이션 영역을 형성하는 방법은 포켓 이온 임플란테이션(Pocket ion implantation) 공정이며 제안된 공정 플로우는 다음과 같다.
반도체 기판상에 일련의 공정으로 얕은 트렌치를 이용한 소자분리막(shallow trench isolation; 이하 'STI'라 함)을 형성한 후, 패드 산화막을 형성하고, 질화막을 증착한다. 게이트 영역의 상부에 포토 마스킹 및 식각공정을 진행하고, Vt 임플란트, 산화막 증착 및 식각공정으로 스페이서를 형성한다. 그 다음 안티-펀치쓰루 이온 임플란테이션 영역을 형성하고 산화막 식각 및 게이트 산화공정을 실시한 다음, 게이트 폴리실리콘을 전체구조 상부에 증착한 후, 증착된 게이트폴리실리콘을 CMP 공정으로 평탄화한 다음, 질화막을 식각하는 공정으로 이루어진다.
숏채널 효과를 개선하기 위하여 안티-펀치스루 임플란테이션 영역을 형성하기 위하여 제안된 상기의 포켓 이온 임플란테이션(Pocket ion implantation) 공정에 있어서는, 게이트 산화공정 이전에 산화막 스페이서를 형성하기 위해 건식식각을 하게 되는데, 이는 채널의 실리콘 계면특성을 열화시켜서 소자의 특성을 저하시킨다. 또한 STI 공정 이후에 추가의 패드 산화 공정을 실시함으로 인해 실리콘 활성영역 에지의 모우트(moat) 특성을 열화시켜서 문턱전압이 감소되는 INWE(Inverse Narrow Width Effect) 특성을 야기하게 되는 문제점이 있다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 숏채널 효과를 개선하기 위한 방법으로 제안된 안티-펀치스루 이온 임플란테이션 영역을 형성하는 방법을 게이트 예정 영역을 노출시키는 패드 질화막 패턴 및 유동 특성이 좋은 제 1 게이트 폴리실리콘층을 이용하여 이온 주입 마스크를 형성하고 쓰루 게이트 임플란테이션 공정을 이용하여 실시함으로써, 소자 특성의 열화를 최소화하고 소자의 제조공정 수를 줄이면서 구현할 수 있는 반도체 소자의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은
반도체 기판의 상부에 패드 산화막을 형성하고, 상기 패드 산화막 상부에 게이트 예정 영역을 노출시키는 패드 질화막 패턴을 형성하는 단계;
상기 패드 질화막 패턴을 마스크로 상기 반도체 기판에 Vt 임플란테이션 공정을 실시하는 단계;
전체구조 상부에 게이트 산화막을 형성하는 단계;
전체구조 상부에 제 1 게이트 폴리실리콘층을 증착하는 단계;
상기 패드 질화막 패턴의 측벽을 따라 증착된 제 1 폴리실리콘층을 마스크로 사용하고 쓰루 게이트 임플란테이션 공정을 수행하여 안티-펀치쓰루 임플란테이션영역을 형성하는 단계;
전체구조 상부에 제 2 게이트 폴리실리콘층을 증착하고 평탄화 공정을 실시하여 상기 패드 질화막 패턴을 노출시키는 단계; 및
상기 노출된 패드 질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 2 게이트 폴리실리콘층의 평탄화 공정 진행시 필드 영역의 불필요한 영역에 위치한 제 1 게이트 폴리실리콘층이 제거되도록 오버-폴리싱의 조건으로 진행하는 것을 특징으로 하고, 상기 패드 산화막 패턴은 후속 크리닝 공정에서 제거되도록 하는 것을 특징으로 한다.
반도체 기판의 상부에 패드 산화막을 형성하고, 상기 패드 산화막 상부에 게이트 예정 영역을 노출시키는 패드 질화막 패턴을 형성하는 단계;
상기 패드 질화막 패턴을 마스크로 상기 반도체 기판에 Vt 임플란테이션 공정을 실시하는 단계;
전체구조 상부에 게이트 산화막을 형성하는 단계;
전체구조 상부에 제 1 게이트 폴리실리콘층을 증착하는 단계;
상기 패드 질화막 패턴의 측벽을 따라 증착된 제 1 폴리실리콘층을 마스크로 사용하고 쓰루 게이트 임플란테이션 공정을 수행하여 안티-펀치쓰루 임플란테이션영역을 형성하는 단계;
전체구조 상부에 제 2 게이트 폴리실리콘층을 증착하고 평탄화 공정을 실시하여 상기 패드 질화막 패턴을 노출시키는 단계; 및
상기 노출된 패드 질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 2 게이트 폴리실리콘층의 평탄화 공정 진행시 필드 영역의 불필요한 영역에 위치한 제 1 게이트 폴리실리콘층이 제거되도록 오버-폴리싱의 조건으로 진행하는 것을 특징으로 하고, 상기 패드 산화막 패턴은 후속 크리닝 공정에서 제거되도록 하는 것을 특징으로 한다.
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이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 9는 본 발명의 방법에 따른 반도체 소자의 제조 공정 단계를 도시한 단면도이다.
도 1을 참조하면, STI 형성을 위한 일련의 공정을 차례로 진행한다. 예컨데, 반도체 기판(1)의 상부에 활성영역을 정의하는 패드 산화막(3)을 형성한 후, 전체 상부에 패드 질화막(5)을 증착한 다음, STI 패터닝을 진행한다. 전체구조 상부에 절연막(미도시)을 증착하여 STI 트렌치(미도시) 내부를 충진시킨 후, CMP 공정으로 반도체 기판 상부를 평탄화한다. 즉, CMP 공정으로 패드 질화막(5) 및 STI 내부에 충진된 절연막과의 단차를 최소화하는 것이다.
도 2를 참조하면, 게이트 예정 영역을 개방하기 위해 감광막을 도포한 후 사진 식각 공정을 실시하여 감광막 마스크 패턴(11)을 형성한다.
다음에는, 감광막 마스크 패턴(11)을 이용하여 노출된 패드 질화막(5)을 식각하여 게이트 예정 영역을 노출시키는 패드 질화막 패턴(5a)을 형성한다. 이때 하부의 패드 산화막(3)은 후속 클리닝 공정에서 제거되기 때문에 별도의 식각을 하지는 않는다.
다음에는, 감광막 마스크 패턴(11)을 이용하여 노출된 패드 질화막(5)을 식각하여 게이트 예정 영역을 노출시키는 패드 질화막 패턴(5a)을 형성한다. 이때 하부의 패드 산화막(3)은 후속 클리닝 공정에서 제거되기 때문에 별도의 식각을 하지는 않는다.
도 3을 참조하면, 감광막 마스크 패턴(11)을 제거하고, 패드 질화막 패턴(5a)을 마스크로 하여 Vt 임플란테이션 공정을 실시하여, 게이트 예정 영역의 반도체 기판(1) 내에 Vt 임플란테이션 영역(13)을 형성한다.
도 4를 참조하면, 전체구조 상부에 게이트 산화막(미도시)을 형성한다. 이때, 산화 공정을 이용하여 게이트 산화막을 형성하는데 패드 질화막 패턴(5a)의 표면에는 산화가 일어나지 않고, 게이트 예정 영역에 형성되는 게이트 산화막은 패드 산화막(3)으로 대체된다. 따라서, 본 도면에서 게이트 산화막은 도시되지 않는다.
도 4를 참조하면, 전체구조 상부에 게이트 산화막(미도시)을 형성한다. 이때, 산화 공정을 이용하여 게이트 산화막을 형성하는데 패드 질화막 패턴(5a)의 표면에는 산화가 일어나지 않고, 게이트 예정 영역에 형성되는 게이트 산화막은 패드 산화막(3)으로 대체된다. 따라서, 본 도면에서 게이트 산화막은 도시되지 않는다.
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도 5를 참조하면, 전체구조 상부에 유동적인 증착 특성을 갖는 제 1 게이트 폴리실리콘층(15)을 증착한다. 이때 후속 공정에서 형성되는 안티-펀치쓰루 이온 임플란테이션 영역(도 6의 14)을 고려하여 증착 두께를 조절한다. 패드 질화막 패턴(5a)의 측벽을 따라서 제 1 게이트 폴리실리콘층(15)이 증착되므로 증착 두께가 두꺼워지면 안티-펀치쓰루 이온 임플란테이션 영역(14)의 크기가 작아지게 되고, 증착 두께가 얇아지면 안티-펀치쓰루 이온 임플란테이션 영역(14)의 크기가 커지게 된다.
도 6을 참조하면, 안티-펀치쓰루 이온 임플란테이션 영역(14)을 형성한다. 이때 패드 질화막 패턴(5a)에 의해 노출되는 게이트 예정 영역의 제 1 게이트 폴리실리콘층(15)이 얇은 두께로 형성되므로 쓰루 게이트 임플란테이션 공정을 이용하여 안티-펀치쓰루 이온 임플란테이션 영역(14)을 형성하는 것이 바람직하다.
여기서, 쓰루 게이트 임플란테이션 공정은 게이트 형성 후 게이트의 전기적 특성을 향상시키기 위하여 게이트를 통과하여 반도체 기판에 이온이 주입되도록 하는 공정을 말하는 것으로, 패드 질화막 패턴(5a) 및 제 1 게이트 폴리실리콘층(15)에 의해 형성된 마스크 패턴에 의해서 Vt 임플란테이션 영역(13)의 하부에 안티-펀치쓰루 이온 임플란테이션 영역(14)이 형성된다.
여기서, 쓰루 게이트 임플란테이션 공정은 게이트 형성 후 게이트의 전기적 특성을 향상시키기 위하여 게이트를 통과하여 반도체 기판에 이온이 주입되도록 하는 공정을 말하는 것으로, 패드 질화막 패턴(5a) 및 제 1 게이트 폴리실리콘층(15)에 의해 형성된 마스크 패턴에 의해서 Vt 임플란테이션 영역(13)의 하부에 안티-펀치쓰루 이온 임플란테이션 영역(14)이 형성된다.
도 7을 참조하면, 제 1 게이트 폴리실리콘층(15)을 평탄화하기 위하여 전체구조 상부에 제 2 게이트 폴리실리콘층(16)을 증착한다.
도 8을 참조하면, CMP 공정으로 제 2 게이트 폴리실리콘층(16) 및 제 1 게이트 폴리실리콘층(15)을 평탄화한다. 이때 STI 상부에 불필요한 게이트 폴리실리콘층이 잔류하지 않도록 오버-폴리싱(Over polishing) 조건으로 진행하여 게이트 폴리실리콘 패턴(15a)을 형성한다.
도 9를 참조하면, 노출된 패드 질화막 패턴(5a)을 식각하여 제거한다.
다음에는, 클리닝 공정을 수행하는데, 이때 노출된 패드 산화막(3)이 자연스럽게 제거된다.
이와 같이 본 발명은 STI 형성을 위한 패드 산화막 및 패드 질화막을 이용하여 안티-펀치쓰루 이온 임플란테이션 영역 형성을 위한 이온주입 마스크 영역을 정의하고, 유동적인 증착 특성을 갖는 제 1 폴리실리콘층을 이용하여 이온주입용 마스크를 형성함으로써, 공정 수를 감소시킬 수 있다.
다음에는, 클리닝 공정을 수행하는데, 이때 노출된 패드 산화막(3)이 자연스럽게 제거된다.
이와 같이 본 발명은 STI 형성을 위한 패드 산화막 및 패드 질화막을 이용하여 안티-펀치쓰루 이온 임플란테이션 영역 형성을 위한 이온주입 마스크 영역을 정의하고, 유동적인 증착 특성을 갖는 제 1 폴리실리콘층을 이용하여 이온주입용 마스크를 형성함으로써, 공정 수를 감소시킬 수 있다.
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이상에서 상술한 바와 같이, 본 발명에 따른 쓰루 게이트 임플란테이션 공정을 이용하여 안티-펀치스루 임플란테이션 영역을 형성하는 방법을 이용함으로써, 종래의 숏채널 효과를 개선하기 위해 사용했던 포켓 이온 임플란테이션 공정을 생략하고 정션 리키지 및 정션 캐패시턴스를 감소시킬 수 있다. 아울러 종래의 제안된 구조에 비해 채널 영역을 안정적인 모스펫의 채널 영역으로 유지할 수 있기 때문에 소자 특성의 열화를 없앨 수 있으며, 공정의 단순화가 가능하다. 또한 종래의 구조에 비해 활성영역 에지의 모우트 발생을 억제함으로써 INWE 현상을 개선할 수 있다.
Claims (3)
- 반도체 기판의 상부에 패드 산화막을 형성하고, 상기 패드 산화막 상부에 게이트 예정 영역을 노출시키는 패드 질화막 패턴을 형성하는 단계;상기 패드 질화막 패턴을 마스크로 상기 반도체 기판에 Vt 임플란테이션 공정을 실시하는 단계;전체구조 상부에 게이트 산화막을 형성하는 단계;전체구조 상부에 제 1 게이트 폴리실리콘층을 증착하는 단계;상기 패드 질화막 패턴의 측벽을 따라 증착된 제 1 폴리실리콘층을 마스크로 사용하고 쓰루 게이트 임플란테이션 공정을 수행하여 안티-펀치쓰루 임플란테이션영역을 형성하는 단계;전체구조 상부에 제 2 게이트 폴리실리콘층을 증착하고 평탄화 공정을 실시하여 상기 패드 질화막 패턴을 노출시키는 단계; 및상기 노출된 패드 질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 게이트 폴리실리콘층의 평탄화 공정 진행시 필드 영역의 불필요한 영역에 위치한 제 1 게이트 폴리실리콘층이 제거되도록 오버-폴리싱(Over polishing)의 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 패드 산화막 패턴은 후속 클리닝 공정에서 제거되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|---|
| KR101941198B1 (ko) | 2018-07-26 | 2019-01-22 | (주) 파트라 | 테이블용 회전식 가방걸이와 이를 구비하는 적층형 테이블 |
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|---|---|---|---|---|
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- 2001-06-29 KR KR1020010038345A patent/KR100787344B1/ko not_active IP Right Cessation
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