KR20030002661A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 패드 산화막, 질화막을 차례로 형성한 후, STI 패터닝, 트렌치 내부의 질화막 충진, CMP 에 의한 평탄화 공정으로 STI 를 형성하는 단계와, PR 마스크 패턴을 형성한 후, 상기 마스크 패턴을 이용하여 노출된 하부 질화막을 제거하는 단계와, 상기 질화막 패턴을 마스크로 하여 Vt임플란테이션을 실시하는 단계와, 게이트 산화공정 후, 전체구조 상부에 제1 게이트 폴리실리콘을 증착하는 단계와, 안티-펀치쓰루 임플란테이션을 실시한 후, 질화막 측벽을 따라 증착된 폴리실리콘을 마스크 층으로 사용하여 쓰루 게이트 임플란테이션의 형태로 이온 주입을 하는 단계와, 전체구조 상부에 제2 게이트 폴리실리콘(16)을 증착한 후, 증착된 제2 게이트 폴리실리콘 층을 평탄화하는 단계와, 노출된 질화막을 제거하는 단계로 구성되며, 안티 펀치스루 임플란테이션 공정 진행으로 인해 숏채널 효과를 개선할 수 있으며, 종래의 숏채널 효과를 개선하기 위해 사용했던 포킷 임플란테이션를 생략함으로써 정션 리키지 및 정션 캐패시턴스를 줄일 수 있다. 아울러 종래의 제안된 구조에 비해 채널 영역을 종래 구조의 모스펫의 채널영역과 동일한 조건이 되도록 할 수 있기 때문에 소자 특성의 열화를 없앨 수 있으며, 공정의 단순화가 가능하다. 또한 종래의 구조에 비해 액티브 에지의 모우트 발생을 억제함으로써 INWE 현상을 개선할 수 있다.

Description

반도체 소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 모스펫 소자의 스케일링(scaling)에 따라 문제가 되는 숏채널 효과를 개선하기 위하여 제시되고 있는 안티-펀치쓰루 이온 임플란테이션(anti-punch through iom implantation)를 소자특성의 열화를 최소화하고, 공정수를 줄이면서도 효과적으로 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
숏채널 효과를 개선하기 위한 안티-펀치 쓰루 방법의 구현으로 제안된 공정플로우는 다음과 같다.
반도체 기판상에 일련의 공정으로 얕은 트렌치를 이용한 소자분리(shallow trench isolation; 이하 'STI'라 함)막을 형성한 후, 패드 산화막을 형성하고, 질화막을 증착한다. 게이트 영역의 상부에 포토 마스킹 및 식각공정을 진행하고, Vt임플란트, 산화막 증착 및 식각공정으로 스페이서를 형성한다. 그 다음 안티-펀치쓰루 임플란테이션 공정과 산화막 식각 및 게이트 산화공정을 실시한 다음, 게이트 폴리실리콘을 전체구조 상부에 증착한 후, 증착된 게이트폴리실리콘을 CMP 공정으로 평탄화한 다음, 질화막을 식각하는 공정으로 이루어진다.
숏채널 효과를 개선하기 위하여 안티-펀치스루 임플란테이션 공정이 제안된 상기의 방법에 있어서는, 게이트 산화공정 이전에 산화막 스페이서를 형성하기 위해 건식식각을 하게 되는데, 이는 채널의 실리콘 계면특성을 열화시켜서 소자의 특성을 저하시킨다. 또한 STI 공정 이후에 추가의 패드 산화 공정을 실시함으로 인해 실리콘 활성 에지의 모우터(moat) 특성을 열화시켜서 INWE(Inverse Narrow Width Effect) 특성을 야기하게 되는 문제점이 있다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 숏채널 효과를 개선하기 위한 방법으로 제안된 안티-펀치스루 임플란테이션 공정을 소자 특성의 열화를 최소화하고 소자의 제조공정 수를 줄이면서 구현할 수 있는 반도체 소자의 제조방법을 제공하는 것을 그 목적으로 한다.
도 1 내지 도 10 은 본 발명에 따른 반도체 소자의 제조 공정 단계를 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 반도체 기판 3 : 패드 산화막
5 : 질화막 7 : 트렌치(trench)
9 : 트렌치 충진물 11 : PR 마스크
15 : 제1 게이트 폴리실리콘 16 : 제2 게이트 폴리실리콘
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법의 특징은 반도체 기판의 상부에 패드 산화막, 질화막을 차례로 형성한 후, STI 패터닝, 트렌치 내부의 질화막 충진, CMP 에 의한 평탄화 공정으로 STI 를 형성하는 단계와,
PR 마스크 패턴을 형성한 후, 상기 마스크 패턴을 이용하여 노출된 하부 질화막을 제거하는 단계와,
상기 질화막 패턴을 마스크로 하여 Vt임플란테이션을 실시하는 단계와,
게이트 산화공정 후, 전체구조 상부에 제1 게이트 폴리실리콘을 증착하는 단계와,
안티-펀치쓰루 임플란테이션을 실시한 후, 질화막 측벽을 따라 증착된 폴리실리콘을 마스크 층으로 사용하여 쓰루 게이트 임플란테이션의 형태로 이온 주입을 하는 단계와,
전체구조 상부에 제2 게이트 폴리실리콘(16)을 증착한 후, 증착된 제2 게이트 폴리실리콘 층을 평탄화하는 단계와,
노출된 질화막을 제거하는 단계로 구성됨에 있다.
상기 본 발명에 있어서, 제2 게이트 폴리실리콘 층의 평탄화 공정 진행시 필드 영역의 원하지 않는 영역에 위치한 폴리실리콘이 제거되도록 오버-폴리싱의 조건으로 진행하는 것이 바람직하며, PR 마스크 패턴을 이용한 하부 질화막을 제거시, 잔류한 패드 산화막은 후속 크리닝 공정에서 제거되도록 한다.
이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 10 은 본 발명의 방법에 따른 반도체 소자의 제조 공정단계를 도시한 단면도이다.
도 1을 참조하면, STI 형성을 위한 일련의 공정을 차례로 진행한다. 예컨데, 반도체 기판(1)의 상부에 패드 산화막(3)을 형성한 후, 전체 상부에 질화막(5)을 증착한 다음, STI 패터닝을 진행한다. 전체구조 상부에 절연막(9)을 증착하여 트렌치(7) 내부를 충진시킨 후, CMP 공정으로 상부표면을 평탄화 한다. 즉, 상기 CMP 공정으로 질화막(5)과 필드 산화막(9)과의 단차를 최소한으로 한다.
도 2를 참조하면, 게이트 영역을 개방하기 위해 포토레지스터를 도포한 후 식각하여 PR 마스크 패턴(11)을 형성한다. 상기 마스크 패턴(11)을 이용하여 노출된 하부 질화막(5)을 식각하여 제거한다. 이때 하부의 패드 산화막(3)은 후속 크리닝 공정에서 제거되기 때문에 별도의 식각을 하지는 않는댜.
도 3을 참조하면, 상기 질화막 패턴(5)을 마스크로 하여 Vt임플란테이션을 실시한다.
도 4를 참조하면, 게이트 산화공정을 실시한다.
도 5를 참조하면, 전체구조 상부에 제1 게이트 폴리실리콘(15)을 증착한다. 이때 안티-펀치쓰루 임플란테이션 영역에 맞게 증착 두께를 조절한다.
도 6을 참조하면, 안티-펀치쓰루 임플란테이션을 실시한다. 이때 제1 게이트폴리실리콘(15)의 유동적인 증착특성을 이용하여 질화막(5) 측벽을 따라 증착된 폴리실리콘을 마스크 층으로 사용하여서 쓰루 게이트 임플란테이션의 형태로 이온 주입을 한다.
도 7을 참조하면, 전체구조 상부에 제2 게이트 폴리실리콘(16)을 증착한다.
도 8을 참조하면, CMP 공정으로 상기 증착된 제2 게이트 폴리실리콘(16) 층을 평탄화한다. 이때 필드 영역의 원하지 않는 영역의 제2 게이트 폴리실리콘(16) 과다-폴리싱(Over polishing) 조건으로 진행한다.
도 9를 참조하면, 노출된 질화막(5)을 식각하여 제거한다.
한편, 도 10 은 액티브와 필드 영역에 형성된 게이트를 도시한 단면도이다.
이상에서 상술한 바와 같이, 본 발명의 방법은 안티 펀치스루 임플란테이션 공정 진행으로 인해 숏채널 효과를 개선할 수 있으며, 종래의 숏채널 효과를 개선하기 위해 사용했던 포킷 임플란테이션을 생략함으로써 정션 리키지 및 정션 캐패시턴스를 줄일 수 있다. 아울러 종래의 제안된 구조에 비해 채널 영역을 종래 구조의 모스펫의 채널영역과 동일한 조건이 되도록 할 수 있기 때문에 소자 특성의 열화를 없앨 수 있으며, 공정의 단순화가 가능하다. 또한 종래의 구조에 비해 액티브 에지의 모우트 발생을 억제함으로써 INWE 현상을 개선할 수 있다.

Claims (3)

  1. 반도체 기판의 상부에 패드 산화막(3), 질화막(5)을 차례로 형성한 후, STI 패터닝, 트렌치(7) 내부의 질화막 충진, CMP 에 의한 평탄화 공정으로 STI 를 형성하는 단계와,
    PR 마스크 패턴(11)을 형성한 후, 상기 마스크 패턴(11)을 이용하여 노출된 하부 질화막(5)을 제거하는 단계와,
    상기 질화막(5) 패턴을 마스크로 하여 Vt임플란테이션을 실시하는 단계와,
    게이트 산화공정 후, 전체구조 상부에 제1 게이트 폴리실리콘(15)을 증착하는 단계와,
    안티-펀치쓰루 임플란테이션을 실시한 후, 질화막(5) 측벽을 따라 증착된 폴리실리콘을 마스크 층으로 사용하여 쓰루 게이트 임플란테이션의 형태로 이온 주입을 하는 단계와,
    전체구조 상부에 제2 게이트 폴리실리콘(16)을 증착한 후, 증착된 제2 게이트 폴리실리콘(16) 층을 평탄화하는 단계와,
    노출된 질화막(5)을 식각하여 제거하는 단계를 포함한 구성으로 된 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 게이트 폴리실리콘 층의 평탄화 공정 진행시 필드 영역의 원하지 않는 영역에 위치한 폴리실리콘이 제거되도록 오버-폴리싱의 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 PR 마스크 패턴을 이용한 하부 질화막(5)을 제거시 잔류한 패드 산화막은 후속 크리닝 공정에서 제거되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
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