KR100205344B1 - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법 Download PDF

Info

Publication number
KR100205344B1
KR100205344B1 KR1019960037834A KR19960037834A KR100205344B1 KR 100205344 B1 KR100205344 B1 KR 100205344B1 KR 1019960037834 A KR1019960037834 A KR 1019960037834A KR 19960037834 A KR19960037834 A KR 19960037834A KR 100205344 B1 KR100205344 B1 KR 100205344B1
Authority
KR
South Korea
Prior art keywords
sidewall spacer
gate electrode
forming
sidewall
impurity region
Prior art date
Application number
KR1019960037834A
Other languages
English (en)
Other versions
KR19980019633A (ko
Inventor
김인기
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960037834A priority Critical patent/KR100205344B1/ko
Publication of KR19980019633A publication Critical patent/KR19980019633A/ko
Application granted granted Critical
Publication of KR100205344B1 publication Critical patent/KR100205344B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체소자 제조방법에 관한 것으로 소자의 특성을 결정하는 기생용량을 감소시켜 소자의 성능을 향상시키는데 적당한 반도체소자 제조방법을 제공하기 위한 것이다.
이를 위한 본 발명의 반도체소자 제조방법은 반도체기판상의 소정영역에 형성된 게이트전극을 마스크로한 LDD 이온주입에 의해 LDD 불순물영역을 형성하는 스텝과, 상기 게이트전극상에 제1절연층을 형성한 후 선택적으로 제거하여 상기 게이트전극 양측면에 제1측벽스페이서를 형성하는 스텝과, 상기 제1측벽스페이서를 포함한 전면에 제2절연층을 형성한 후 선택적으로 제거하여 상기 제1측벽스페이서의 측면에 제2측벽스페이서를 형성하는 스텝과, 상기 제2측벽스페이서 및 게이트전극을 마스크로한 불순물 이온주입을 실시하여 상기 LDD 불순물영역의 하부에 안티-펀치스로우 불순물영역을 형성하는 스텝과, 상기 제1측벽스페이서만을 제거한후 전면에 제3절연층을 형성하고 이를 선택적으로 제거하여 상기 제2측벽스페이서의 측면에 제3측벽스페이서를 형성하는 스텝과, 상기 게이트전극 및 제2, 제3측벽스페이서를 마스크로하여 소오스/드레인 불순물 이온을 주입하는 스텝을 포함하여 이루어진다.

Description

반도체소자 제조방법
본 발명은 반도체소자 제조방법에 관한 것으로 특히 기생용량을 감소시켜 스피트를 개선시키는데 적당하도록 한 반도체소자 제조방법에 관한 것이다.
이하, 종래의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도1a 내지 도1c는 종래 반도체소자 제조방법을 나타낸 공정단면도이고 도2는 종래기술을설명하기 위한 부분적 단면도이다.
먼저, 도1a에 도시한 바와같이 반도체기판(1)상의 게이트절연층(2)과 폴리실리콘층을 형성한 후 상기 폴리실리콘층을 선택적으로 제거하여 상기 반도체기판(1)상의 소정부분에 게이트전극(3)을 형성한다.
이어 도1b에 도시한 바와같이 상기 게이트전극(3)을 마스크로 이용하여 상기 게이트전극(3) 양측의 반도체기판(1)내에 LDD 이온주입을 실시하여 LDD 불순물영역(4)을 형성한다.
그리고 숏 채널(Short Channel) 효과를 억제하기 위해 상기 게이트전극(3)을 마스크로 이용하여 상기 게이트전극(3) 양측의 반도체기판(1)내에 안티-펀치스로우 이온주입을 실시하여 안티-펀치스로우(Anti-Punchthrough) 불순물영역(5)을 형성한다.
이때 상기 안티-펀치스로우 불순물영역(5)은 상기 LDD 불순물영역(4)과 반대 도전형의 불순물이며 상기 반도체기판(1)과 동일 도전형의 불순물을 주입한다.
그리고 상기 LDD 불순물영역(4)의 하부에 위치하도록 이온주입 에너지를 조절한다.
이어서, 도1c에 도시한 바와같이 상기 게이트전극(3)을 포함한 전면에 절연막을 증착하고 상기 절연막을 에치백하여 상기 게이트전극(3)의 양측면에 게이트측벽(6)을 형성한다.
그리고 상기 게이트전극(3) 및 게이트측벽(6)을 마스크로 이용한 불순물 이온주입을 실시하여 상기 노출된 반도체기판(1)내에 소오스/드레인불순물영역(7)을 형성한다.
한편 도2는 종래기술에 따른 반도체소자의 부분적 단면도로서 소자의 성능을 결정하는 기생용량으로서는 게이트-기판용량(Cg)와, 게이트와 중첩된 소오스/드레인간의 용량(COL), 소오스/드레인과 기판용량과의 접합용량(Cj), 게이트와 소오스/드레인간의 프린징(Firning)용량(Cfr)을 나타낸 것이다.
이와같은 종래의 반도체소자 제조방법은 게이트측벽(6a)을 형성하기 전에 숏 채널 효과를 억제시키기 위해 안티-펀치스로우 불순물영역(5)을 형성하여 상기 소오스 및 드레인 불순물영역(7)의 끝부분에서 채널방향으로의 공핍영역의 두께를 감소시키고자 하였다.
그러나 상기와 같은 종래의 반도체소자 제조방법은 다음과 같은 문제점이 있었다.
즉, 안티-펀치스로우 이온주입을 실시함에 따라 소오스/드레인과 기판과의 접합용량(CJ)이 증가하고 비유전율이 3.9가 되는 산화막을 이용하여 측벽을 형성함에 따라 게이트와 소오스/드레인간의 프린징(Firning)용량(Cfr)이 증가하게 된다.
여기서 상기 CJ와 CFR은 소자의 스피드를 결정하는 것으로서 소자의 동작스피드에 미치는 영향은 20∼30%에 달한다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 CJ와 CFR의 특성을 개선하여 소자의 스피드특성을 개선시키는데 적당한 반도체소자 제조방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1c도는 종래 반도체소자 제조방법을 나타낸 공정단면도.
제2도는 종래기술에 따른 반도체소자의 부분적 단면도.
제3a도 내지 제3e도는 본 발명의 반도체소자 제조방법을 나타낸 공정단면도.
* 도면의 주요부부에 대한 부호의 설명
21 : 반도체기판 22 : 게이트절연층
23 : 게이트전극 24 : LDD 불순물영역
25 : 제1측벽스페이서 26 : 제2측벽스페이서
27 : 안티-펀치스로우 불순물영역 28 : 제3절연층
28a : 제3측벽스페이서
상기의 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 반도체기판상의 소정영역에 형성된 게이트전극을 마스크로한 LDD 이온주입에 의해 LDD 불순물영역을 형성하는 스텝과, 상기 게이트전극상에 제1절연층을 형성한 후 선택적으로 제거하여 상기 게이트전극 양측면에 제1측벽스페이서를 형성하는 스텝과, 상기 제1측벽스페이서를 포함한 전면에 제2절연층을 형성한 후 선택적으로 제거하여 상기 제1측벽스페이서의 측면에 제2측벽스페이서를 형성하는 스텝과, 상기 제2측벽스페이서 및 게이트전극을 마스크로한 불순물 이온주입을 실시하여 상기 LDD 불순물영역의 하부에 안티-펀치스로우 불순물영역을 형성하는 스텝과, 상기 제1측벽스페이서만을 제거한 후 전면에 제3절연층을 형성하고 이를 선택적으로 제거하여 상기 제2측벽스페이서의 측면에 제3측벽스페이서를 형성하는 스텝과, 상기 게이트전극 및 제2, 제3측벽스페이서를 마스크로하여 소오스/드레인불순물 이온을 주입하는 스텝을 포함하여 이루어진다.
이하 본 발명의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도2는 본 발명의 반도체소자 제조방법을 나타낸 공정단면도이다.
먼저, 도2에 도시한 바와같이 제1 도전형 반도체기판(21)상에 게이트절연층(22)과 게이트전극 형성용 폴리실리콘층을 형성한 후 포토리소그래피 공정을 통해 상기 폴리실리콘층과 게이트절연층(22)을 선택적으로 제거하여 상기 반도체기판(21)상의 소정부분에 게이트전극(23)을 형성한다.
이어 상기 게이트전극(23)을 마스크로 이용하여 반도체기판(21)내에 LDD 이온주입을 실시하여 LDD 불순물영역(24)을 형성한다.
이어서, 도2에 도시한 바와 같이 상기 게이트전극(23)의 양측면 및 표면상에 제1절연막을 증착한 후 에치백하여 제1측벽스페이서(25)를 형성하고 상기 제1측벽스페이서(25)를 포함한 전면에 제2절연막을 증착한다.
그리고 상기 제2절연막을 에치백하여 상기 제1측벽스페이서(25)의 측면에 제2측벽스페이서(26)를 형성한다.
이때 상기 제1절연막의 두께는 200∼1000Å이며 그 물질은 Si3N4(실리콘 나이트라이드) 또는 BPSG(Boron Phosphorus Silicate Glass)를 사용한다.
이어서, 도2에 도시한 바와같이 화학용액을 이용하여 상기 제1측벽스페이서(25)만을 제거한다.
이때 상기 제2측벽스페이서(26)를 형성하기 위해 에치백 공정을 실시한 후 상기 제1측벽스페이서(25)를 제거하기 이전에 기판의 손상을 방지하기 위해 상기 기판(21)의 표면에 얇은 산화막을 형성하는 공정을 적용할 수 있다. 그리고 상기 얇은 산화막의 두께는 50∼100Å으로 한다.
여기서 상기 제1측벽스페이서(25)의 물질이 BPSG인 경우에 사용되는 화학용액은 SC-1을 사용하고 상기 제1측벽스페이서(25)의 물질이 실리콘 나이트라이드인 경우에는 Hot H3PO4를사용한다.
이어, 도2에 도시한 바와같이 상기 제2측벽스페이서(26)와 상기 게이트전극(23)을 마스크로 이용하여 상기 반도체기판(21)과 동일한 도전형의 불순물을 주입하여 안티-펀치스로우 불순물영역(27)을 형성한다.
이때 안티-펀치스로우 불순물영역(27)형성시 상기 LDD 불순물영역(24)의 하부에 형성되도록 주입에너지를 조절한다.
이어서, 도2에 도시한 바와 같이 상기 제2측벽스페이서(26)를 포함한 전면에 제3절연막(28)을 형성한 후 에치백하여 상기 제2측벽스페이서(26)의 측면에 제3측벽스페이서(28a)를 형성하고 동시에 상기 제1측벽스페이서(25)가 제거된 공간을 매립하여 공기로 채워진 빈 공간을 형성한다.
그리고 상기 게이트전극(23) 및 측벽스페이서들을 마스크로 이용한 불순물 이온주입을 실시하여 상기 제3측벽스페이서(28a) 양측면의 반도체기판(21)내에 소오스/드레인 불순물영역(29)을 형성한다.
이와 같은 본 발명의 반도체소자 제조방법은 게이트전극(23a)과 측벽스페이서 사이를 공기로 채워진 공간(Gap)을 형성하여 CFRD을 감소시키고 상기 빈 공간을 통한 안티-펀치스로우 불순물 이온주입에 의해 CJ특성을 개선시킨다.
이상 상술한 바와 같이 기생용량(CFR)을 최소화시키고 안티-펀치스로우 불순물영역을 최소화하여 기생용량(CJ)를 감소시켜 소자의 성능을 향상시킨다.

Claims (8)

  1. 반도체기판상의 소정영역에 형성된 게이트전극을 마스크로한 LDD 이온주입에 의해 LDD 불순물영역을 형성하는 스텝과, 상기 게이트전극상에 제1절연층을 형성한 후 선택적으로 제거하여 상기 게이트전극 양측면에 제1측벽스페이서를 형성하는 스텝과, 상기 제1측벽스페이서를 포함한 전면에 제2절연층을 형성한 후 선택적으로 제거하여 상기 제1측벽스페이서의 측면에 제2측벽스페이서를 형성하는 스텝과, 상기 제2측벽스페이서 및 게이트전극을 마스크로한 불순물 이온주입을 실시하여 상기 LDD 불순물영역의 하부에 안티-펀치스로우 불순물영역을 형성하는 스텝과, 상기 제1측벽스페이서만을 제거한 후 전면에 제3절연층을 형성하고 이를 선택적으로 제거하여 상기 제2측벽스페이서의 측면에 제3측벽스페이서를 형성하는 스텝과, 상기 게이트전극 및 제2, 제3측벽스페이서를 마스크로하여 소오스/드레인불순물 이온을 주입하는 스텝을 포함하여 이루어짐을 특징으로 하는 반도체소자 제조방법.
  2. 제1항에 있어서, 상기 제1측벽스페이서의 물질은 Si3N4(실리콘 나이트라이드) 또는 BPSG(Boron Phosphorus Silicate Glass)중 어느 하나임을 특징으로 하는 반도체소자 제조방법.
  3. 제1항에 있어서, 상기 제1측벽스페이서가 제거된 부분은 공기가 채워진 상태에서 제3절연층에 의해 매립됨을 특징으로 하는 반도체소자 제조방법.
  4. 제1항에 있어서, 상기 제1절연층의 두께는 200∼1000Å임을 특징으로 하는 반도체소자 제조방법.
  5. 제1항에 있어서, 상기 제1측벽스페이서를 제거하기 이전에 얇은 산화막을 형성하는 공정이 적용가능함을 특징으로 하는 반도체소자 제조방법.
  6. 제2항에 있어서, 상기 제1측벽스페이서의 물질이 Si3N4(실리콘 나이트라이드)일 경우 Hot H3PO4을 사용하여 제거함을 특징으로 하는 반도체소자 제조방법.
  7. 제2항에 있어서, 상기 제1측벽스페이서의 물질이 BPSG인 경우에 사용되는 화학용액은 SC-1을 사용하여 제거함을 특징으로 하는 반도체소자 제조방법.
  8. 제5항에 있어서, 상기 얇은 산화막의 두께는 50∼100Å임을 특징으로 하는 반도체소자 제조방법.
KR1019960037834A 1996-09-02 1996-09-02 반도체소자 제조방법 KR100205344B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960037834A KR100205344B1 (ko) 1996-09-02 1996-09-02 반도체소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960037834A KR100205344B1 (ko) 1996-09-02 1996-09-02 반도체소자 제조방법

Publications (2)

Publication Number Publication Date
KR19980019633A KR19980019633A (ko) 1998-06-25
KR100205344B1 true KR100205344B1 (ko) 1999-07-01

Family

ID=19472497

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960037834A KR100205344B1 (ko) 1996-09-02 1996-09-02 반도체소자 제조방법

Country Status (1)

Country Link
KR (1) KR100205344B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100787344B1 (ko) * 2001-06-29 2007-12-18 주식회사 하이닉스반도체 반도체 소자의 제조방법

Also Published As

Publication number Publication date
KR19980019633A (ko) 1998-06-25

Similar Documents

Publication Publication Date Title
JP2848757B2 (ja) 電界効果トランジスタおよびその製造方法
EP0164449B1 (en) Process for producing a semiconductor integrated circuit device including a misfet
US20020195626A1 (en) Double LDD devices for improved DRAM refresh
KR20010025029A (ko) 플로팅 게이트 전계 효과 트랜지스터의 제조 방법
US6509613B1 (en) Self-aligned floating body control for SOI device through leakage enhanced buried oxide
US5923982A (en) Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps
KR0140719B1 (ko) 모스 전계효과 트랜지스터의 제조방법
US5698461A (en) Method for fabricating lightly doped drain metal oxide semiconductor field effect transistor
US6008100A (en) Metal-oxide semiconductor field effect transistor device fabrication process
KR100485690B1 (ko) 모스 트랜지스터 및 그 제조방법
KR100205344B1 (ko) 반도체소자 제조방법
US6200841B1 (en) MOS transistor that inhibits punchthrough and method for fabricating the same
US7157343B2 (en) Method for fabricating semiconductor device
KR20010060529A (ko) 반도체 소자의 트랜지스터 제조방법
KR100349367B1 (ko) 반도체 소자의 제조방법
KR100260366B1 (ko) 반도체 소자의 제조 방법
US7126189B2 (en) Method for fabricating semiconductor device
US5937302A (en) Method of forming lightly doped drain region and heavily doping a gate using a single implant step
KR20030059391A (ko) 반도체 소자의 제조방법
US6936517B2 (en) Method for fabricating transistor of semiconductor device
US20020089021A1 (en) Semiconductor device with an anti-doped region
KR100503745B1 (ko) 반도체 소자의 제조방법
JPH07273329A (ja) 半導体装置及びその製造方法
JPH07321303A (ja) Ｍｏｓ型半導体装置及びその製造方法
KR100235943B1 (ko) 반도체소자의 트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090327

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee