KR19980019633A - 반도체소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자 제조방법에 관한 것으로 소자의 특성을 결정하는 기생용량을 감소시켜 소자의 성능을 향상시키는데 적당한 반도체소자 제조방법을 제공하기 위한 것이다.
이를위한 본 발명의 반도체소자 제조방법은 반도체기판상의 소정영역의 형성된 게이트전극을 마스크로한 LDD 이온주입에 의해 LDD불순물영역을 형성하는 스텝과, 상기 게이트전극상에 제 1 절연층을 형성한 후 선택적으로 제거하여 상기 게이트전극 양측면에 제 1 측벽스페이서를 형성하는 스텝과, 상기 제 1 측벽스페이서를 포함한 전면에 제 2 절연층을 형성한 후 선택적으로 제거하여 상기 제 1 측벽스페이서의 측면에 제 2 측벽스페이서를 형성하는 스텝과, 상기 제 2 측벽스페이서 및 게이트 전극을 마스크로한 불순물 이온주입을 실시하여 상기 LDD불순물영역의 하부에 안티-펀치스로우 불순물영역을 형성하는 스텝과, 상기 제 1 측벽스페이서만을 제거한후 전면에 제 3 절연층을 형성하고 이를 선택적으로 제거하여 상기 제 2 측벽스페이서의 측면에 제 3 측벽스페이서를 형성하는 스텝과, 상기 게이트전극 및 제 2, 제 3 측벽스페이서를 마스크로하여 소오스/드레인블순물 이온을 주입하는 스텝을 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로 특히 기생용량을 감소시켜 스피드를 개선시키는데 적당하도록 한 반도체소자 제조방법에 관한 것이다.
이하, 종래의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 반도체소자 제조방법을 나타낸 공정단면도이고 도 2는 종래기술을 설명하기 위한 부분적 단면도이다.
먼저, 도 1a에 도시한 바와같이 반도체기판(1)상의 게이트절연층(2)과 폴리실리콘층을 형성한 후 상기 폴리실리콘층을 선택적으로 제거하여 상기 반도체기판(1)상의 소정부분에 게이트전극(3)을 형성한다.
이어 도 1b에 도시한 바와같이 상기 게이트전극(3)을 마스크로 이용하여 상기 게이트전극(3) 양측의 반도체기판(1)내에 LDD이온주입을 실시하여 LDD불순물영역(4)을 형성한다.
그리고 숏 채널(Short Channel)효과를 억제하기 위해 상기 게이트전극(3)을 마스크로 이용하여 상기 게이트전극(3)양측의 반도체기판(1)내에 안티-펀치스로우 이온주입을 실시하여 안티-펀치스로우(Anti-Punchthrough) 불순물영역(5)을 형성한다.
이때 상기 안티-펀치스로우 불순물영역(5)은 상기 LDD불순물영역(4)과 반대 도전형의 불순물이며 상기 반도체기판(1)과 동일 도전형의 불순물을 주입한다.
그리고 상기 LDD불순물영역(4)의 하부에 위치하도록 이온주입 에너지를 조절한다. 이어서, 1c에 도시한 바와같이 상기 게이트전극(3)을 포함한 전면에 절연막을 증착하고 상기 절연막을 에치백하여 상기 게이트전극(3)의 양측면에 게이트측벽(6)을 형성한다.
그리고 상기 게이트전극(3) 및 게이트측벽(6)을 마스크로 이용한 불순물 이온주입을 실시하여 상기 노출된 반도체기판(1)내에 소오스/드레인불순물영역(7)을 형성한다.
한편 도 2는 종래기술에 따른 반도체소자의 부분적 단면도로서 소자의 성능을 결정하는 기생용량으로서는 게이트-기판용량(Cg)와, 게이트와 중첩된 소오스-드레인간의 용량 (COL), 소오스/드레인과 기판용량과의 접합용량(CJ), 게이트와 소오스/드레인간의 프린징(Firning) 용량(CFR)을 나타낸 것이다.
이와같은 종래의 반도체소자 제조방법은 게이트측벽(6a)을 형성하기 전에 숏 채널 효과를 억제시키기 위해 안티-펀치스로우 불순물영역(5)을 형성하여 상기 소오스 및 드레인 불순물영역(7)의 끝 부분에서 채널방향으로 공핍영역의 두께를 감소시키고자 하였다.
그러나 상기와 같은 종래의 반도체소자 제조방법은 다음과 같은 문제점이 있다.
즉, 안티-펀치스로우 이온주입을 실시함에 따라 소오스/드레인과 기판과의 접합용량(CJ)이 증가하고 비유전율이 3.9가 되는 산화막을 이용하여 측벽과 형성함에 따라 게이트와 소오스/드레인간의 Frining 용량(CFR)이 증가하게 된다.
여기서 상기 CJ와 CFR은 소자의 스피드를 결정하는 것으로 소자의 동작스피드에 미치는 영향은 20∼30%에 달한다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 CJ와 CFR의 특성을 개선하여 소자의 스피드특성을 개선시키는데 적당한 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 반도체소자 제조방법을 나타낸 공정단면도
도 2는 종래기술에 따른 반도체소자의 부분적 단면도
도 3a 내지 도 3e는 본 발명의 반도체소자 제조방법을 나타낸 공정단면도
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체기판22 : 게이트절연층
23 : 게이트전극24 : LDD불순물영역
25 : 제 1 측벽스페이서26 : 제 2 측벽스페이서
27 : 안티-펀치스로우 불순물영역28 : 제 3 절연층
28a : 제 3 측벽스페이서
상기의 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 반도체기판사의 소정영역에 형성된 게이트전극을 마스크로한 LDD 이온주입에 의해 LDD불순물영역을 형성하는 스텝과, 상기 게이트전극상에 제 1 전연층을 형성한 후 선택적으로 제거하여 상기 게이트전극 양측면에 제 1 측벽스페이서를 형성하는 스텝과, 상기 제 1 측벽스페이서를 포함한 전면에 제 2 절연층을 형성한 후 선택적으로 제거하여 상기 제 1 측벽스페이서의 측면에 제 2 측벽스페이서를 형성하는 스텝과, 상기 제 2 측벽스페이서 및 게이트전극을 마스크로한 불순물 이온주입을 실시하여 상기 LDD불순물영역의 하부에 안티-펀치스로우 불순물영역을 형성하는 스텝과, 상기 제 1 측벽 스페이서만을 제거한 후 전면에 제 3 절연층을 형성하고 이를 선택적으로 제거하여 상기 제 2 측벽스페이서의 측면에 제 3 측벽스페이서를 형성하는 스텝과, 상기 게이트전극 및 제 2, 제 3 측벽스페이서를 마스크로하여 소오스/드레인불순물 이온을 주입하는 스텝을 포함하여 이루어진다.
이하 본 발명의 반도체소자 제조방법을 첨부된 도면을참조하여 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명이 반도체소자 제조방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 제 1 도전형 반도체기판(21)상에 게이트절연층(22)과 게이트전극 형성용 폴리실리콘층을 차례로 형성한 후 포토리소그래피 공정을 통해 상기 폴리실리콘층과 게이트절연층(22)을 선택적으로 제거하여 상기 반도체기판(21)상의 소정부분에 게이트전극(23)을 형성한다.
이어 상기 게이트전극(23)을 마스크로 이용하여 상기 반도체기판(21)내에 LDD이온 주입을 실시하여 LDD불순물영역(24)을 형성한다.
이어서, 도 2b에 도시한 바와같이 상기 게이트전극(23)의 양측면 및 표면상에 제 1 절연막을 증착한 후 에치백하여 제 1 측벽스페이서(25)를 형성하고 상기 제 1 측벽 스페이서(25)를 포함한 전면에 제 2 절연막을 증착한다.
그리고 상기 제 2 절연막을 에치백하여 상기 제 1 측벽스페이서(25)의 측면에 제 2 측벽스페이서(26)를 형성한다.
이때 상기 제 1 절연막의 두께는 200∼1000Å이며 그 물질은 Si3N4(실리콘 나이트라이드) 또는 BPSG(Boron Phosphorus Silicate Glass)를 사용한다.
이어서, 도 2c에 도시한 바와같이 화학용액을 이용하여 상기 제 1 측벽스페이서(25)만을 제거한다.
이때, 상기 제 2 측벽스페이서(26)를 형성하기 위해 에치백 공정을 실시한 후 상기 제 1 측벽스페이서(25)를 제거하기 이전에 기판의 손상을 방지하기 위해 상기 기판(21)의 표면에 얇은 산화막을 형성하는 공정을 적용할 수 있다. 그리고 상기 얇은 산화막의 두께는 50∼100Å으로 한다.
여기서 상기 제 1 측벽스페이서(25)의 물질이 BPSG인 경우에 사용되는 화학용액은 SC-1을 사용하고 상기 제 1 측벽스페이서(25)의 물질이 실리콘 나이트라이드인 경우에는 Hot H3PO4를 사용한다.
이어, 도 2d에 도시한 바와같이 상기 제 2 측벽스페이서(26)와 상기 게이트전극(23)을 마스크로 이용하여 상기 반도체기판(21)과 동일한 도전형의 불순물을 주입하여 안티-펀치스로우 불순물영역(27)을 형성한다.
이때 상기 안티-펀치스로우 불순물영역(27)형성시 상기 LDD불순물영역(24)의 하부에 형성되도록 주입에너지를 조절한다.
이어서, 도 2e에 도시한 바와같이 상기 제 2 측벽스페이서(26)를 포함한 전면에 제 2 절연막(28)를 형성한 후 에치백하여 상기 제 2 측벽스페이서(26)의 측면에 제 3 측벽스페이서(28a)를 형성하고 동시에 상기 제 1 측벽스페이서(25)가 제거된 공간을 매립하여 공기로 채워진 빈 공간을 형성한다.
그리고 상기 게이트전극(23) 및 측벽스페이서들을 마스크로 이용한 불순물 이온주입을 실시하여 상기 제 3 측벽스페이서(28a) 양측면의 반도체기판(21)내에 소오스/드레인 불순물영역(29)을 형성한다.
이와같은 본 발명의 반도체소자 제조방법은 게이트전극(23a)과 측벽스페이서 사이를 공기로 채워진 공간(Gap)을 형성하여 CFRD을 감소시키고 상기 빈 공간을 통한 안티-펀치스로우 불순물 이온주입에 의해 CJ특성을 개선시킨다.
이상 상술한 바와같이 기생용량(CFR)을 최소화시키고 안티-펀치스로우 불순물영역을 최소화하여 기생용량(CJ)를 감소시켜 소자의 성능을 향상시킨다.
Claims (8)
- 반도체기판상의 소정영역에 형성된 게이트전극을 마스크로한 LDD 이온주입에 의해 LDD불순물영역을 형성하는 스텝과,상기 게이트전극상에 제 1 절연층을 형성한 후 선택적으로 제거하여 상기 게이트전극 양측면에 제 1 측벽스페이서를 형성하는 스텝과,상기 제 1 측벽스페이서를 포함한 전면에 제 2 절연층을 형성한 후 선택적으로 제거하여 상기 제 1 측벽스페이서의 측면에 제 2 측벽스페이서를 형성하는 스텝과,상기 제 2 측벽스페이서 및 게이트전극을 마스크로한 불순물 이온주입을 실시하여 상기 LDD불순물영역의 하부에 안티-펀치스로우 불순물영역을 형성하는 스텝과,상기 제 1 측벽스페이서만을 제거한 후 전면에 제 3 절연층을 형성하고 이를 선택적으로 제거하여 상기 제 2 측벽스페이서의 측면에 제 3 측벽스페이서를 형성하는 스텝과,상기 게이트전극 및 제 2, 제 3 측벽스페이서를 마스크로하여 소오스/드레인불순물 이온을 주입하는 스텝을 포함하여 이루어짐을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서, 상기 제 1 측벽스페이서의 물질은 Si3N4(실리콘 나이트라이드) 또는 BPSG(Boron Phosphorus Silicate Glass)중 어느 하나임을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서, 상기 제 1 측벽스페이서가 제거된 부분은 공기가 채워진 상태에서 제 3 절연층에 의해 매립됨을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서, 상기 제 1 절연층의 두께는 200∼1000Å임을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서, 상기 제 1 측벽스페이서를 제거하기 이전에 얇은 산화막을 형성하는 공정이 적용가능함을 특징으로 하는 반도체소자 제조방법.
- 제 2 항에 있어서, 상기 제 1 측벽스페이서의 물질이 Si3N4(실리콘 나이트라이드) 일경우 Hot H3PO4을 사용하여 제거함을 특징으로 하는 반도체소자 제조방법.
- 제 2 항에 있어서, 상기 제 1측벽스페이서의 물질이 BPSG인 경우에 사용되는 화학용액은 SC-1을 사용하여 제거함을 특징으로 하는 반도체소자 제조방법.
- 제 5 항에 있어서, 상기 얇은 산화막의 두께는 50∼100Å임을 특징으로 하는 반도체소자 제조방법.
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Cited By (1)
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| KR100787344B1 (ko) * | 2001-06-29 | 2007-12-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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1996
- 1996-09-02 KR KR1019960037834A patent/KR100205344B1/ko not_active IP Right Cessation
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