KR100324338B1 - 고전압 트랜지스터의 제조방법 - Google Patents

Abstract

본 발명은 반도체기판 상부에 게이트산화막, 폴리실리콘, 실리사이드 및 캡절연막이 적층된 게이트를 패터닝하는 공정과; 상기 결과물의 상부전면에 버퍼산화막을 증착한 다음 그 상부에 제1질화막을 증착하고 선택적으로 식각하여 제1게이트측벽을 형성한 다음 캡절연막 및 반도체기판 상에 노출된 버퍼산화막을 제거하는 공정과; 상기 제1게이트측벽을 식각한 다음 상기 패터닝된 게이트를 마스크로 적용하여 반도체기판 내에 저농도 불순물이온을 주입함으로써, 저농도영역을 형성하는 공정과; 상기 버퍼산화막을 제거한 다음 상부전면에 제2질화막을 증착하고 선택적으로 식각하여 제2게이트측벽을 형성하는 공정과; 상기 게이트 및 제2게이트측벽을 마스크로 적용하여 고농도 불순물이온을 주입함으로써, 소스/드레인을 형성하는 공정으로 이루어지는 고전압 트랜지스터의 제조방법을 제공함으로써, 저농도 드레인에 주입되는 불순물이온의 농도 및 반도체기판 손상을 최소화하여 종래에 비해 저농도 드레인의 저항값을 증가시킬 수 있게 되므로, 트랜지스터가 고전압에서 구동되더라도 열전자에 의한 영향을 최소화할 수 있으며, 저농도 드레인의 농도가 감소함에 따라 확산이 줄어들어 유효채널길이가 증가하므로, 안정적인 트랜지스터 특성을 유지할 수 있는 효과가 있다.

Description

고전압 트랜지스터의 제조방법{FABRICATING METHOD OF HIGH VOLTAGE TRANSISTOR}

본 발명은 고전압 트랜지스터의 제조방법에 관한 것으로, 특히 저농도 드레인(lightly doped drain : LDD) 영역의 저항감소를 방지하여 열전자에 의한 영향(hot carrier effect)을 최소화하기에 적당하도록 한 고전압 트랜지스터의 제조방법에 관한 것이다.

종래 고전압 트랜지스터의 제조방법을 도1a 내지 도1d의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 도1a에 도시한 바와같이 문턱전압 조절을 위한 이온주입 영역(2)이 형성된 반도체기판(1) 상부에 순차적으로 게이트산화막(3), 폴리실리콘(4), WSi₂막(5) 및 캡절연막(6)을 형성한 다음 사진식각을 통해 패터닝하여 게이트를 정의한다. 이때, WSi₂막(5)은 게이트전극의 저항값을 감소시키기 위한 실리사이드층이다.

그리고, 도1b에 도시한 바와같이 상기 게이트를 마스크로 적용하여 반도체기판(1) 내에 저농도의 불순물이온을 주입함으로써, 저농도영역(7)을 형성한다.

그리고, 도1c에 도시한 바와같이 상기 결과물의 상부전면에 질화막을 증착한 다음 선택적으로 식각하여 상기 게이트의 측면에 게이트측벽(8)을 형성한다.

그리고, 도1d에 도시한 바와같이 상기 게이트 및 게이트측벽(8)을 마스크로 적용하여 게이트측벽(8)으로 마스킹되지 않은 저농도영역(7) 내에 고농도의 불순물이온을 주입함으로써, 소스/드레인(9)을 형성한다.

그러나, 상기한 바와같은 종래 고전압 트랜지스터의 제조방법은 게이트산화막으로 다수의 전자가 트랩(trap)되는 열전자에 의한 영향을 줄이기 위해 저농도 드레인 영역을 형성하여 수평전계를 감소시키고 있으나, 일정한 농도를 갖는 저농도 드레인 영역의 저항값이 크지 않아 트랜지스터가 고전압에서 구동될 때는 수평전계 감소에 한계를 갖게 되고, 이에 따라 소자특성이 저하되는 문제점이 있었다.

본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 저농도 드레인 영역의 저항값을 증가시켜 트랜지스터가 고전압에서 구동되더라도 열전자에 의한 영향을 최소화할 수있는 고전압 트랜지스터의 제조방법을 제공하는데 있다.

도1a 내지 도1d는 종래 고전압 트랜지스터의 제조방법을 보인 수순단면도.

도2a 내지 도2f는 본 발명의 일 실시예를 보인 수순단면도.

***도면의 주요부분에 대한 부호의 설명***

11:반도체기판 12:이온주입영역

13:게이트산화막 14:폴리실리콘

15:WSi₂막 16:캡절연막

17:버퍼산화막 18,20:게이트측벽

19:저농도영역 21:소스/드레인

상기한 바와같은 본 발명의 목적을 달성하기 위한 고전압 트랜지스터의 제조방법은 반도체기판 상부에 게이트산화막, 폴리실리콘, 실리사이드 및 캡절연막이 적층된 게이트를 패터닝하는 공정과; 상기 결과물의 상부전면에 버퍼산화막을 증착한 다음 그 상부에 제1질화막을 증착하고 선택적으로 식각하여 제1게이트측벽을 형성한 다음 캡절연막 및 반도체기판 상에 노출된 버퍼산화막을 제거하는 공정과; 상기 제1게이트측벽을 식각한 다음 상기 패터닝된 게이트를 마스크로 적용하여 반도체기판 내에 저농도 불순물이온을 주입함으로써, 저농도영역을 형성하는 공정과; 상기 버퍼산화막을 제거한 다음 상부전면에 제2질화막을 증착하고 선택적으로 식각하여제2게이트측벽을 형성하는 공정과; 상기 게이트 및 제2게이트측벽을 마스크로 적용하여 제2게이트측벽으로 마스킹되지 않은 저농도영역 내에 고농도 불순물이온을 주입함으로써, 소스/드레인을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.

상기한 바와같은 본 발명에 의한 고전압 트랜지스터의 제조방법을 첨부한 도2a 내지 도2f의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.

먼저, 도2a에 도시한 바와같이 문턱전압 조절을 위한 이온주입영역(12)이 형성된 반도체기판(11)의 상부에 순차적으로 게이트산화막(13), 폴리실리콘(14), WSi₂막(15) 및 캡절연막(16)을 형성한 다음 사진식각을 통해 패터닝하여 게이트를 정의한다. 이때, WSi₂막(15)은 게이트전극의 저항을 최소화하기 위한 실리사이드층이다.

그리고, 도2b에 도시한 바와같이 상기 게이트가 정의된 반도체기판(11)의 상부전면에 버퍼산화막(17)을 200∼300Å 정도의 두께로 증착한다.

그리고, 도2c에 도시한 바와같이 상기 버퍼산화막(17)의 상부에 질화막을 증착하고, 선택적으로 식각하여 게이트측벽(18)을 형성한 다음 캡절연막(16) 및 반도체기판(11) 상에 노출된 버퍼산화막(17)을 제거한다.

그리고, 도2d에 도시한 바와같이 상기 게이트측벽(18)을 습식식각을 통해 제거한 다음 게이트를 마스크로 적용하여 반도체기판(11) 내에 저농도 불순물이온을 주입함으로써, 저농도영역(19)을 형성한다.

그리고, 도2e에 도시한 바와같이 상기 버퍼산화막(17)을 제거한 다음 상부전면에 질화막을 증착하고, 선택적으로 식각하여 게이트측벽(20)을 형성한다.

그리고, 도2f에 도시한 바와같이 상기 게이트 및 게이트측벽(20)을 마스크로 적용하여 게이트측벽(20)에 의해 마스킹되지 않은 저농도영역(19) 내에 고농도 불순물이온을 주입함으로써, 소스/드레인(21)을 형성한다.

상기한 바와같은 본 발명에 의한 고전압 트랜지스터의 제조방법은 버퍼산화막을 통해 저농도 드레인에 주입되는 불순물이온의 농도 및 반도체기판 손상을 최소화하여 종래에 비해 저농도 드레인의 저항값을 증가시킬 수 있게 되므로, 트랜지스터가 고전압에서 구동되더라도 열전자에 의한 영향을 최소화할 수 있으며, 저농도 드레인의 농도가 감소함에 따라 확산이 줄어들어 유효채널길이가 증가하므로, 안정적인 트랜지스터 특성을 유지할 수 있는 효과가 있다.

Claims (2)

1. 반도체기판 상부에 게이트산화막, 폴리실리콘, 실리사이드 및 캡절연막이 적층된 게이트를 패터닝하는 공정과; 상기 결과물의 상부전면에 버퍼산화막을 증착한 다음 그 상부에 제1질화막을 증착하고 선택적으로 식각하여 제1게이트측벽을 형성한 다음 캡절연막 및 반도체기판 상에 노출된 버퍼산화막을 제거하는 공정과; 상기 제1게이트측벽을 식각한 다음 상기 패터닝된 게이트를 마스크로 적용하여 반도체기판 내에 저농도 불순물이온을 주입함으로써, 저농도영역을 형성하는 공정과; 상기 버퍼산화막을 제거한 다음 상부전면에 제2질화막을 증착하고 선택적으로 식각하여 제2게이트측벽을 형성하는 공정과; 상기 게이트 및 제2게이트측벽을 마스크로 적용하여 제2게이트측벽으로 마스킹되지 않은 저농도영역 내에 고농도 불순물이온을 주입함으로써, 소스/드레인을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
2. 제 1 항에 있어서, 상기 버퍼산화막은 200∼300Å의 두께로 형성하는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.