KR100247812B1 - 반도체 장치의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 43
- 150000002500 ions Chemical class 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 150000004767 nitrides Chemical class 0.000 claims abstract description 13
- 230000000694 effects Effects 0.000 abstract description 5
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 230000000903 blocking effect Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
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- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
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Abstract
본 발명은 단채널효과를 감소시키는 데 적당한 반도체장치의 제조방법에 관한 것으로, 반도체기판에 제 1도전형의 웰을 형성하는 공정과, 반도체기판에 게이트절연막을 형성하는 공정과, 게이트절연막 상에 일정영역이 개구된 질화막을 형성하는 공정과, 개구된 질화막의 양측면에 제 1측벽을 형성하는 공정과, 질화막 및 상기 제 1측벽을 마스크로 제 1도전형 이온을 고농도로 주입하여 반도체기판에 제 1도전형의 불순물영역을 형성하는 공정과, 질화막 및 제 2측벽을 제거하는 공정과, 게이트절연막 상에 게이트전극을 형성하는 공정과, 게이트전극을 마스크로 반도체기판에 제 2도전형의 불순물이온을 저농도로 주입하는 공정과, 게이트전극 측면에 제 2측벽을 형성하는 공정과, 제 2측벽 및 게이트전극을 마스크로 제 2도전형의 불순물이온을 고농도로 주입하여 엘디디 및 소오스/드레인인 불순물영역을 형성하는 공정을 구비한 것이 특징이다.
따라서, 본 발명에서는 상술한 채널 중심에 채널과 반대 도전형의 불순물영역을 형성함으로써, 디바이스가 고집적화됨에 따라 나타나는 단채널효과에 의해 발생되는 문턱전압의 저하를 방지할 수 있다. 또한, 채널이 작아짐에 따라 확대된 공핍영역으로 인한 펀치스루 현상을 방지할 수 있는 잇점이 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 단채널효과를 감소시키는 데 적당한 반도체장치의 제조방법에 관한 것이다.
도 1a 내지 도 1d은 종래기술에 따른 반도체장치의 제조공정도이다.
도 1a 와 같이, 제 1도전형 반도체기판(100)상에 PMOS가 형성될 부위를 가리고 NMOS가 형성될 부위에 제 1도전형의 이온을 주입함으로써 제 1도전형의 웰(102)을 형성한다. 여기에서는 NMOS 형성 과정만을 열거하기로 한다.
도 1b 와 같이, 반도체기판(100)상에 산화실리콘 등을 화학기상증착방법으로 증착하여 게이트절연막(104)을 형성한다. 그리고 게이트절연막(104)상에 다결정실리콘을 증착하여 일정영역 패터닝함으로써 게이트전극(106)을 형성한다. 게이트절연막(104)은 기판과 게이트전극(106)간의 절연을 위한 것이다.
도 1c 와 같이, 게이트전극(106)을 이온 블로킹 마스크로 이용하여 저농도의 불순물이온을 주입함으로써 저농도의 불순물영역(108)을 형성한다.
도 1d 와 같이, 게이트절연막(104) 상에 질화실리콘 등을 화학기상증착방법으로 증착한 후, 게이트전극(106)이 노출되는 시점까지 에치백하여 게이트전극(106) 측면에 측벽(110)을 형성한다. 이 측벽(110) 및 게이트전극(106)을 마스크로 하여 고농도의 불순물 이온을 주입함으로써 저농도의 엘디디(Lightly Doped Drain)(112) 및 소오스/드레인(source/drain)인 고농도의 불순물영역(114)을 형성한다.
고농도의 불순물 이온 주입과정에서, 저농도 불순물영역(108)은 고농도화되어 소오스/드레인인 고농도의 불순물영역(114)이 되지만, 측벽(110) 하부는 고농도의 불순물 이온 주입이 측벽(110)에 의해 차폐됨에 따라 저농도의 불순물이 그대로 유지되어 저농도인 엘디디(112)가 형성된다.
일반적으로 소자가 고집적화됨에 따라, 게이트전극 또한 그 크기가 축소된다. 따라서, 이 게이트전극에 문턱전압 이상의 바이어스를 인가하면, 제 1도전형의 웰 표면에 채널이 형성되어 소오스에서 드레인으로 전류패스가 형성된다. 이 때, 공핍영역이 드레인전압 증가에 따라 드레인영역 확대 및 핀치오프점의 소오스쪽 이동이 일어나 드레인 쪽 전계의 세기에 의해 전류패스가 형성된다.
따라서, 종래 기술에서는 게이트전극의 크기가 축소됨에 따라 낮은 드레인전압에도 공핍영역이 쇼트되어 펀치스루 현상이 발생되었고, 문턱전압 감소폭이 커지는 문제점이 발생되었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 문턱전압 저하 및 펀치스루 등 단채널효과를 감소시킬 수 있는 반도체장치의 제조방법을 제공하려는 것이다.
따라서, 본 발명의 반도체장치의 제조방법은 반도체기판에 제 1도전형의 웰을 형성하는 공정과, 반도체기판에 게이트절연막을 형성하는 공정과, 게이트절연막 상에 일정영역이 개구된 질화막을 형성하는 공정과, 개구된 질화막의 양측면에 제 1측벽을 형성하는 공정과, 질화막 및 상기 제 1측벽을 마스크로 제 1도전형 이온을 고농도로 주입하여 반도체기판에 제 1도전형의 불순물영역을 형성하는 공정과, 질화막 및 제 2측벽을 제거하는 공정과, 게이트절연막 상에 게이트전극을 형성하는 공정과, 게이트전극을 마스크로 반도체기판에 제 2도전형의 불순물이온을 저농도로 주입하는 공정과, 게이트전극 측면에 제 2측벽을 형성하는 공정과, 제 2측벽 및 게이트전극을 마스크로 제 2도전형의 불순물이온을 고농도로 주입하여 엘디디 및 소오스/드레인인 불순물영역을 형성하는 공정을 구비한 것이 특징이다.
도 1a 내지 도 1d은 종래기술에 따른 반도체장치의 제조공정도이고,
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 제조공정도이다.
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 반도체기판 102, 202. 웰
104, 204. 게이트절연막 106, 206. 게이트전극
108, 208. 저농도의 불순물영역 114, 214. 고농도의 불순물영역
112, 212. 엘디디
205. 질화막 110, 210, 230. 측벽
l. 채널과 반대 도전형의 불순물영역
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2a 내지 도 2f 는 본 발명의 반도체장치의 제조를 위한 공정도이다.
도2a 와 같이, 반도체기판(200)에 PMOS가 형성될 부위를 가리고 NMOS가 형성될 부위에 p 타입의 불순물이온을 주입함으로써 p웰(202)을 형성한다.
이 후에 진행될 소자의 활성영역을 정의하는 필드산화막 제조공정을 생략하고, 편의상 NMOS 형성 과정만을 열거하기로 한다.
도 2b 와 같이, 반도체기판(200)에 화학기상증착방법으로 산화실리콘을 증착하여 이 후에 형성될 게이트전극과 기판과의 절연을 위한 게이트절연막(204)을 형성한다. 그리고 게이트절연막(204)상에 질화실리콘 등을 이용하여 일정영역이 개구된 제 1절연막(205)을 형성한다.
도 2c 와 같이, 제 1절연막(205) 상에 HLD(High Temperature Low Pressure Dielectric)로제 2절연막을 형성한 후, 제 1절연막(205)이 노출되는 시점까지 에치백하여 제 1절연막(205) 측면에 제 1측벽(210)을 형성한다. 그리고 제 1절연막(205) 및 제 1측벽(210)을 이온 블로킹 마스크로 이용하여 고농도의 p형 불순물이온을 주입함으로써 NMOS 의 채널과 반대 도전형의 불순물영역(l)을 형성한다.
이 불순물영역(l)은 채널 중심에 형성되되, 불순물이온이 주입되는 에너지 세기를 조절함으로써 반도체기판(200) 하부로 갈수록 그 농도가 감소되도록 하고, 또한 표면으로 갈수록 p형 불순물이온 농도가 높게 도핑되도록 한다.
따라서, 상술한 채널 중심에 형성된 채널과 반대 도전형의 불순물영역(l)을 형성함으로써, 게이트전극(206)에 바이어스 인가 시, p웰(202)보다 이 채널 중심에 형성된 반대도전형의 불순물영역(l)의 표면층에 훨씬 적은 캐리어가 형성된다.
도 2e 와 같이, 게이트절연막(204)상에 다결정실리콘을 증착한 후, 일정영역 패터닝하여 게이트전극(206)을 형성한다. 이 게이트전극(206)을 이온 블로킹 마스크로 이용하여 저농도의 n형의 불순물이온을 주입함으로써 게이트전극(206) 양측의 반도체기판(200)에 저농도의 불순물영역(208)을 형성한다.
도 2f 와 같이, 게이트절연막(204)상에 게이트전극(206)을 덮도록 질화실리콘을 증착한 후, 에치백하여 게이트전극(206) 측면에 제 2측벽(230)을 형성한다. 이 제 2측벽(230) 및 게이트전극(206)을 이온 블로킹 마스크로 이용하여 고농도의 n형 불순물이온을 주입함으로써 저농도인 엘디디(212)와 소오스/드레인인 고농도의 불순물영역(214)을 형성한다.
고농도의 불순물이온을 주입하는 과정에서, 대부분의 저농도 불순물영역(208)은 고농도화되어 소오스/드레인인 고농도의 n형 불순물영역(214)을 형성하나, 제 2측벽(230) 하부의 저농도 불순물영역(208)은 측벽(210)에 의해 차폐되기 때문에 상술한 고농도의 n형의 불순물이온이 주입되지 않는 엘디디(212)가 형성된다.
상술한 바와 같이, 본 발명에서는 채널 중심에 채널과 반대 도전형의 불순물영역을 형성함에 따라, 디바이스가 고집적화됨에 따라 나타나는 단채널효과에 의해 발생되는 문턱전압이 저하됨이 방지된다. 또한, 채널이 작아짐에 따라 확대된 공핍영역으로 인한 펀치스루 현상을 방지할 수 있는 잇점이 있다.
Claims (2)
- 반도체기판에 제 1도전형의 웰을 형성하는 공정과,상기 반도체기판에 게이트절연막을 형성하는 공정과,상기 게이트절연막 상에 일정영역이 개구된 질화막을 형성하는 공정과,상기 개구된 질화막의 양측면에 제 1측벽을 형성하는 공정과,상기 질화막 및 상기 제 1측벽을 마스크로 제 1도전형 이온을 고농도로 주입하여 상기 반도체기판에 제 1도전형의 불순물영역을 형성하는 공정과,상기 질화막 및 상기 제 2측벽을 제거하는 공정과,상기 게이트절연막 상에 게이트전극을 형성하는 공정과,상기 게이트전극을 마스크로 상기 반도체기판에 제 2도전형의 불순물이온을 저농도로 주입하는 공정과,상기 게이트전극 측면에 제 2측벽을 형성하는 공정과,상기 제 2측벽 및 게이트전극을 마스크로 제 2도전형의 불순물이온을 고농도로 주입하여 엘디디 및 소오스/드레인인 불순물영역을 형성하는 공정을 구비한 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 제 2도전형의 불순물영역은 채널의 중심에 형성된 것이 특징인 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970076631A KR100247812B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970076631A KR100247812B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990056625A KR19990056625A (ko) | 1999-07-15 |
| KR100247812B1 true KR100247812B1 (ko) | 2000-03-15 |
Family
ID=19529294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970076631A KR100247812B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100247812B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100845105B1 (ko) * | 2002-12-05 | 2008-07-09 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 및 그 제조 방법 |
-
1997
- 1997-12-29 KR KR1019970076631A patent/KR100247812B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990056625A (ko) | 1999-07-15 |
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