KR20000034640A - 모스 트랜지스터 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 150000004767 nitrides Chemical class 0.000 claims abstract description 37
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 25
- 238000005468 ion implantation Methods 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 16
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 14
- 238000000206 photolithography Methods 0.000 claims description 13
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 230000002265 prevention Effects 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 125000001475 halogen functional group Chemical group 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims 2
- 239000000463 material Substances 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract 4
- 230000008016 vaporization Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 8
- 230000010354 integration Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- -1 halogen ion Chemical class 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 종래 모스 트랜지스터 제조방법은 게이트를 사진식각공정을 통해 형성함으로써, 그 크기를 사진식각공정으로 정의할 수 있는 최소크기로만 제조할 수 있어 상대적으로 집적도가 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 절연층을 증착하고, 그 절연층 및 기판의 상부일부를 식각하여 트랜치구조를 형성한 후, 그 트랜치구조의 측면에 측벽을 형성하는 게이트영역 설정단계와; 상기 측벽의 사이인 트랜치구조 하면 중앙에 불순물 이온을 주입하여 문턱전압조절영역 및 펀치쓰루방지영역을 형성하고, 상기 절연층의 상부면과 그 상부면이 동일 평면상에 위치하며 상기 측벽의 사이 및 게이트산화막의 상부에 위치하는 게이트전극을 형성하는 게이트형성단계와; 상기 측벽을 제거하고, 그 측벽이 있던 위치의 하부 기판에 불순물 이온을 이온주입하여 할로이온주입영역 및 저농도 소스/드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 절연층을 제거하고, 상기 측벽이 있던 위치에 산화막을 증착하고, 상기 산화막의 상부 및 게이트의 전면에 질화막을 증착하는 게이트 보호단계와; 상기 트랜치구조가 형성되지 않은 기판에 불순물 이온을 주입하여 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 이루어져 사진식각공정으로 정의할 수 있는 최소크기 보다 작은 게이트를 형성할 수 있어 집적도가 향상되며, 게이트의 크기가 작을 때 발생할 수 있는 단채널효과 및 핀치오프를 할로(HALO) 이온주입영역과 펀치쓰루방지용 이온주입영역을 형성하여 방지할 수 있어 소자의 특성을 향상시키는 효과가 있으며, 질화막의 하부에 형성된 산화막을 게이트산화막으로 사용하지 않고 용이하게 새로운 게이트산화막을 증착하여 사용함으로써, 모스 트랜지스터의 특성을 향상시키는 효과가 있다.
Description
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 특히 사진식각공정으로 정의할 수 있는 최소 크기 이하의 채널을 가지면서, 단채널효과(short channel effect)의 발생을 방지하여 열전자가 발생되는 것을 방지하여 소자의 집적도를 향상시키는 데 적당하도록 한 모스 트랜지스터 제조방법에 관한 것이다.
일반적으로, 모스 트랜지스터의 집적도를 향상시키는 방안은 게이트의 길이 즉 채널길이가 특정 값이하로 형성될 때 발생하는 단채널효과에 의해 제한되고 있으며, 이로 인해 모스 트랜지스터의 크기는 단채널효과가 발생되지 않는 최소 크기로 정의 할 수 있으며, 단채널효과의 발생을 최소화 하기 위해 채널의 측면에 위치하는 소스 및 드레인 영역을 저농도로 형성하고, 외부의 전극과 접속되는 소스 및 드레인 영역을 고농도로 형성하여 저항을 줄이는 LDD(lightly doped drain)구조는 일반화 되어 있으며, 이와 같은 종래 모스 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 모스 트랜지스터의 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 게이트산화막(2)을 증착하고, 그 게이트산화막(2)의 상부전면에 실리콘, 텅스텐실리사이드, 질화막을 순차적으로 증착하고, 그 질화막, 텅스텐실리사이드, 실리콘을 패터닝하여 게이트전극(3)을 형성하는 단계와; 상기 질화막이 상부에 형성된 게이트전극(3)을 이온주입마스크로 사용하는 이온주입공정으로 상기 기판(1)에 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(4)을 형성하는 단계와; 상기 게이트전극(3)의 측면에 질화막측벽(5)을 형성한 후, 상기 게이트전극(3)의 상부의 질화막과 상기 질화막측벽(5)을 이온주입 마스크로 사용하는 이온주입공정으로 상기 기판(1)에 고농도 소스 및 드레인(6)을 형성하는 단계로 제조하게 된다.
이와 같이 제조된 모스 트랜지스터의 크기를 결정하는 요소는 채널길이인 게이트전극(3)의 크기이며, 이는 상기 실리콘, 텅스텐실리사이드, 질화막 적층구조를 사진식각공정을 통해 패터닝하여 형성하기 때문에 사진식각공정으로 정의할수 있는 최소 크기까지만 모스 트랜지스터의 크기를 줄일 수 있게 된다.
상기 사진식각공정에 의해 정의 할 수 있는 최소 크기를 갖는 모스 트랜지스터는 반도체 장치의 집적도가 계속 향상되고 있는 추세에 적합하지 않으며, 사진식각공정으로 정의할 수 있는 최소크기 보다 더 작은 크기의 모스 트랜지스터가 요구된다.
그러나, 이와 같이 모스 트랜지스터를 작게 형성하면, 게이트 채널 길이의 감소로 인해 단채널효과, 펀치쓰루(PUNCH THROUGH) 등의 문제점이 발생되는 것은 잘 알려진 사실로서, 모스 트랜지스터의 집적도를 향상시키기 위해서는 상기 단채널효과 및 펀치쓰루 등의 문제를 해결해야 한다.
상기한 바와 같이 종래 모스 트랜지스터는 게이트를 사진식각공정을 통해 형성함으로써, 그 크기를 사진식각공정으로 정의할 수 있는 최소크기로만 제조할 수 있어 상대적으로 집적도가 감소하는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 사진식각공정으로 정의할 수 있는 최소크기 이하의 게이트 채널을 가지면서, 단채널효과 등 모스 트랜지스터 특성을 열화시키는 요소의 발생을 방지할 수 있는 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.
도1은 종래 모스 트랜지스터의 단면도.
도2a 내지 도2l은 본 발명 모스 트랜지스터의 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:패드산화막
3:고온저압산화막 4:버퍼산화막
5:질화막(측벽) 6:펀치쓰루 방지영역
7:문턱전압조절영역 8:게이트산화막
9:다결정실리콘 10:텅스텐실리사이드
11:할로이온주입층 12:저농도 소스 및 드레인
13:산화막 14:질화막
15:고농도 소스 및 드레인
상기와 같은 목적은 기판의 상부에 절연층을 증착하고, 그 절연층 및 기판의 상부일부를 식각하여 트랜치구조를 형성한 후, 그 트랜치구조의 측면에 측벽을 형성하는 게이트영역 설정단계와; 상기 측벽의 사이인 트랜치구조 하면 중앙에 불순물 이온을 주입하여 문턱전압조절영역 및 펀치쓰루방지영역을 형성하고, 상기 절연층의 상부면과 그 상부면이 동일 평면상에 위치하며 상기 측벽의 사이 및 게이트산화막의 상부에 위치하는 게이트전극을 형성하는 게이트형성단계와; 상기 측벽을 제거하고, 그 측벽이 있던 위치의 하부 기판에 불순물 이온을 이온주입하여 할로이온주입영역 및 저농도 소스/드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 절연층을 제거하고, 상기 측벽이 있던 위치에 산화막을 증착하고, 상기 산화막의 상부 및 게이트의 전면에 질화막을 증착하는 게이트 보호단계와; 상기 트랜치구조가 형성되지 않은 기판에 불순물 이온을 주입하여 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2l은 본 발명 모스 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 패드산화막(2)과 고온저압산화막(HLD,3)을 순차적으로 증착하는 단계(도2a)와; 사진식각공정을 통해 상기 고온저압산화막(3), 패드산화막(2), 기판(1)의 일부를 식각하여 상기 기판(1)에 트랜치구조를 형성하는 단계(도2b)와; 상기 트랜치구조의 측면 및 하면과 상기 고온저압산화막(3)의 상부전면에 버퍼산화막(4)을 증착하고, 상기 트랜치구조가 모두 채워지도록 상기 버퍼산화막(4)의 상부에 두꺼운 질화막(5)을 증착하는 단계(도2c)와; 상기 질화막(5)을 건식식각하여 상기 트랜치구조의 내측면에 질화막측벽(5)을 형성하는 단계(도2d)와; 상기의 구조에 주입에너지 조절을 통한 불순물 이온을 이온주입하여 상기 트랜치구조의 하부 중앙부 기판(1)에 펀치쓰루 방지영역(6)과 문턱전압조절영역(7)을 형성하는 단계(도2e)와; 상기 트랜치구조의 하부중앙에 노출된 버퍼산화막(4)을 식각하여 그 하부의 기판(1)을 노출시킨 후, 그 노출된 기판(1)의 상부에 게이트산화막(8)을 형성하는 단계(도2f)와; 상기 게이트산화막(8), 질화막측벽(5) 및 버퍼산화막(4)의 상부전면에 다결정실리콘(9)과 텅스텐실리사이드(10)를 순차적으로 증착하는 단계(도2g)와; 상기 증착된 텅스텐실리사이드(10)와 다결정실리콘(9) 및 버퍼산화막(4)을 평탄화하여 상기 질화막측벽(5)의 사이 및 상기 게이트산화막(8)의 상부에 위치하며, 다결정실리콘(9)의 상부중앙에 텅스텐실리사이드(10)가 삽입된 형태의 게이트를 형성하는 단계(도2h)와; 상기 질화막측벽(5)을 선택적으로 식각하여 트랜치구조 하부에 증착된 버퍼산화막(4)을 노출시키고, 그 노출된 버퍼산화막(4)을 통해 저농도 불순물 이온을 이온주입하여 기판에 할로이온주입층(11)과 저농도 소스 및 드레인(12)을 형성하는 단계(도2i)와; 상기 고온저압산화막(3), 버퍼산화막(4) 및 패드산화막(2)을 제거하여 상기 게이트가 기판(1)의 상부측으로 돌출되도록 하는 단계(도2j)와; 상기 게이트의 상부일부가 노출되도록 상기 기판(1)의 상부에 산화막(13)을 증착하고, 상기 돌출된 게이트의 상부일부가 모두 매몰되도록 질화막(14)을 두껍게 증착하는 단계(도2k)와; 상기 질화막(14)의 일부를 식각하여 상기 트랜치구조가 형성되지 않은 기판(1)의 상부에 증착된 산화막(13)을 노출시킨 후, 잔존하는 질화막(14)을 이온주입마스크로 사용하는 이온주입공정으로 고농도 불순물 이온을 이온주입하여 상기 트랜치구조의 측면 기판(1)에 고농도 소스 및 드레인(15)을 형성하는 단계(도2l)로 구성된다.
이하, 상기와 같은 본 발명 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 패드산화막(2)과 고온저압산화막(3)을 순차적으로 증착한다.
그 다음, 도2b에 도시한 바와 같이 상기 고온저압산화막(3)의 상부에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 상기 고온저압산화막(3)의 상부일부를 노출시키는 패턴을 형성하고, 상기 패턴이 형성된 포토레지스트를 식각마스크로 사용하는 건식식각공정으로 상기 노출된 고온저압산화막(3)을 식각하고, 계속해서 그 하부의 패드산화막(2)을 식각하여 기판(1)을 노출시킨 후, 노출된 기판(1)의 상부일부를 식각하여 기판(1)에 트랜치구조를 형성한다. 이때의 트랜치구조는 사진식각공정으로 정의할 수 있는 최소크기로 형성한다.
그 다음, 도2c에 도시한 바와 같이 상기 형성한 트랜치구조의 측면 및 하면과 상기 고온저압산화막(3)의 상부전면에 버퍼산화막(4)을 증착하고, 상기 트랜치구조가 모두 채워지도록 상기 버퍼산화막(4)의 상부에 두꺼운 질화막(5)을 증착한다.
그 다음, 도2d에 도시한 바와 같이 상기 질화막(5)을 건식식각하여 상기 트랜치구조의 내측면에 질화막측벽(5)을 형성한다.
그 다음, 도2e에 도시한 바와 같이 상기 질화막측벽(5)의 사이에 노출된 버퍼산화막(4)을 이온주입버퍼로 사용하는 이온주입공정으로 상기 트랜치구조의 하부 중앙부 기판(1)에 펀치쓰루 방지영역(6)과 문턱전압조절영역(7)을 형성한다. 이때의 이온주입은 이온주입에너지를 높게 하여 기판(1)으로의 매몰깊이가 더 깊게 불순물 이온을 이온주입하여 펀치쓰루 방지영역(6)을 형성하고, 상기 이온주입에너지를 상대적으로 낮게 하여 상기 트랜치구조와 인접한 기판(1)영역에 문턱전압조절영역(7)을 형성한다.
그 다음, 도2f에 도시한 바와 같이 상기 트랜치구조의 하부중앙에 노출된 버퍼산화막(4)을 식각하여 그 하부의 기판(1)을 노출시킨 후, 그 노출된 기판(1)의 상부에 게이트산화막(8)을 형성한다.
그 다음, 도2g에 도시한 바와 같이 상기 게이트산화막(8), 질화막측벽(5) 및 버퍼산화막(4)의 상부전면에 다결정실리콘(9)과 텅스텐실리사이드(10)를 순차적으로 증착한다.
그 다음, 도2h에 도시한 바와 같이 상기 증착된 텅스텐실리사이드(10)와 다결정실리콘(9) 및 버퍼산화막(4)을 평탄화하여 상기 질화막측벽(5)의 사이 및 상기 게이트산화막(8)의 상부에 위치하며, 다결정실리콘(9)의 상부중앙에 텅스텐실리사이드(10)가 삽입된 형태의 게이트를 형성한다.
이와 같이 상기 사진식각공정을 통해 제조할 수 있는 최소 크기인 트랜치구조의 측면에 질화막측벽(5)을 형성하고, 사진식각공정을 사용하지 않는 셀프어라인 방법으로 게이트를 형성함으로써, 모스 트랜지스터의 게이트 크기를 줄일 수 있으며, 상기 트랜치구조의 깊이를 조절하여 트랜치구조 측면에 형성되는 질화막측벽(5)의 두께를 조절하여 게이트의 크기를 조절할 수 있다.
그 다음, 도2i에 도시한 바와 같이 상기 질화막측벽(5)을 선택적으로 식각하여 트랜치구조 하부에 증착된 버퍼산화막(4)을 노출시키고, 그 노출된 버퍼산화막(4)을 통해 저농도 불순물 이온을 이온주입하여 기판에 할로이온주입층(11)과 저농도 소스 및 드레인(12)을 형성한다.
그 다음, 도2j에 도시한 바와 같이 상기 고온저압산화막(3), 버퍼산화막(4) 및 패드산화막(2)을 제거하여 상기 게이트가 기판(1)의 상부측으로 돌출되도록 한다.
그 다음, 도2k에 도시한 바와 같이 상기 게이트의 상부일부가 노출되도록 상기 기판(1)의 상부에 산화막(13)을 증착하고, 상기 돌출된 게이트의 상부일부가 모두 매몰되도록 질화막(14)을 두껍게 증착한다. 이때, 게이트측면에 증착한 산화막(13)에 의해 열전하의 발생을 억제할 수 있다.
그 다음, 도2l에 도시한 바와 같이 상기 질화막(14)의 일부를 식각하여 상기 트랜치구조가 형성되지 않은 기판(1)의 상부에 증착된 산화막(13)을 노출시킨 후, 잔존하는 질화막(14)을 이온주입 마스크로 사용하는 이온주입공정으로 고농도 불순물 이온을 이온주입하여 상기 트랜치구조의 측면 기판(1)에 고농도 소스 및 드레인(15)을 형성한다.
상기한 바와 같이 본 발명은 사진식각공정으로 정의할 수 있는 최소크기 보다 작은 게이트를 형성할 수 있어 집적도가 향상되며, 게이트의 크기가 작을 때 발생할 수 있는 단채널효과 및 핀치오프를 할로(HALO) 이온주입영역과 펀치쓰루방지용 이온주입영역을 형성하여 방지할 수 있어 소자의 특성을 향상시키는 효과가 있으며, 질화막의 하부에 형성된 산화막을 게이트산화막으로 사용하지 않고 용이하게 새로운 게이트산화막을 증착하여 사용함으로써, 모스 트랜지스터의 특성을 향상시키는 효과가 있다.
Claims (5)
- 기판의 상부에 절연층을 증착하고, 그 절연층 및 기판의 상부일부를 식각하여 트랜치구조를 형성한 후, 그 트랜치구조의 측면에 측벽을 형성하는 게이트영역 설정단계와; 상기 측벽의 사이인 트랜치구조 하면 중앙에 불순물 이온을 주입하여 문턱전압조절영역 및 펀치쓰루방지영역을 형성하고, 상기 절연층의 상부면과 그 상부면이 동일 평면상에 위치하며 상기 측벽의 사이 및 게이트산화막의 상부에 위치하는 게이트전극을 형성하는 게이트형성단계와; 상기 측벽을 제거하고, 그 측벽이 있던 위치의 하부 기판에 불순물 이온을 이온주입하여 할로이온주입영역 및 저농도 소스/드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 절연층을 제거하고, 상기 측벽이 있던 위치에 산화막을 증착하고, 상기 산화막의 상부 및 게이트의 전면에 질화막을 증착하는 게이트 보호단계와; 상기 트랜치구조가 형성되지 않은 기판에 불순물 이온을 주입하여 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 이루어진 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 게이트 형성단계는 절연층과 게이트산화막의 상부전면에 다결정실리콘과 텅스텐실리사이드를 순차적으로 증착하는 게이트물질 증착단계와; 상기 텅스텐실리사이드와 다결정실리콘을 평탄화하여 상기 다결정실리콘의 상부중앙에 텅스텐실리사이드가 삽입된 형태의 게이트전극을 형성하는 게이트물질 평탄화단계로 이루어진 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 트랜치구조는 사진식각공정으로 정의할 수 있는 최소크기를 갖도록 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 절연층은 패드산화막과 고온저압산화막의 적층구조인 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 게이트영역 설정단계는 트랜치구조를 형성한 후, 버퍼산화막을 상기 트랜치구조 내측면 및 하부면과 상기 절연층의 상부에 증착하는 버퍼산화막 형성단계와; 상기 버퍼산화막의 상부에 트랜치구조를 채울수 있을 정도로 두꺼운 질화막을 증착하는 질화막 증착단계와; 상기 증착된 질화막을 건식식각하여 상기 트랜치구조의 내측면에 측벽을 형성하는 단계로 이루어진 것을 특징으로 하는 모스 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980052013A KR100280520B1 (ko) | 1998-11-30 | 1998-11-30 | 모스 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980052013A KR100280520B1 (ko) | 1998-11-30 | 1998-11-30 | 모스 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000034640A true KR20000034640A (ko) | 2000-06-26 |
| KR100280520B1 KR100280520B1 (ko) | 2001-02-01 |
Family
ID=19560593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980052013A KR100280520B1 (ko) | 1998-11-30 | 1998-11-30 | 모스 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100280520B1 (ko) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402102B1 (ko) * | 2001-06-29 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| KR100433488B1 (ko) * | 2001-12-26 | 2004-05-31 | 동부전자 주식회사 | 트랜지스터 형성 방법 |
| KR100607649B1 (ko) * | 2002-07-19 | 2006-08-01 | 주식회사 하이닉스반도체 | 삼중웰 구조를 갖는 반도체소자의 제조 방법 |
| KR100734260B1 (ko) * | 2001-08-14 | 2007-07-02 | 삼성전자주식회사 | 이중 스페이서를 이용한 모스 트랜지스터 제조 방법 |
| KR100905165B1 (ko) * | 2002-12-30 | 2009-06-29 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성방법 |
| US9530805B2 (en) | 2014-07-25 | 2016-12-27 | Samsung Display Co., Ltd. | Backplane for display apparatus and method of manufacturing the backplane |
| US10020402B2 (en) | 2014-08-07 | 2018-07-10 | Samsung Display Co., Ltd. | Thin film transistor and method of manufacturing of the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100449324B1 (ko) * | 2001-12-26 | 2004-09-18 | 동부전자 주식회사 | 반도체 소자의 트랜지스터 제조 방법 |
-
1998
- 1998-11-30 KR KR1019980052013A patent/KR100280520B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100402102B1 (ko) * | 2001-06-29 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| KR100734260B1 (ko) * | 2001-08-14 | 2007-07-02 | 삼성전자주식회사 | 이중 스페이서를 이용한 모스 트랜지스터 제조 방법 |
| KR100433488B1 (ko) * | 2001-12-26 | 2004-05-31 | 동부전자 주식회사 | 트랜지스터 형성 방법 |
| KR100607649B1 (ko) * | 2002-07-19 | 2006-08-01 | 주식회사 하이닉스반도체 | 삼중웰 구조를 갖는 반도체소자의 제조 방법 |
| KR100905165B1 (ko) * | 2002-12-30 | 2009-06-29 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성방법 |
| US9530805B2 (en) | 2014-07-25 | 2016-12-27 | Samsung Display Co., Ltd. | Backplane for display apparatus and method of manufacturing the backplane |
| US9966391B2 (en) | 2014-07-25 | 2018-05-08 | Samsung Display Co., Ltd. | Backplane for display apparatus |
| US10020402B2 (en) | 2014-08-07 | 2018-07-10 | Samsung Display Co., Ltd. | Thin film transistor and method of manufacturing of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100280520B1 (ko) | 2001-02-01 |
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