JP3495306B2 - 集積回路素子製造方法 - Google Patents
集積回路素子製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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Description
【０００１】
【発明の属する技術分野】本発明は、一般に、集積回路
の製造方法に関し、より詳細には、ハロー構造を使用す
る半導体素子の製造方法に関する。
の製造方法に関し、より詳細には、ハロー構造を使用す
る半導体素子の製造方法に関する。
【０００２】
【従来の技術】従来の集積回路素子の構造は、処理速度
を高め製造コストを下げるために、サイズが縮小し続け
ている。そのような素子のサイズを小さくする従来の方
法は、素子のすべての寸法を一律に縮小する。
を高め製造コストを下げるために、サイズが縮小し続け
ている。そのような素子のサイズを小さくする従来の方
法は、素子のすべての寸法を一律に縮小する。
【０００３】しかしながら、速度を高めるために金属酸
化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のチ
ャネル長を短くするとき、素子の特性を著しく低下させ
る「短チャネル」効果が生じることがある。より具体的
には、短チャネル効果は、チャネル長を短くしたときの
ゲートのしきい値電圧の望ましくない低下である。さら
に、この環境における平面ＭＯＳＦＥＴのスケーラビリ
ティは、トレンチ記憶ＤＲＡＭアクティブ領域（ＡＡ）
とゲート導体（ＧＣ）の限界寸法の制御、ゲート導体と
深いトレンチ間（ＧＣ−ＤＴ）のオーバレイ公差、浅い
トレンチ分離（ＳＴＩ）の凹部と形状の制御に関する過
度の埋込みストラップ外方拡散など、最小のゲート絶縁
体の厚さと不十分な物理的属性に課される信頼性の制約
によって厳しく制限される。
化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のチ
ャネル長を短くするとき、素子の特性を著しく低下させ
る「短チャネル」効果が生じることがある。より具体的
には、短チャネル効果は、チャネル長を短くしたときの
ゲートのしきい値電圧の望ましくない低下である。さら
に、この環境における平面ＭＯＳＦＥＴのスケーラビリ
ティは、トレンチ記憶ＤＲＡＭアクティブ領域（ＡＡ）
とゲート導体（ＧＣ）の限界寸法の制御、ゲート導体と
深いトレンチ間（ＧＣ−ＤＴ）のオーバレイ公差、浅い
トレンチ分離（ＳＴＩ）の凹部と形状の制御に関する過
度の埋込みストラップ外方拡散など、最小のゲート絶縁
体の厚さと不十分な物理的属性に課される信頼性の制約
によって厳しく制限される。
【０００４】平面ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）ＭＯＳＦＥＴのスケーラビリティの
問題の具体的な現れの１つは、短チャネル効果を抑制す
るために必要なきわめて高いチャネル・ドープ濃度から
生じる接合漏れの増大による保持時間の末部（tail）の
劣化である。
メモリ（ＤＲＡＭ）ＭＯＳＦＥＴのスケーラビリティの
問題の具体的な現れの１つは、短チャネル効果を抑制す
るために必要なきわめて高いチャネル・ドープ濃度から
生じる接合漏れの増大による保持時間の末部（tail）の
劣化である。
【０００５】
【発明が解決しようとする課題】したがって、そのよう
なスケーラビリティの問題を克服してより安定したしき
い値電圧を生成するための方法および構造が従来から必
要とされている。
なスケーラビリティの問題を克服してより安定したしき
い値電圧を生成するための方法および構造が従来から必
要とされている。
【０００６】
【課題を解決するための手段】したがって、本発明の目
的は、記憶素子の隣りに、記憶素子に隣接する記憶ノー
ド拡散領域と記憶ノード拡散領域に対向するビット線コ
ンタクト拡散領域とを含むようにトランジスタを形成す
ること、記憶ノード拡散領域とビット線コンタクト拡散
領域に不純物を注入すること、トランジスタの上に絶縁
体層を形成すること、ビット線コンタクト拡散領域を露
出するようにトランジスタの上にマスクをパターン形成
すること、ビット線コンタクト拡散領域から絶縁体層の
一部分を除去してビット線コンタクト拡散領域に隣接す
るトランジスタの一部分に沿って側壁スペーサを形成す
ること、マスクを除去すること、絶縁体層が第２の拡散
領域からハロー注入物を遮らないようにビット線コンタ
クト拡散領域にハロー注入物を注入すること、および構
造物をアニールして、不純物より先にハロー注入物を拡
散させることを含む、構造および集積回路素子を製造す
る方法を提供することである。
的は、記憶素子の隣りに、記憶素子に隣接する記憶ノー
ド拡散領域と記憶ノード拡散領域に対向するビット線コ
ンタクト拡散領域とを含むようにトランジスタを形成す
ること、記憶ノード拡散領域とビット線コンタクト拡散
領域に不純物を注入すること、トランジスタの上に絶縁
体層を形成すること、ビット線コンタクト拡散領域を露
出するようにトランジスタの上にマスクをパターン形成
すること、ビット線コンタクト拡散領域から絶縁体層の
一部分を除去してビット線コンタクト拡散領域に隣接す
るトランジスタの一部分に沿って側壁スペーサを形成す
ること、マスクを除去すること、絶縁体層が第２の拡散
領域からハロー注入物を遮らないようにビット線コンタ
クト拡散領域にハロー注入物を注入すること、および構
造物をアニールして、不純物より先にハロー注入物を拡
散させることを含む、構造および集積回路素子を製造す
る方法を提供することである。
【０００７】不純物の注入は、記憶ノード拡散領域を露
出させるようにトランジスタ上の第１のマスクをパター
ン形成すること、第１のドーピング濃度を使用して不純
物を記憶ノード拡散領域に注入すること、第１のマスク
を除去すること、ビット線コンタクト拡散領域を露出さ
せるようにトランジスタの上の第２のマスクをパターン
形成すること、第１のドーピング濃度よりも高い第２の
ドーピング濃度を使用してビット線コンタクト拡散領域
に不純物を注入すること、および第２のマスクを除去す
ることを含む。第２のドーピング濃度は、第１のドーピ
ング濃度の約１０倍である。
出させるようにトランジスタ上の第１のマスクをパター
ン形成すること、第１のドーピング濃度を使用して不純
物を記憶ノード拡散領域に注入すること、第１のマスク
を除去すること、ビット線コンタクト拡散領域を露出さ
せるようにトランジスタの上の第２のマスクをパターン
形成すること、第１のドーピング濃度よりも高い第２の
ドーピング濃度を使用してビット線コンタクト拡散領域
に不純物を注入すること、および第２のマスクを除去す
ることを含む。第２のドーピング濃度は、第１のドーピ
ング濃度の約１０倍である。
【０００８】注入は、斜めのイオン注入でよく、トラン
ジスタ、絶縁体層、およびビット線コンタクト拡散領域
の形状により、ビット線コンタクト拡散領域の表面の法
線に対して最大約３０°の角度で適用されるイオンが、
ビット線拡散領域に到達することができる。
ジスタ、絶縁体層、およびビット線コンタクト拡散領域
の形状により、ビット線コンタクト拡散領域の表面の法
線に対して最大約３０°の角度で適用されるイオンが、
ビット線拡散領域に到達することができる。
【０００９】この方法は、また、サポート素子を形成す
る段階を含み、不純物を注入する段階は、サポート素子
のソース領域とドレイン領域に不純物を注入する段階を
含み、ハロー注入物を注入する段階は、サポート素子の
うちの選択したものにハロー注入物を注入する段階を含
む。本発明ではまた、トランジスタとサポート素子の上
にパターン形成した絶縁体層を形成し（パターン形成し
た絶縁体層は、ビット線コンタクト開口部、サポート・
ソース開口部、およびサポート・ドレイン開口部を含
む）、ビット線コンタクト開口部、サポート・ソース開
口部、およびサポート・ドレイン開口部に、同時に導体
を付着させ、導体はタングステンでよい。
る段階を含み、不純物を注入する段階は、サポート素子
のソース領域とドレイン領域に不純物を注入する段階を
含み、ハロー注入物を注入する段階は、サポート素子の
うちの選択したものにハロー注入物を注入する段階を含
む。本発明ではまた、トランジスタとサポート素子の上
にパターン形成した絶縁体層を形成し（パターン形成し
た絶縁体層は、ビット線コンタクト開口部、サポート・
ソース開口部、およびサポート・ドレイン開口部を含
む）、ビット線コンタクト開口部、サポート・ソース開
口部、およびサポート・ドレイン開口部に、同時に導体
を付着させ、導体はタングステンでよい。
【００１０】本発明では、Ｎ＋ビット線拡散領域を囲む
Ｐ型ハローを形成する。アレイＭＯＳＦＥＴのしきい値
電圧と短チャネル効果が、ハローによって制御されるた
め、通常注入されるチャネル・ドーピング濃度を大幅に
低くすることができ、本発明は、ノード拡散漏れを増大
させることなく改善されたアレイしきい値電圧（ＶＴ）
制御を実現することができる。さらに、本発明は、通常
サポートだけに使用されるタングステン・スタッドを、
アレイにも使用できるようにする。
Ｐ型ハローを形成する。アレイＭＯＳＦＥＴのしきい値
電圧と短チャネル効果が、ハローによって制御されるた
め、通常注入されるチャネル・ドーピング濃度を大幅に
低くすることができ、本発明は、ノード拡散漏れを増大
させることなく改善されたアレイしきい値電圧（ＶＴ）
制御を実現することができる。さらに、本発明は、通常
サポートだけに使用されるタングステン・スタッドを、
アレイにも使用できるようにする。
【００１１】
【発明の実施の形態】次に、図面、より詳細には図１を
参照すると、ゲート１０、ゲート酸化物層１１、ソース
領域１２、およびドレイン領域１３を有するＭＯＳＦＥ
Ｔ素子が示されている。ＭＯＳＦＥＴのサイズを縮小す
るとき、酸化物の厚さ１１と接合の深さ１５の寸法を小
さくできることが好ましく、基板のドーピングを高める
ことによって空乏領域１６を有効に小さくできることが
好ましい。
参照すると、ゲート１０、ゲート酸化物層１１、ソース
領域１２、およびドレイン領域１３を有するＭＯＳＦＥ
Ｔ素子が示されている。ＭＯＳＦＥＴのサイズを縮小す
るとき、酸化物の厚さ１１と接合の深さ１５の寸法を小
さくできることが好ましく、基板のドーピングを高める
ことによって空乏領域１６を有効に小さくできることが
好ましい。
【００１２】チャネル長１４を短くするとき、図２に示
した「ハロー注入物」２０を使用して、短チャネル効果
を制御することが好ましい。前述のように、短チャネル
効果は、チャネル長１４を短くするにつれてゲート１０
のしきい値電圧が不適切に低下することである。ハロー
注入物２０は、ソース１２とドレイン１３の間の酸化物
層１１の下に配置された環状構造である。
した「ハロー注入物」２０を使用して、短チャネル効果
を制御することが好ましい。前述のように、短チャネル
効果は、チャネル長１４を短くするにつれてゲート１０
のしきい値電圧が不適切に低下することである。ハロー
注入物２０は、ソース１２とドレイン１３の間の酸化物
層１１の下に配置された環状構造である。
【００１３】ハロー注入物２０は、電界線の浸透を防ぐ
ために、ソース１２とドレイン１３の拡張部を囲むこと
によって短チャネル効果を低減する。ハロー注入物２０
は、横方向の不均一性をもたらし、短チャネル効果の制
御にきわめて重要である。
ために、ソース１２とドレイン１３の拡張部を囲むこと
によって短チャネル効果を低減する。ハロー注入物２０
は、横方向の不均一性をもたらし、短チャネル効果の制
御にきわめて重要である。
【００１４】図３に示したように、ハローはまた、深い
トレンチのダイナミック・ランダム・アクセス・メモリ
・セルのビット線コンタクト空乏領域にも有用である。
より具体的には、図３は、深トレンチ（ＤＴ）キャパシ
タ３００、深トレンチ・キャパシタ３００へのアクセス
を制御するトランジスタ３０１、およびビット線コンタ
クト（ＣＢ）を形成する開口部３０２を示す。トランジ
スタ３０１は、絶縁スペーサ３０５と接するゲート導体
（ＧＣ）と窒化物キャップ（ＮＩＴ）３０４を含む。こ
の構造はまた、ビット線コンタクト拡散領域３０６、ウ
ェル領域３０７、記憶ノード拡散領域３０８、および深
トレンチ・キャパシタ３００をトランジスタ３０１の記
憶ノード拡散領域３０８に接続する導電体ストラップ３
０９を含む。浅いトレンチ分離領域３１０が、アクティ
ブ領域の外側にあるトランジスタを分離する。構造全体
は、下の絶縁体層３１２を含むホウリンケイ酸ガラス
（ＢＰＳＧ）３１１などの絶縁体で覆われる。
トレンチのダイナミック・ランダム・アクセス・メモリ
・セルのビット線コンタクト空乏領域にも有用である。
より具体的には、図３は、深トレンチ（ＤＴ）キャパシ
タ３００、深トレンチ・キャパシタ３００へのアクセス
を制御するトランジスタ３０１、およびビット線コンタ
クト（ＣＢ）を形成する開口部３０２を示す。トランジ
スタ３０１は、絶縁スペーサ３０５と接するゲート導体
（ＧＣ）と窒化物キャップ（ＮＩＴ）３０４を含む。こ
の構造はまた、ビット線コンタクト拡散領域３０６、ウ
ェル領域３０７、記憶ノード拡散領域３０８、および深
トレンチ・キャパシタ３００をトランジスタ３０１の記
憶ノード拡散領域３０８に接続する導電体ストラップ３
０９を含む。浅いトレンチ分離領域３１０が、アクティ
ブ領域の外側にあるトランジスタを分離する。構造全体
は、下の絶縁体層３１２を含むホウリンケイ酸ガラス
（ＢＰＳＧ）３１１などの絶縁体で覆われる。
【００１５】このような深トレンチ・キャパシタ／トラ
ンジスタ構造を形成するために使用されるプロセスと材
料は、当業者には周知であり、詳細には説明しない。簡
単に言うと、そのようなプロセスは、図３に示した構造
を作成するために、様々な層の一部分を付着、除去する
様々な付着、マスキング、およびエッチング技法を含
む。
ンジスタ構造を形成するために使用されるプロセスと材
料は、当業者には周知であり、詳細には説明しない。簡
単に言うと、そのようなプロセスは、図３に示した構造
を作成するために、様々な層の一部分を付着、除去する
様々な付着、マスキング、およびエッチング技法を含
む。
【００１６】ビット線コンタクト拡散領域３０６のまわ
りにハロー注入を実現するために、傾斜注入３１３を使
用して、注入した材料をゲート導体３０３の下にできる
だけ遠くに移動させ、拡散領域のまわりのハロー注入物
の領域を大きくすることができる。図３に示した例にお
いて、Ｐ型種（たとえば、ホウ素、インジウムなど）の
傾斜注入を、アレイ内のビット線コンタクト（ＣＢ）開
口部３０２内で行って、ビット線拡散領域のまわりにハ
ローを形成することができる。ハロー注入物は、アニー
ルされたとき、ビット線拡散注入物（たとえば、Ｎ型
種、ヒ素などが好ましい）よりも早い速度で拡散する。
したがって、ゲート導体３０３の下のできるだけ遠くに
ハロー注入物を付着することができる場合は、アニール
工程で、ハロー注入種が、ビット線拡散領域種よりも先
に拡散し、拡散領域３０６を囲むハローを形成する。こ
れと反対に、ハロー注入物が、ゲート導体３０３の下に
十分に達しない場合は、ウェル領域３０７内に拡散せ
ず、十分にしきい値電圧の必要な制御を提供することが
できない。
りにハロー注入を実現するために、傾斜注入３１３を使
用して、注入した材料をゲート導体３０３の下にできる
だけ遠くに移動させ、拡散領域のまわりのハロー注入物
の領域を大きくすることができる。図３に示した例にお
いて、Ｐ型種（たとえば、ホウ素、インジウムなど）の
傾斜注入を、アレイ内のビット線コンタクト（ＣＢ）開
口部３０２内で行って、ビット線拡散領域のまわりにハ
ローを形成することができる。ハロー注入物は、アニー
ルされたとき、ビット線拡散注入物（たとえば、Ｎ型
種、ヒ素などが好ましい）よりも早い速度で拡散する。
したがって、ゲート導体３０３の下のできるだけ遠くに
ハロー注入物を付着することができる場合は、アニール
工程で、ハロー注入種が、ビット線拡散領域種よりも先
に拡散し、拡散領域３０６を囲むハローを形成する。こ
れと反対に、ハロー注入物が、ゲート導体３０３の下に
十分に達しない場合は、ウェル領域３０７内に拡散せ
ず、十分にしきい値電圧の必要な制御を提供することが
できない。
【００１７】図３に示した本発明の構造による傾斜注入
を使用する際の問題点は、注入をきわめて急な角度（た
とえば、一般に１５°未満）に制限するトランジスタ／
ＢＰＳＧ構造３１１によるシャドウイングである。注入
角度が急だと、注入した種が、ビット線拡散３０６材料
よりも先に十分に拡散しない。
を使用する際の問題点は、注入をきわめて急な角度（た
とえば、一般に１５°未満）に制限するトランジスタ／
ＢＰＳＧ構造３１１によるシャドウイングである。注入
角度が急だと、注入した種が、ビット線拡散３０６材料
よりも先に十分に拡散しない。
【００１８】本発明の一態様では、（図８に示すよう
に）絶縁層３１１を形成する前にハロー種の傾斜注入を
実行する。これにより、注入角度を実質上大きくするこ
とができる（たとえば、３０°）。したがって、本発明
により、トランジスタ３０１のビット線コンタクト拡散
領域３０６の下に、より強いハローが形成される。
に）絶縁層３１１を形成する前にハロー種の傾斜注入を
実行する。これにより、注入角度を実質上大きくするこ
とができる（たとえば、３０°）。したがって、本発明
により、トランジスタ３０１のビット線コンタクト拡散
領域３０６の下に、より強いハローが形成される。
【００１９】本発明のもう１つの態様では、記憶ノード
拡散領域３０８と別にビット線コンタクト拡散領域３０
６に注入領域を形成して、ビット線コンタクト拡散領域
３０６のドーピングを高濃度にする。ビット線コンタク
ト拡散領域３０６の高濃度のドーピングにより、ビット
線拡散領域３０６からの過度の接合漏れの危険なしに、
タングステンなどの代替コンタクト材料を（ポリシリコ
ンの代わりに）、ビット線コンタクト開口部に使用する
ことができる。ビット線拡散領域の高濃度のＮ＋ドーパ
ントは、Ｐウェルへのパンチスルーなしに金属コンタク
ト・スタッド（すなわち、タングステン）の使用を可能
にする。さらに、ノード拡散領域３０８内の低濃度のド
ーピングを可能にすることによって、その領域の拡散漏
れの量が減少し、データ保持時間が改善される。さら
に、本発明のプロセスにより、サポートならびにアレイ
に、ゲート導体に境界のない（たとえば、自己整合し
た）拡散コンタクトを使用することができる。
拡散領域３０８と別にビット線コンタクト拡散領域３０
６に注入領域を形成して、ビット線コンタクト拡散領域
３０６のドーピングを高濃度にする。ビット線コンタク
ト拡散領域３０６の高濃度のドーピングにより、ビット
線拡散領域３０６からの過度の接合漏れの危険なしに、
タングステンなどの代替コンタクト材料を（ポリシリコ
ンの代わりに）、ビット線コンタクト開口部に使用する
ことができる。ビット線拡散領域の高濃度のＮ＋ドーパ
ントは、Ｐウェルへのパンチスルーなしに金属コンタク
ト・スタッド（すなわち、タングステン）の使用を可能
にする。さらに、ノード拡散領域３０８内の低濃度のド
ーピングを可能にすることによって、その領域の拡散漏
れの量が減少し、データ保持時間が改善される。さら
に、本発明のプロセスにより、サポートならびにアレイ
に、ゲート導体に境界のない（たとえば、自己整合し
た）拡散コンタクトを使用することができる。
【００２０】図４は、絶縁層３１１、３１２を形成する
前の図３に示した構造を示し、同じブロックを同じ参照
番号で示した。したがって、ゲート・スタックがパター
ン形成され、ゲート導体側壁の酸化物が成長されてい
る。
前の図３に示した構造を示し、同じブロックを同じ参照
番号で示した。したがって、ゲート・スタックがパター
ン形成され、ゲート導体側壁の酸化物が成長されてい
る。
【００２１】レジスト４１が構造上に形成され、記憶ノ
ード拡散領域３０８の上の領域を露出するように（従来
の周知の技法を使用して）パターン形成される。記憶ノ
ード拡散領域３０８をドープするために、開口部に低濃
度ドーピング注入４０が行われる。たとえば、トランジ
スタ３０１は、Ｎ型電界効果トランジスタ（ＮＦＥＴ）
を含むことができ、記憶ノード拡散領域３０１のドーピ
ングをＮ型材料で実行することができる。低濃度ドーピ
ング注入は、たとえば、５〜２５Ｋｅｖのエネルギーで
線量２×１０13ｃｍ-2〜１×１０14ｃｍ-2のリンを含む
ことができる。あるいは、ヒ素を注入することもでき
る。記憶ノード拡散表面濃度は、約５×１０18ｃｍ-3〜
５×１０19ｃｍ-3が望ましい。
ード拡散領域３０８の上の領域を露出するように（従来
の周知の技法を使用して）パターン形成される。記憶ノ
ード拡散領域３０８をドープするために、開口部に低濃
度ドーピング注入４０が行われる。たとえば、トランジ
スタ３０１は、Ｎ型電界効果トランジスタ（ＮＦＥＴ）
を含むことができ、記憶ノード拡散領域３０１のドーピ
ングをＮ型材料で実行することができる。低濃度ドーピ
ング注入は、たとえば、５〜２５Ｋｅｖのエネルギーで
線量２×１０13ｃｍ-2〜１×１０14ｃｍ-2のリンを含む
ことができる。あるいは、ヒ素を注入することもでき
る。記憶ノード拡散表面濃度は、約５×１０18ｃｍ-3〜
５×１０19ｃｍ-3が望ましい。
【００２２】任意選択で、記憶ノード注入の前にサポー
トＮＦＥＴ上のフォトレジスト４１を開口させて、熱電
子に耐えるようにサポートＮＦＥＴに低濃度にドープし
たソース・ドレイン拡張部を提供することができる。記
憶ノードのドーピングに低線量のヒ素注入を使用する場
合、ビット線コンタクト領域は、フォトレジストで覆わ
ないままでよい。ビット線コンタクトは、ノード注入物
を受け、また次にノードからマスクされた高い線量のＮ
＋注入物を受け取る。この改良されたノード注入段階の
間、サポートＰＭＯＳＦＥＴだけがマスクされる。この
ときＰＭＯＳＦＥＴの上に非クリティカルなブロック・
マスクしか必要ないため、マスク要件が単純化される。
このオプションは、リンが次のホウ素ハローをすっかり
覆うことになるため、ノード注入物にヒ素を使用する場
合だけ使用することができることに注意されたい。
トＮＦＥＴ上のフォトレジスト４１を開口させて、熱電
子に耐えるようにサポートＮＦＥＴに低濃度にドープし
たソース・ドレイン拡張部を提供することができる。記
憶ノードのドーピングに低線量のヒ素注入を使用する場
合、ビット線コンタクト領域は、フォトレジストで覆わ
ないままでよい。ビット線コンタクトは、ノード注入物
を受け、また次にノードからマスクされた高い線量のＮ
＋注入物を受け取る。この改良されたノード注入段階の
間、サポートＰＭＯＳＦＥＴだけがマスクされる。この
ときＰＭＯＳＦＥＴの上に非クリティカルなブロック・
マスクしか必要ないため、マスク要件が単純化される。
このオプションは、リンが次のホウ素ハローをすっかり
覆うことになるため、ノード注入物にヒ素を使用する場
合だけ使用することができることに注意されたい。
【００２３】フォトレジスト４１が除去され、図５に示
したように、薄い（すなわち、２Ｏｎｍ）窒化物障壁５
０が付着される。第２のフォトレジスト・マスク５１が
付着され、ビット線拡散領域３０６を露出するようにパ
ターン形成される。図６と図７に示したように、Ｎ型サ
ポート電界効果トランジスタ（ＮＦＥＴ）が、フォトレ
ジスト５１から露出され、Ｐ型サポート電界効果トラン
ジスタ（ＰＦＥＴ）が、フォトレジスト５１によって保
護される。
したように、薄い（すなわち、２Ｏｎｍ）窒化物障壁５
０が付着される。第２のフォトレジスト・マスク５１が
付着され、ビット線拡散領域３０６を露出するようにパ
ターン形成される。図６と図７に示したように、Ｎ型サ
ポート電界効果トランジスタ（ＮＦＥＴ）が、フォトレ
ジスト５１から露出され、Ｐ型サポート電界効果トラン
ジスタ（ＰＦＥＴ）が、フォトレジスト５１によって保
護される。
【００２４】フォトレジスト５１によって保護されてい
ない窒化物障壁５０は、たとえば反応性イオン・エッチ
ング（ＲＩＥ）プロセスでエッチングされる。材料が垂
直面から除去されるよりもはるかに早い割合で材料が水
平面から除去されるエッチング・プロセスが選択され
る。したがって、このエッチング・プロセスにより、ビ
ット線拡散領域３０６の近くでかつＮＦＥＴサポート素
子５５上の、ゲート導体スタック３０１、５４の側壁に
窒化物スペーサ５３が残る。任意選択で、等方性化学的
気相付着エッチング（ＣＤＥ）を使用して、ビット線拡
散領域から窒化物ライナを完全に除去することができ
る。これにより、次にゲートの縁の下にホウ素ハローを
有効に浸透させることができる。次に、ゲート導体の縁
に窒化物スペーサが形成される。
ない窒化物障壁５０は、たとえば反応性イオン・エッチ
ング（ＲＩＥ）プロセスでエッチングされる。材料が垂
直面から除去されるよりもはるかに早い割合で材料が水
平面から除去されるエッチング・プロセスが選択され
る。したがって、このエッチング・プロセスにより、ビ
ット線拡散領域３０６の近くでかつＮＦＥＴサポート素
子５５上の、ゲート導体スタック３０１、５４の側壁に
窒化物スペーサ５３が残る。任意選択で、等方性化学的
気相付着エッチング（ＣＤＥ）を使用して、ビット線拡
散領域から窒化物ライナを完全に除去することができ
る。これにより、次にゲートの縁の下にホウ素ハローを
有効に浸透させることができる。次に、ゲート導体の縁
に窒化物スペーサが形成される。
【００２５】フォトレジスト・パターン５１の開口部
に、浅いＮ＋形注入５２（たとえば、遅い拡散体である
ためＡｓが好ましい）が行われる。この注入は、記憶ノ
ード拡散領域３０８に行われる第１の注入よりも実質的
に高濃度である。たとえば、より高い濃度の注入によ
り、前の低濃度注入の１０倍の濃度１×１０19ｃｍ-3〜
１×１０21ｃｍ-3の表面ドーピング濃度を実現すること
ができ、１×１０20ｃｍ-3が好ましい。これにより、ア
レイに浅いビット線拡散領域３０６が提供され、ＮＦＥ
Ｔサポートに浅いソース／ドレイン（Ｓ／Ｄ）拡散が提
供される。
に、浅いＮ＋形注入５２（たとえば、遅い拡散体である
ためＡｓが好ましい）が行われる。この注入は、記憶ノ
ード拡散領域３０８に行われる第１の注入よりも実質的
に高濃度である。たとえば、より高い濃度の注入によ
り、前の低濃度注入の１０倍の濃度１×１０19ｃｍ-3〜
１×１０21ｃｍ-3の表面ドーピング濃度を実現すること
ができ、１×１０20ｃｍ-3が好ましい。これにより、ア
レイに浅いビット線拡散領域３０６が提供され、ＮＦＥ
Ｔサポートに浅いソース／ドレイン（Ｓ／Ｄ）拡散が提
供される。
【００２６】あるいは、この開示を見れば当業者ならよ
くわかるように、プラズマ・イマージョン（immersio
n）・ドーピングまたは気相ドーピングを使用して、Ｎ
＋形注入物を注入することができる。このような技法
は、イオン注入よりも指向性が弱いため、窒化物障壁５
０のエッチング中に露出されるアクティブ領域（ＡＡ）
の側壁もＮ＋ドープされることになる。このアクティブ
領域のドーピングにより、Ｐウェル・ショートへの拡散
が防止され、アレイにタングステン・スタッドなどの金
属コンタクトを使用することが可能となる。さらにま
た、エッチング後にアクティブ領域の側壁に残る残留窒
化物５０が、Ｐウェル・ショートへの拡散に対する保護
を提供し、これにより、標準的なイオン注入により、Ｎ
ＦＥＴ５５ソース／ドレイン拡散領域とビット線コンタ
クト拡散領域３０６を形成することができる。
くわかるように、プラズマ・イマージョン（immersio
n）・ドーピングまたは気相ドーピングを使用して、Ｎ
＋形注入物を注入することができる。このような技法
は、イオン注入よりも指向性が弱いため、窒化物障壁５
０のエッチング中に露出されるアクティブ領域（ＡＡ）
の側壁もＮ＋ドープされることになる。このアクティブ
領域のドーピングにより、Ｐウェル・ショートへの拡散
が防止され、アレイにタングステン・スタッドなどの金
属コンタクトを使用することが可能となる。さらにま
た、エッチング後にアクティブ領域の側壁に残る残留窒
化物５０が、Ｐウェル・ショートへの拡散に対する保護
を提供し、これにより、標準的なイオン注入により、Ｎ
ＦＥＴ５５ソース／ドレイン拡散領域とビット線コンタ
クト拡散領域３０６を形成することができる。
【００２７】この時点で、イオン注入を使用して、Ｐ型
ハロー・ドーピングをレジスト５１によって保護されて
いない領域に導入することができる。また、イオン注入
により、短チャネル効果の制御のためにサポートＮＦＥ
Ｔにハローが形成される。次に、レジスト５１を除去す
る。より具体的には、ハロー・ドーピングは、任意の周
知のＰ型ドーパントを含むことができ、好ましくは、窒
化物ライナによって保護されていないシリコンに低エネ
ルギーのホウ素注入が行われる。さらに、注入エネルギ
ー・レベルは、十分な横方向の配列（lateral straggl
e）がハローを形成できるように選択される。たとえ
ば、ホウ素を不純物として使用する場合、エネルギー・
レベルは、５Ｋｅｖ〜１５Ｋｅｖの範囲であることが好
ましい。これに対し、ＢＦ2を使用する場合、エネルギ
ーは、１０〜２５Ｋｅｖであることが好ましい。前述の
ように、ビット線側面から窒化物ライナを任意に除去す
る場合、ホウ素ハローの形成はより有効である。
ハロー・ドーピングをレジスト５１によって保護されて
いない領域に導入することができる。また、イオン注入
により、短チャネル効果の制御のためにサポートＮＦＥ
Ｔにハローが形成される。次に、レジスト５１を除去す
る。より具体的には、ハロー・ドーピングは、任意の周
知のＰ型ドーパントを含むことができ、好ましくは、窒
化物ライナによって保護されていないシリコンに低エネ
ルギーのホウ素注入が行われる。さらに、注入エネルギ
ー・レベルは、十分な横方向の配列（lateral straggl
e）がハローを形成できるように選択される。たとえ
ば、ホウ素を不純物として使用する場合、エネルギー・
レベルは、５Ｋｅｖ〜１５Ｋｅｖの範囲であることが好
ましい。これに対し、ＢＦ2を使用する場合、エネルギ
ーは、１０〜２５Ｋｅｖであることが好ましい。前述の
ように、ビット線側面から窒化物ライナを任意に除去す
る場合、ホウ素ハローの形成はより有効である。
【００２８】好ましい実施形態において、レジスト５１
は、ハロー注入の前に除去される。この場合、図８ない
し図１０に示したように、傾斜イオン注入を使用するこ
とによってハロー６０を形成するには、スタックが高い
ことが有利である。レジスト５１の除去によりスタック
高さ３０１が比較的低くなるため、表面の法線に対して
３０°よりも大きい傾斜注入が可能である。窒化物障壁
５０は、あらかじめ除去されているため、注入物がビッ
ト線コンタクト拡散領域３０６に達する妨げとならな
い。これにより、ＮＦＥＴサポート素子５５のソース／
ドレイン拡散領域とビット線コンタクト拡散領域３０６
の縁を越えてＰ型ハロー不純物を注入することができ
る。Ｐ型不純物の傾斜注入は、ハローの形成を容易にす
る。
は、ハロー注入の前に除去される。この場合、図８ない
し図１０に示したように、傾斜イオン注入を使用するこ
とによってハロー６０を形成するには、スタックが高い
ことが有利である。レジスト５１の除去によりスタック
高さ３０１が比較的低くなるため、表面の法線に対して
３０°よりも大きい傾斜注入が可能である。窒化物障壁
５０は、あらかじめ除去されているため、注入物がビッ
ト線コンタクト拡散領域３０６に達する妨げとならな
い。これにより、ＮＦＥＴサポート素子５５のソース／
ドレイン拡散領域とビット線コンタクト拡散領域３０６
の縁を越えてＰ型ハロー不純物を注入することができ
る。Ｐ型不純物の傾斜注入は、ハローの形成を容易にす
る。
【００２９】通常実施されるアニール（ＢＰＳＧリフロ
ー・アニールなど）は、Ｐ型不純物（たとえば、ホウ
素）をＮ＋不純物（たとえば、ヒ素）よりも先に制御可
能に拡散させてハローを広げるのに十分でなければなら
ない。ホウ素拡散が、格子間隙の存在によって大幅に強
化され、ヒ素よりもはるかに高速な拡散であるため、ホ
ウ素は、ヒ素より先に拡散される。ホウ素の拡散をより
多く必要とする場合は、任意選択の炉アニールを使用す
ることができる。次に、高速熱アニール（ＲＡＴ）を使
用して、過剰の格子間隙を消滅させ、図８と図９に示し
たようにハロー・プロファイル６０を「凍結」させるこ
とができる。
ー・アニールなど）は、Ｐ型不純物（たとえば、ホウ
素）をＮ＋不純物（たとえば、ヒ素）よりも先に制御可
能に拡散させてハローを広げるのに十分でなければなら
ない。ホウ素拡散が、格子間隙の存在によって大幅に強
化され、ヒ素よりもはるかに高速な拡散であるため、ホ
ウ素は、ヒ素より先に拡散される。ホウ素の拡散をより
多く必要とする場合は、任意選択の炉アニールを使用す
ることができる。次に、高速熱アニール（ＲＡＴ）を使
用して、過剰の格子間隙を消滅させ、図８と図９に示し
たようにハロー・プロファイル６０を「凍結」させるこ
とができる。
【００３０】図１１ないし図１３に示したように、アク
ティブ領域とＮ型サポート電界効果トランジスタ５５を
覆い、Ｐ型サポート電界効果トランジスタ５６を露出す
るように、新しいレジスト７０が形成されパターン形成
される。前述のように、反応性・イオン・エッチングな
どのエッチング・プロセスを使用して、Ｐ型サポート素
子５６の側壁に沿って窒化物側壁スペーサ７３が形成さ
れる。次に、Ｐ型不純物７１が、Ｐ型サポート電界効果
トランジスタ５６のソース／ドレイン領域７２をドープ
するために注入される。
ティブ領域とＮ型サポート電界効果トランジスタ５５を
覆い、Ｐ型サポート電界効果トランジスタ５６を露出す
るように、新しいレジスト７０が形成されパターン形成
される。前述のように、反応性・イオン・エッチングな
どのエッチング・プロセスを使用して、Ｐ型サポート素
子５６の側壁に沿って窒化物側壁スペーサ７３が形成さ
れる。次に、Ｐ型不純物７１が、Ｐ型サポート電界効果
トランジスタ５６のソース／ドレイン領域７２をドープ
するために注入される。
【００３１】次に、図１４と図１５に示したようにフォ
トレジスト７０が除去され、ＢＰＳＧ８０などの絶縁体
ガラスが付着され、リフローされ、平坦化され、パター
ン形成される。次に、ＴＥＯＳ層（図示せず）が付着さ
れる。絶縁体８０のパターンは、アクティブ領域３０６
と３０８およびサポート素子８３における拡散領域への
コンタクトのための開口部を含む。
トレジスト７０が除去され、ＢＰＳＧ８０などの絶縁体
ガラスが付着され、リフローされ、平坦化され、パター
ン形成される。次に、ＴＥＯＳ層（図示せず）が付着さ
れる。絶縁体８０のパターンは、アクティブ領域３０６
と３０８およびサポート素子８３における拡散領域への
コンタクトのための開口部を含む。
【００３２】絶縁体８０の開口部は、導電材料（タング
ステンなど）が充填され、サポート素子のビット線コン
タクト８１とソースおよびドレイン・コンタクト８２が
形成される。本発明の主な特徴は、ビット線コンタクト
８１にもサポート・ソース／ドレイン・コンタクト８２
にも同じ材料（たとえばタングステン）を利用できるこ
とである。このため、ビット線コンタクト８１とサポー
ト・ソース／ドレイン・コンタクト８２に異なる材料を
使用する場合に必要な、別々の付着および平坦化プロセ
スが不要になる。また、サポート素子における境界のな
い拡散コンタクトが可能になる。前述のように、ビット
線コンタクト内へのＮ＋注入の濃度が高いため、本発明
の構造にタングステンのビット線コンタクト８１を利用
することができ、それによりそのような集積回路素子の
製造方法が簡略化される。
ステンなど）が充填され、サポート素子のビット線コン
タクト８１とソースおよびドレイン・コンタクト８２が
形成される。本発明の主な特徴は、ビット線コンタクト
８１にもサポート・ソース／ドレイン・コンタクト８２
にも同じ材料（たとえばタングステン）を利用できるこ
とである。このため、ビット線コンタクト８１とサポー
ト・ソース／ドレイン・コンタクト８２に異なる材料を
使用する場合に必要な、別々の付着および平坦化プロセ
スが不要になる。また、サポート素子における境界のな
い拡散コンタクトが可能になる。前述のように、ビット
線コンタクト内へのＮ＋注入の濃度が高いため、本発明
の構造にタングステンのビット線コンタクト８１を利用
することができ、それによりそのような集積回路素子の
製造方法が簡略化される。
【００３３】図１６に、本実施形態を表すフローチャー
トを示す。より具体的には、ブロック９０では、ビット
線コンタクト領域３０６とサポート素子５５をマスクす
る。ブロック９１において、記憶ノード拡散領域３０８
が、低濃度にドープされる。ブロック９２において、記
憶ノード拡散領域３０８がマスクされ、ブロック９３に
おいて、ビット線コンタクト拡散領域３０６とＮ型サポ
ート素子５５により高い濃度のドーピングが適用され
る。ブロック９４において、ビット線コンタクト拡散領
域３０６とＮ型サポート素子５５にハロー６０が形成さ
れる。ブロック９５および９６で、トランジスタ３０１
とＮ型サポート素子５５がマスクされ、Ｐ型サポート素
子が、そのソースとドレインの注入物を受ける。最後
に、ブロック９７において、絶縁体ＢＰＳＧ層８０とコ
ンタクト８１、８２が形成される。
トを示す。より具体的には、ブロック９０では、ビット
線コンタクト領域３０６とサポート素子５５をマスクす
る。ブロック９１において、記憶ノード拡散領域３０８
が、低濃度にドープされる。ブロック９２において、記
憶ノード拡散領域３０８がマスクされ、ブロック９３に
おいて、ビット線コンタクト拡散領域３０６とＮ型サポ
ート素子５５により高い濃度のドーピングが適用され
る。ブロック９４において、ビット線コンタクト拡散領
域３０６とＮ型サポート素子５５にハロー６０が形成さ
れる。ブロック９５および９６で、トランジスタ３０１
とＮ型サポート素子５５がマスクされ、Ｐ型サポート素
子が、そのソースとドレインの注入物を受ける。最後
に、ブロック９７において、絶縁体ＢＰＳＧ層８０とコ
ンタクト８１、８２が形成される。
【００３４】したがって、本実施形態は、Ｎ＋ビット線
拡散領域３６０を囲むＰ型ハロー６０を形成する。この
ハローによってアレイＭＯＳＦＥＴのしきい値電圧と短
チャネル効果が抑えられるため、通常注入するチャネル
・ドーピング濃度を大幅に低減することができ、ノード
拡散漏れを増大させることなく改善したアレイしきい値
電圧（ＶＴ）制御を達成することができる。さらに、通
常サポートにしか使用されないタングステン・スタック
を、アレイにも使用することを可能にする。さらに、ま
た、サポートＮＦＥＴソース・ドレイン拡張部拡散（横
方向プロファイルのグレージング）を、記憶ノード拡散
と同時に行うことができる。これは、熱電子に対する耐
性を高める。
拡散領域３６０を囲むＰ型ハロー６０を形成する。この
ハローによってアレイＭＯＳＦＥＴのしきい値電圧と短
チャネル効果が抑えられるため、通常注入するチャネル
・ドーピング濃度を大幅に低減することができ、ノード
拡散漏れを増大させることなく改善したアレイしきい値
電圧（ＶＴ）制御を達成することができる。さらに、通
常サポートにしか使用されないタングステン・スタック
を、アレイにも使用することを可能にする。さらに、ま
た、サポートＮＦＥＴソース・ドレイン拡張部拡散（横
方向プロファイルのグレージング）を、記憶ノード拡散
と同時に行うことができる。これは、熱電子に対する耐
性を高める。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）記憶素子と、前記記憶素子に隣接す
る記憶ノード拡散領域と、前記記憶ノード拡散領域に隣
接するパターン形成したゲート・スタックと、前記パタ
ーン形成したゲート・スタックに隣接するビット線コン
タクト拡散領域とを含む集積回路素子を製造する方法で
あって、基板に不純物を注入して、前記記憶ノード拡散
領域と前記ビット線コンタクト拡散領域とを形成する段
階と、前記パターン形成したゲート・スタック上に絶縁
体を形成する段階と、前記ビット線コンタクト拡散領域
の上から前記絶縁体の一部分を除去して、前記ビット線
コンタクト拡散領域に隣接する前記パターン形成したゲ
ート・スタックの一部分に沿って側壁スペーサを形成す
る段階と、前記絶縁体が、前記ビット線コンタクト拡散
領域からハロー注入物を遮らないように、前記ビット線
コンタクト拡散領域に斜めにハロー注入物を注入する段
階と、前記集積回路素子をアニールして、前記不純物よ
り前に前記ハロー注入物を拡散させる段階とを含む方
法。 （２）前記不純物を注入する前記段階が、前記記憶素子
に隣接する第１の基板領域を露出するように第１のマス
クのパターン形成する段階と、第１のドーピング濃度を
使用して、前記第１の基板領域に不純物を注入し、前記
記憶ノード拡散領域を形成する段階と、前記第１のマス
クを除去する段階と、前記パターン形成したゲート・ス
タックの前記第１の基板領域と反対の側に第２の基板領
域を露出させるように第２のマスクをパターン形成する
段階と、前記第１のドーピング濃度よりも高い第２のド
ーピング濃度を使用して、前記第２の基板領域に前記不
純物を注入し、前記ビット線コンタクト拡散領域を形成
する段階と、前記第２のマスクを除去する段階とを含
む、上記（１）に記載の方法。 （３）記憶素子と、前記記憶素子に隣接する記憶ノード
拡散領域と、前記記憶ノード拡散領域に隣接するパター
ン形成したゲート・スタックと、前記パターン形成した
ゲート・スタックに隣接し前記記憶ノード拡散領域に対
向するビット線コンタクト拡散領域とを含む集積回路素
子を製造する方法であって、前記記憶素子に隣接する第
１の基板領域を露出するように第１のマスクをパターン
形成する段階と、第１のドーピング濃度を使用し、前記
第１の基板領域に不純物を注入して前記記憶ノード拡散
領域を形成する段階と、前記第１のマスクを除去する段
階と、前記パターン形成したゲート・スタックの前記第
１の基板領域と反対の側に第２の基板領域を露出するよ
うに第２のマスクをパターン形成する段階と、第１のド
ーピング濃度よりも高い第２のドーピング濃度を使用
し、前記第２の基板領域に前記不純物を注入して前記ビ
ット線コンタクト拡散領域を形成する段階と、前記第２
のマスクを除去する段階と、前記ビット線コンタクト拡
散領域にハロー注入物を注入する段階と、前記集積回路
素子をアニールして前記不純物よりも先に前記ハロー注
入物を拡散する段階とを含む方法。 （４）前記不純物を注入する段階が、傾斜イオン注入を
含み、前記パターン形成したゲート・スタック、前記絶
縁体、および前記ビット線コンタクト拡散領域の形状に
より、前記ビット線コンタクト拡散領域の表面の法線に
対して最大約３０°で適用されたイオンが、前記ビット
線コンタクト拡散領域に到達することができる、上記
（１）または（３）に記載の方法。 （５）パターン形成したゲート・スタックと、前記パタ
ーン形成したゲート・スタックの第１の側の第１の拡散
領域と、前記パターン形成したゲート・スタックの第２
の側の第２の拡散領域とを含む集積回路素子を製造する
方法であって、前記第１の拡散領域と前記第２の拡散領
域を形成するように不純物を注入する段階と、前記パタ
ーン形成したゲート・スタックの上に、前記第２の拡散
領域を露出する前記パターン形成した絶縁体を形成する
段階と、前記パターン形成した絶縁体が前記第２の拡散
領域からの前記ハロー注入物を遮らないように、前記第
２の拡散領域に斜めにハロー注入物を注入する段階と、
前記集積回路素子をアニールして、前記不純物よりも先
に前記ハロー注入物を拡散させる段階とを含む方法。 （６）前記不純物を前記注入する段階が、前記パターン
形成したゲート・スタックの前記第１の側の第１の基板
領域を露出させるように第１のマスクをパターン形成す
る段階と、第１のドーピング濃度を使用し、前記第１の
基板領域に不純物を注入して前記第１の拡散領域を形成
する段階と、前記第１のマスクを除去する段階と、前記
パターン形成したゲート・スタックの前記第２の側の第
２の基板領域を露出させるように第２のマスクをパター
ン形成する段階と、第１のドーピング濃度よりも高い第
２のドーピング濃度を使用し、前記第２の基板領域に前
記不純物を注入して第２の拡散領域を形成する段階と、
前記第２のマスクを除去する段階とを含む、上記（５）
に記載の方法。 （７）パターン形成したゲート・スタックと、前記パタ
ーン形成したゲート・スタックの第１の側の第１の拡散
領域と、前記パターン形成したゲート・スタックの第２
の側の第２の拡散領域とを含む集積回路素子を製造する
方法であって、前記パターン形成したゲート・スタック
の前記第１の側の第１の基板領域を露出させるように第
１のマスクをパターン形成する段階と、第１のドーピン
グ濃度を使用し、前記第１の基板領域に不純物を注入し
て前記第１の拡散領域を形成する段階と、前記第１のマ
スクを除去する段階と、前記パターン形成したゲート・
スタックの前記第２の側の第２の基板領域を露出させる
ように第２のマスクをパターン形成する段階と、第１の
ドーピング濃度よりも高い第２のドーピング濃度を使用
し、前記第２の基板領域に前記不純物を注入して第２の
拡散領域を形成する段階と、前記第２のマスクを除去す
る段階と、前記第２の拡散領域にハロー注入物を注入す
る段階と、前記集積回路素子をアニールして、前記不純
物よりも先に前記ハロー注入物を拡散させる段階とを含
む方法。 （８）前記ハロー注入物を前記注入する段階が、前記パ
ターン形成したゲート・スタックの上に絶縁体を形成す
る段階と、前記第２の拡散領域から前記絶縁体の一部分
を除去して、前記パターン形成したゲート・スタックの
前記第２の拡散領域に隣接する部分に沿って側壁スペー
サを形成する段階とを含み、前記ハローを前記注入する
段階が、前記絶縁体が前記第２の拡散領域からの前記ハ
ロー注入物を遮らないように前記第２の拡散領域に斜め
にハロー注入物を注入する段階を含む、上記（７）に記
載の方法。 （９）前記第２のドーピング濃度が前記第１のドーピン
グ濃度の約１０倍である、上記（２）、（３）、
（６）、または（７）に記載の方法。 （１０）前記不純物を注入する段階が、斜めのイオン注
入を含み、前記パターン形成したゲート・スタック、前
記絶縁体、および前記第２の拡散領域の形状に応じて、
前記第２の拡散領域の表面の法線に対して最大約３０°
で適用されるイオンが、前記第２の拡散領域に到達する
ことができる、上記（５）または（７）に記載の方法。 （１１）サポート素子を形成する段階をさらに含み、前
記不純物を前記注入する段階が、前記サポート素子のソ
ース領域とドレイン領域に前記不純物を注入する段階を
含み、前記ハロー注入物を前記注入する段階が、前記サ
ポート素子のうちの選択したものに前記ハロー注入物を
注入する段階を含む、上記（１）、（３）、（５）、ま
たは（７）に記載の方法。 （１２）前記パターン形成したゲート・スタックと前記
サポート素子の上に、ビット線コンタクト開口部、サポ
ート・ソース開口部、およびサポート・ドレイン開口部
を含むパターン形成した絶縁体を形成する段階と、前記
ビット線コンタクト開口部、前記サポート・ソース開口
部、および前記サポート・ドレイン開口部に、同時に導
体を付着させる段階とをさらに含む、上記（１１）に記
載の方法。 （１３）前記導体が、タングステンを含む上記（１２）
に記載の方法。 （１４）前記パターン形成した絶縁体を前記形成する段
階の後に、前記第２の拡散領域に追加量の前記不純物を
注入する段階をさらに含む、上記（５）に記載の方法。
る記憶ノード拡散領域と、前記記憶ノード拡散領域に隣
接するパターン形成したゲート・スタックと、前記パタ
ーン形成したゲート・スタックに隣接するビット線コン
タクト拡散領域とを含む集積回路素子を製造する方法で
あって、基板に不純物を注入して、前記記憶ノード拡散
領域と前記ビット線コンタクト拡散領域とを形成する段
階と、前記パターン形成したゲート・スタック上に絶縁
体を形成する段階と、前記ビット線コンタクト拡散領域
の上から前記絶縁体の一部分を除去して、前記ビット線
コンタクト拡散領域に隣接する前記パターン形成したゲ
ート・スタックの一部分に沿って側壁スペーサを形成す
る段階と、前記絶縁体が、前記ビット線コンタクト拡散
領域からハロー注入物を遮らないように、前記ビット線
コンタクト拡散領域に斜めにハロー注入物を注入する段
階と、前記集積回路素子をアニールして、前記不純物よ
り前に前記ハロー注入物を拡散させる段階とを含む方
法。 （２）前記不純物を注入する前記段階が、前記記憶素子
に隣接する第１の基板領域を露出するように第１のマス
クのパターン形成する段階と、第１のドーピング濃度を
使用して、前記第１の基板領域に不純物を注入し、前記
記憶ノード拡散領域を形成する段階と、前記第１のマス
クを除去する段階と、前記パターン形成したゲート・ス
タックの前記第１の基板領域と反対の側に第２の基板領
域を露出させるように第２のマスクをパターン形成する
段階と、前記第１のドーピング濃度よりも高い第２のド
ーピング濃度を使用して、前記第２の基板領域に前記不
純物を注入し、前記ビット線コンタクト拡散領域を形成
する段階と、前記第２のマスクを除去する段階とを含
む、上記（１）に記載の方法。 （３）記憶素子と、前記記憶素子に隣接する記憶ノード
拡散領域と、前記記憶ノード拡散領域に隣接するパター
ン形成したゲート・スタックと、前記パターン形成した
ゲート・スタックに隣接し前記記憶ノード拡散領域に対
向するビット線コンタクト拡散領域とを含む集積回路素
子を製造する方法であって、前記記憶素子に隣接する第
１の基板領域を露出するように第１のマスクをパターン
形成する段階と、第１のドーピング濃度を使用し、前記
第１の基板領域に不純物を注入して前記記憶ノード拡散
領域を形成する段階と、前記第１のマスクを除去する段
階と、前記パターン形成したゲート・スタックの前記第
１の基板領域と反対の側に第２の基板領域を露出するよ
うに第２のマスクをパターン形成する段階と、第１のド
ーピング濃度よりも高い第２のドーピング濃度を使用
し、前記第２の基板領域に前記不純物を注入して前記ビ
ット線コンタクト拡散領域を形成する段階と、前記第２
のマスクを除去する段階と、前記ビット線コンタクト拡
散領域にハロー注入物を注入する段階と、前記集積回路
素子をアニールして前記不純物よりも先に前記ハロー注
入物を拡散する段階とを含む方法。 （４）前記不純物を注入する段階が、傾斜イオン注入を
含み、前記パターン形成したゲート・スタック、前記絶
縁体、および前記ビット線コンタクト拡散領域の形状に
より、前記ビット線コンタクト拡散領域の表面の法線に
対して最大約３０°で適用されたイオンが、前記ビット
線コンタクト拡散領域に到達することができる、上記
（１）または（３）に記載の方法。 （５）パターン形成したゲート・スタックと、前記パタ
ーン形成したゲート・スタックの第１の側の第１の拡散
領域と、前記パターン形成したゲート・スタックの第２
の側の第２の拡散領域とを含む集積回路素子を製造する
方法であって、前記第１の拡散領域と前記第２の拡散領
域を形成するように不純物を注入する段階と、前記パタ
ーン形成したゲート・スタックの上に、前記第２の拡散
領域を露出する前記パターン形成した絶縁体を形成する
段階と、前記パターン形成した絶縁体が前記第２の拡散
領域からの前記ハロー注入物を遮らないように、前記第
２の拡散領域に斜めにハロー注入物を注入する段階と、
前記集積回路素子をアニールして、前記不純物よりも先
に前記ハロー注入物を拡散させる段階とを含む方法。 （６）前記不純物を前記注入する段階が、前記パターン
形成したゲート・スタックの前記第１の側の第１の基板
領域を露出させるように第１のマスクをパターン形成す
る段階と、第１のドーピング濃度を使用し、前記第１の
基板領域に不純物を注入して前記第１の拡散領域を形成
する段階と、前記第１のマスクを除去する段階と、前記
パターン形成したゲート・スタックの前記第２の側の第
２の基板領域を露出させるように第２のマスクをパター
ン形成する段階と、第１のドーピング濃度よりも高い第
２のドーピング濃度を使用し、前記第２の基板領域に前
記不純物を注入して第２の拡散領域を形成する段階と、
前記第２のマスクを除去する段階とを含む、上記（５）
に記載の方法。 （７）パターン形成したゲート・スタックと、前記パタ
ーン形成したゲート・スタックの第１の側の第１の拡散
領域と、前記パターン形成したゲート・スタックの第２
の側の第２の拡散領域とを含む集積回路素子を製造する
方法であって、前記パターン形成したゲート・スタック
の前記第１の側の第１の基板領域を露出させるように第
１のマスクをパターン形成する段階と、第１のドーピン
グ濃度を使用し、前記第１の基板領域に不純物を注入し
て前記第１の拡散領域を形成する段階と、前記第１のマ
スクを除去する段階と、前記パターン形成したゲート・
スタックの前記第２の側の第２の基板領域を露出させる
ように第２のマスクをパターン形成する段階と、第１の
ドーピング濃度よりも高い第２のドーピング濃度を使用
し、前記第２の基板領域に前記不純物を注入して第２の
拡散領域を形成する段階と、前記第２のマスクを除去す
る段階と、前記第２の拡散領域にハロー注入物を注入す
る段階と、前記集積回路素子をアニールして、前記不純
物よりも先に前記ハロー注入物を拡散させる段階とを含
む方法。 （８）前記ハロー注入物を前記注入する段階が、前記パ
ターン形成したゲート・スタックの上に絶縁体を形成す
る段階と、前記第２の拡散領域から前記絶縁体の一部分
を除去して、前記パターン形成したゲート・スタックの
前記第２の拡散領域に隣接する部分に沿って側壁スペー
サを形成する段階とを含み、前記ハローを前記注入する
段階が、前記絶縁体が前記第２の拡散領域からの前記ハ
ロー注入物を遮らないように前記第２の拡散領域に斜め
にハロー注入物を注入する段階を含む、上記（７）に記
載の方法。 （９）前記第２のドーピング濃度が前記第１のドーピン
グ濃度の約１０倍である、上記（２）、（３）、
（６）、または（７）に記載の方法。 （１０）前記不純物を注入する段階が、斜めのイオン注
入を含み、前記パターン形成したゲート・スタック、前
記絶縁体、および前記第２の拡散領域の形状に応じて、
前記第２の拡散領域の表面の法線に対して最大約３０°
で適用されるイオンが、前記第２の拡散領域に到達する
ことができる、上記（５）または（７）に記載の方法。 （１１）サポート素子を形成する段階をさらに含み、前
記不純物を前記注入する段階が、前記サポート素子のソ
ース領域とドレイン領域に前記不純物を注入する段階を
含み、前記ハロー注入物を前記注入する段階が、前記サ
ポート素子のうちの選択したものに前記ハロー注入物を
注入する段階を含む、上記（１）、（３）、（５）、ま
たは（７）に記載の方法。 （１２）前記パターン形成したゲート・スタックと前記
サポート素子の上に、ビット線コンタクト開口部、サポ
ート・ソース開口部、およびサポート・ドレイン開口部
を含むパターン形成した絶縁体を形成する段階と、前記
ビット線コンタクト開口部、前記サポート・ソース開口
部、および前記サポート・ドレイン開口部に、同時に導
体を付着させる段階とをさらに含む、上記（１１）に記
載の方法。 （１３）前記導体が、タングステンを含む上記（１２）
に記載の方法。 （１４）前記パターン形成した絶縁体を前記形成する段
階の後に、前記第２の拡散領域に追加量の前記不純物を
注入する段階をさらに含む、上記（５）に記載の方法。
【図１】半導体素子の概略断面図である。
【図２】半導体素子の概略断面図である。
【図３】半導体素子の形成の一段階の断面を示す概略図
である。
である。
【図４】半導体素子の形成の一段階の断面を示す概略図
である。
である。
【図５】半導体素子の形成の一段階の断面を示す概略図
である。
である。
【図６】半導体素子の形成の一段階の断面を示す概略図
である。
である。
【図７】半導体素子の形成の一段階の断面を示す概略図
である。
である。
【図８】半導体素子の形成の一段階の断面を示す概略図
である。
である。
【図９】半導体素子の形成の一段階の断面を示す概略図
である。
である。
【図１０】半導体素子の形成の一段階の断面を示す概略
図である。
図である。
【図１１】半導体素子の形成の一段階の断面を示す概略
図である。
図である。
【図１２】半導体素子の形成の一段階の断面を示す概略
図である。
図である。
【図１３】半導体素子の形成の一段階の断面を示す概略
図である。
図である。
【図１４】半導体素子の形成の一段階の断面を示す概略
図である。
図である。
【図１５】半導体素子の形成の一段階の断面を示す概略
図である。
図である。
【図１６】本発明の好ましい方法を示す流れ図である。
１０ ゲート
１１ ゲート酸化物層
１２ ソース領域
１３ ドレイン領域
１４ チャネル長
１６ 空乏領域
２０ ハロー注入物
４１ フォトレジスト
５０ 窒化物障壁
５１ フォトレジスト
５３ 窒化物スペーサ
５５ サポート素子
５６ サポート素子
６０ ハロー
７０ レジスト
７２ ソース／ドレイン領域
７３ 窒化物側壁スペーサ
８０ 絶縁体層
８１ ビット線コンタクト
８２ サポート・ソース／ドレイン・コンタクト
８３ サポート素子
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ユージュン・リー
アメリカ合衆国12603 ニューヨーク州
ポーキープシー マロニー・ロード
510 アパートメント ケイ14
(72)発明者 ジャック・エイ・マンデルマン
アメリカ合衆国12582 ニューヨーク州
ストームヴィル ジャミー・レーン ５
(56)参考文献 特開 平10−12747（ＪＰ，Ａ)
特開 平10−229134（ＪＰ，Ａ)
特開 平７−283413（ＪＰ，Ａ)
特開2000−21995（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
H01L 29/78
H01L 21/336
H01L 27/092
H01L 21/8238
Claims (13)
- 【請求項１】記憶素子と、前記記憶素子に隣接する記憶
ノード拡散領域と、前記記憶ノード拡散領域に隣接する
パターン形成したゲート・スタックと、前記パターン形
成したゲート・スタックに隣接するビット線コンタクト
拡散領域とを含む集積回路素子を製造する方法であっ
て、 基板に不純物を注入して、前記記憶ノード拡散領域と前
記ビット線コンタクト拡散領域とを形成する段階と、 前記パターン形成したゲート・スタック上に絶縁体を形
成する段階と、 前記ビット線コンタクト拡散領域の上から前記絶縁体の
一部分を除去して、前記ビット線コンタクト拡散領域に
隣接する前記パターン形成したゲート・スタックの一部
分に沿って側壁スペーサを形成する段階と、 前記絶縁体が、前記ビット線コンタクト拡散領域からハ
ロー注入物を遮らないように、 前記ビット線コンタクト拡散領域に斜めにハロー注入物
を注入する段階と、 前記集積回路素子をアニールして、前記不純物より前に
前記ハロー注入物を拡散させる段階とを含む方法。 - 【請求項２】前記不純物を注入する前記段階が、 前記記憶素子に隣接する第１の基板領域を露出するよう
に第１のマスクのパターン形成する段階と、 第１のドーピング濃度を使用して、前記第１の基板領域
に不純物を注入し、前記記憶ノード拡散領域を形成する
段階と、 前記第１のマスクを除去する段階と、 前記パターン形成したゲート・スタックの前記第１の基
板領域と反対の側に第２の基板領域を露出させるように
第２のマスクをパターン形成する段階と、 前記第１のドーピング濃度よりも高い第２のドーピング
濃度を使用して、前記第２の基板領域に前記不純物を注
入し、前記ビット線コンタクト拡散領域を形成する段階
と、 前記第２のマスクを除去する段階とを含む、請求項１に
記載の方法。 - 【請求項３】記憶素子と、前記記憶素子に隣接する記憶
ノード拡散領域と、前記記憶ノード拡散領域に隣接する
パターン形成したゲート・スタックと、前記パターン形
成したゲート・スタックに隣接し前記記憶ノード拡散領
域に対向するビット線コンタクト拡散領域とを含む集積
回路素子を製造する方法であって、 前記記憶素子に隣接する第１の基板領域を露出するよう
に第１のマスクをパターン形成する段階と、 第１のドーピング濃度を使用し、前記第１の基板領域に
不純物を注入して前記記憶ノード拡散領域を形成する段
階と、 前記第１のマスクを除去する段階と、 前記パターン形成したゲート・スタックの前記第１の基
板領域と反対の側に第２の基板領域を露出するように第
２のマスクをパターン形成する段階と、 第１のドーピング濃度よりも高い第２のドーピング濃度
を使用し、前記第２の基板領域に前記不純物を注入して
前記ビット線コンタクト拡散領域を形成する段階と、 前記第２のマスクを除去する段階と、 前記ビット線コンタクト拡散領域にハロー注入物を注入
する段階と、 前記集積回路素子をアニールして前記不純物よりも先に
前記ハロー注入物を拡散する段階とを含む方法。 - 【請求項４】前記不純物を注入する段階が、傾斜イオン
注入を含み、前記パターン形成したゲート・スタック、
前記絶縁体、および前記ビット線コンタクト拡散領域の
形状により、前記ビット線コンタクト拡散領域の表面の
法線に対して最大約３０°で適用されたイオンが、前記
ビット線コンタクト拡散領域に到達することができる、
請求項１または３に記載の方法。 - 【請求項５】パターン形成したゲート・スタックと、前
記パターン形成したゲート・スタックの第１の側の第１
の拡散領域と、前記パターン形成したゲート・スタック
の第２の側の第２の拡散領域とを含む集積回路素子を製
造する方法であって、 前記第１の拡散領域と前記第２の拡散領域を形成するよ
うに不純物を注入する段階と、 前記パターン形成したゲート・スタックの上に、前記第
２の拡散領域を露出する前記パターン形成した絶縁体を
形成する段階と、 前記パターン形成した絶縁体が前記第２の拡散領域から
の前記ハロー注入物を遮らないように、前記第２の拡散
領域に斜めにハロー注入物を注入する段階と、 前記集積回路素子をアニールして、前記不純物よりも先
に前記ハロー注入物を拡散させる段階とを含み、 前記不純物を前記注入する段階が、 前記パターン形成したゲート・スタックの前記第１の側
の第１の基板領域を露出させるように第１のマスクをパ
ターン形成する段階と、 第１のドーピング濃度を使用し、前記第１の基板領域に
不純物を注入して前記第１の拡散領域を形成する段階
と、 前記第１のマスクを除去する段階と、 前記パターン形成したゲート・スタックの前記第２の側
の第２の基板領域を露出させるように第２のマスクをパ
ターン形成する段階と、 第１のドーピング濃度よりも高い第２のドーピング濃度
を使用し、前記第２の基板領域に前記不純物を注入して
第２の拡散領域を形成する段階と、 前記第２のマスクを除去する段階とを含む、方法。 - 【請求項６】パターン形成したゲート・スタックと、前
記パターン形成したゲート・スタックの第１の側の第１
の拡散領域と、前記パターン形成したゲート・スタック
の第２の側の第２の拡散領域とを含む集積回路素子を製
造する方法であって、 前記パターン形成したゲート・スタックの前記第１の側
の第１の基板領域を露出させるように第１のマスクをパ
ターン形成する段階と、 第１のドーピング濃度を使用し、前記第１の基板領域に
不純物を注入して前記第１の拡散領域を形成する段階
と、 前記第１のマスクを除去する段階と、 前記パターン形成したゲート・スタックの前記第２の側
の第２の基板領域を露出させるように第２のマスクをパ
ターン形成する段階と、 第１のドーピング濃度よりも高い第２のドーピング濃度
を使用し、前記第２の基板領域に前記不純物を注入して
第２の拡散領域を形成する段階と、 前記第２のマスクを除去する段階と、 前記第２の拡散領域にハロー注入物を注入する段階と、 前記集積回路素子をアニールして、前記不純物よりも先
に前記ハロー注入物を拡散させる段階とを含む方法。 - 【請求項７】前記ハロー注入物を前記注入する段階が、 前記パターン形成したゲート・スタックの上に絶縁体を
形成する段階と、 前記第２の拡散領域から前記絶縁体の一部分を除去し
て、前記パターン形成したゲート・スタックの前記第２
の拡散領域に隣接する部分に沿って側壁スペーサを形成
する段階とを含み、 前記ハローを前記注入する段階が、前記絶縁体が前記第
２の拡散領域からの前記ハロー注入物を遮らないように
前記第２の拡散領域に斜めにハロー注入物を注入する段
階を含む、請求項６に記載の方法。 - 【請求項８】前記第２のドーピング濃度が前記第１のド
ーピング濃度の約１０倍である、請求項２、３、５、ま
たは６に記載の方法。 - 【請求項９】前記不純物を注入する段階が、斜めのイオ
ン注入を含み、前記パターン形成したゲート・スタッ
ク、前記絶縁体、および前記第２の拡散領域の形状に応
じて、前記第２の拡散領域の表面の法線に対して最大３
０°で適用されるイオンが、前記第２の拡散領域に到達
することができる、請求項５または６に記載の方法。 - 【請求項１０】前記ゲート・スタックに離間して設けら
れた少なくとも１つのサポートＦＥＴを形成する段階を
さらに含み、前記不純物を前記注入する段階が、前記サ
ポート素子のソース領域とドレイン領域に前記不純物を
注入する段階を含み、前記ハロー注入物を前記注入する
段階が、前記サポート素子のうちの選択したものに前記
ハロー注入物を注入する段階を含む、請求項１、３、
５、または６に記載の方法。 - 【請求項１１】前記パターン形成したゲート・スタック
に離間して設けられた前記サポートＦＥＴの上に、ビッ
ト線コンタクト開口部、サポート・ソース開口部、およ
びサポート・ドレイン開口部を含むパターン形成した絶
縁体を形成する段階と、前記ビット線コンタクト開口
部、前記サポート・ソース開口部、および前記サポート
・ドレイン開口部に、同時に導体を付着させる段階とを
さらに含む、請求項１０に記載の方法。 - 【請求項１２】前記導体が、タングステンを含む請求項
１１に記載の方法。 - 【請求項１３】前記パターン形成した絶縁体を前記形成
する段階の後に、前記第２の拡散領域に追加量の前記不
純物を注入する段階をさらに含む、請求項５に記載の方
法。
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