JP5381053B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関する。
近年、LSI等の半導体装置の高集積化に伴い、MOSトランジスタのゲート長は短縮化の一途を辿っている。ゲート長の短縮化は、半導体装置の小型化に寄与する一方で、MOSトランジスタの短チャネル効果を助長し、MOSトランジスタの閾値電圧の低下を招いてしまう。このようにゲート長の短縮化と共に閾値電圧が低下する現象はロールオフ現象と呼ばれ、半導体装置の高性能化を実現するにはこのロールオフ現象を抑制することが望まれる。
ロールオフ現象を抑制するのに有効な手段として、ゲート電極の下方の半導体基板内にポケット注入を行う方法が知られている。
ポケット注入は、ゲート電極を形成後、チャンネル不純物と同一の導電型の不純物をゲート電極に対して斜めにイオン注入することで行われる。これにより、ドレインから空乏層が張り出すのが抑制され、短チャネル効果を防止することができる。
そのようなポケット注入は、ロジック領域とメモリ領域とが同一チップ内に形成されたロジック混載メモリでも有効であると考えられる。そのロジック混載メモリのメモリ領域では、電荷を蓄積するセルキャパシタの他に、このセルキャパシタの電荷を読み出すためのトランスファトランジスタも形成され、該トランスファトランジスタにポケット注入を適用し得る。
その場合、ポケット注入によってトランスファトランジスタのロールオフ現象を抑制するのと同時に、セルキャパシタにおいて電荷を長期間保持できるようにするのが望まれる。
特開２００４−９５８３５号公報
特開２００１−７７３６１号公報
特開２００６−１４７７６８号公報
特開２００４−４７９０５号公報
"Fully compatible integration of high density embedded DRAM with 65 nm CMOS technology (CMOS 5)", Matsubara Y et al., Electron Device Meeting , 2003, IEDM '03 Technical Digest, IEEE international, 8-10 December 2003, pages 17.5.1-17.5.4
半導体装置の製造方法において、ポケット注入によるロールオフ現象の抑制と共に、セルキャパシタにおいて電荷を長期間保持できるようにすることを目的とする。
以下の開示の一観点によれば、第１のメモリセルアレイ領域と第２のメモリセルアレイ領域とを備えた半導体基板の表層に活性領域を形成する工程と、前記活性領域に一導電型のチャネル領域を形成する工程と、前記チャネル領域における前記半導体基板の上にゲート絶縁膜を形成する工程と、前記第１のメモリセルアレイ領域の前記ゲート絶縁膜上に第１の方向に延在する第１のワード線を形成し、且つ、前記第２のメモリセルアレイ領域の前記ゲート絶縁膜上に前記第１の方向に交差する第２の方向に延在する第２のワード線を形成する工程と、前記第１のワード線の一方の側面と、該側面側の前記半導体基板のビットコンタクト領域とが露出した状態で、少なくとも前記第１のワード線の他方の側面側の前記半導体基板を覆うレジストパターンを形成する工程と、前記レジストパターンをマスクに使用して、前記半導体基板表面の垂直方向から前記ビットコンタクト領域に傾いた方向であって、且つ、前記第１の方向と前記第２の方向の両方に対して斜めの方向から、前記一導電型と同導電型の不純物を前記ビットコンタクト領域側の前記活性領域にイオン注入する工程とを有し、前記不純物を前記活性領域にイオン注入する工程において、前記イオン注入のチルト角を、数式（５）で表わされる角度θ 1 以上であって数式（６）で表わされる角度θ 2 以下である範囲に設定する半導体装置の製造方法が提供される。但し、数式（５）において、h WL は前記第１のワード線の高さ、ωは前記イオン注入のツイスト角、W 1 は製造誤差によって前記第１のワード線の前記他方の側面と前記レジストパターンとの間に発生した隙間の幅を示し、数式（６）において、h Res は前記レジストパターンの高さ、ωは前記イオン注入のツイスト角、W 2 は前記第１のワード線の前記一方の側面と該一方の側面に対向する前記レジストパターンの側面との間隔を示す。
開示の半導体装置の製造方法によれば、第１のワード線の両側面のうちビットコンタクト領域側の半導体基板にのみ、チャンネル領域と同じ導電型の不純物をイオン注入する。このように第１のワード線の一方の側面側の半導体基板のみにイオン注入を行うので、他方の側面側にセルキャパシタに接続される反対導電型の不純物拡散領域があっても、その不純物拡散領域に上記の不純物がイオン注入されることはない。よって、その不純物拡散領域と上記のイオンが注入された領域との間のpn接合が急峻にならず、このpn接合で発生するジャンクションリークが原因でセルキャパシタの電荷がリークするのを抑制できる。
更に、この半導体装置の製造方法では、上記の不純物が注入される方向を、半導体基板表面の垂直方向からビットコンタクト領域に傾いた方向であり、且つ、第１及び第２のワード線のそれぞれの延在方向に対して斜めの方向とする。
これにより、各ワード線の両側面のうち、ビットコンタクト領域とは反対側の側面とレジストパターンとの間に隙間があっても、レジストパターンや各ワード線によるシャドーイングにより、隙間の下方の半導体基板に不純物が注入される危険性を低減できる。その結果、隙間の下方の半導体基板に急峻なpn接合が形成されず、上記で説明したようにセルキャパシタの電荷がリークするのを抑制できる。
（１）予備的事項
本実施形態について説明する前に、本実施形態の基礎となる予備的事項について説明する。
本実施形態について説明する前に、本実施形態の基礎となる予備的事項について説明する。
図１は、予備的事項に係る半導体装置の断面図である。
この半導体装置はロジック混載メモリであり、図１ではそのメモリセルアレイ領域の一部を示している。
そのメモリセルアレイ領域は、ビット線に接続されるビットコンタクト領域Iと、セルキャパシタCが形成されるストレージ領域IIとに大別される。
図１に示されるように、この半導体装置は、nウェル３が形成されたシリコン基板１を備えており、そのシリコン基板１の上にはゲート絶縁膜４を介してワード線５ａとキャパシタ上部電極５ｂが形成される。
このうち、ワード線５ａは、メモリセルアレイ領域に間隔をおいて平行になるように二つ形成される。また、ワード線５ａとキャパシタ上部電極５ｂはいずれもポリシリコンよりなる。
ワード線５ａはトランスファトランジスタTRのゲート電極を兼ねており、その両側のシリコン基板１にはソース／ドレインエクステンション６とポケット領域７が形成される。
このうち、ポケット領域７は、トランスファトランジスタTRのn型のチャンネル領域２と同一導電型であるn型不純物をシリコン基板１にイオン注入してなり、ソース／ドレインエクステンション６はp型の不純物をイオン注入してなる。
更に、ワード線５ａとキャパシタ上部電極５ｂの側面を覆うようにサイドウォールスペーサ８が形成され、二つのワード線５ａの間のシリコン基板１にはビット線に接続されるp型のソース／ドレイン領域９が形成される。
このようなロジック混載メモリでは、キャパシタ上部電極５ｂの下方に形成されるチャネル領域２がキャパシタCの下部電極として機能し、そのキャパシタCに蓄えられた電荷がトランスファトランジスタTRによって読み出されることになる。
また、ワード線５ａの両側からその下方に延在するようにポケット領域７を形成したことで、トランスファトランジスタTRのゲート長が短くなってもロールオフ現象が発生し難くなり、トランスファトランジスタTRの閾値電圧を高い状態に維持できる。
そのポケット領域７は、イオンの注入方向を基板１に対して斜めにする斜めイオン注入により、ビットコンタクト領域Iとストレージ領域IIの両方からワード線５ａの下方に延在するように形成される。
但し、ストレージ領域II側にポケット領域７を形成すると、n型のポケット領域７とp型のソース／ドレインエクステンション６との間の急峻なpn接合によってジャンクションリークが発生してしまう。こうなると、キャパシタCの電荷が基板１側にリークし、キャパシタCにおける電荷の保持時間が短くなってしまう。
そこで、ストレージ領域II側については、ロールオフ現象の抑制よりも電荷の保持時間を優先し、ポケット領域７を形成しないのが好ましいと考えられる。
図２は、このようにストレージ領域II側のポケット領域７を省略し、ビットコンタクト領域I側のみにポケット領域７を形成した半導体装置の断面図である。なお、図２において図１と同じ要素には図１と同じ符号を付し、以下ではその説明を省略する。
次に、このようにビットコンタクト領域I側のみにポケット領域７を形成する方法について説明する。
図３は、ポケット領域７の形成方法について示す断面図である。
上記のようにストレージ領域II側にポケット領域７を形成しないようにするには、図３に示すように、レジストパターン１２によってシリコン基板１のストレージ領域IIを覆えばよい。
そして、レジストパターン１２の窓１２ａを通じてシリコン基板１にn型不純物１１を斜めにイオン注入することにより、ワード線５ａの両側のうちビットコンタクト領域I側にのみポケット領域７を形成することができる。
ところで、半導体装置の実際の製造工程では、製造ばらつき等によってレジストパターン１２とワード線５ａとが位置ずれを起こす場合がある。
図４は、このように位置ずれが発生した場合の断面図である。
図４の例では、レジストパターン１２とワード線５ａとの位置ずれによって、これらの間に隙間Sが発生している。
そのような場合でも、シリコン基板１の表面の垂直方向とイオンの注入方向とのなす角（注入角）θを十分大きくすれば、ワード線５ａによるシャドーイング効果が得られ、隙間Sを通じてストレージ領域IIにポケット領域７が形成されることはない。
ところで、ロールオフ現象の抑制が求められるワード線５ａは、シリコン基板１上で必ずしも一方向のみに延在しているとは限らず、品種によっては複数のワード線５ａが異なる方向に延在している場合がある。
図５は、延在方向が異なるワード線５ａを模式的に示す平面図である。
この例では、第１の領域Ａと第２の領域Bのそれぞれにおいて、ワード線５ａの延在方向が９０°だけ異なる。
このような場合に、シリコン基板１に対して不純物１１を斜めにイオン注入しても、以下のようにワード線５ａ下への不純物の注入角が各領域Ａ、Ｂにおいて異なってしまう。
図６は、そのような注入角の相違を模式的に示す断面図であって、図５の領域Ａ、Ｂのそれぞれのワード線５ａ近傍の断面図に相当する。
図６に示されるように、領域Ａでは、ワード線５ａの下方に所定の注入角θで不純物１１がイオン注入される。
これに対し、領域Ｂでは、シリコン基板１の横から見たときに注入角が９０°となり、ワード線５ａの下方にポケット注入を行うことができない。
このようにワード線５ａの延在方向が基板面内で異なっていると、単純に斜めイオン注入を行うだけでは、全てのワード線５ａに同一の注入角でポケット注入を行うことができず、トランジスタ間で特性が変動してしまう。
図７は、領域Ａ、Ｂの両方においてワード線５ａに同一の注入角を達成すべく、イオン注入を４回に分けて４つの方向から行う場合の平面図である。
この例では、領域Ａ、Ｂの両方において、ワード線５ａの延在方向を始点として９０°ずつイオン注入のツイスト角を変えることにより、シリコン基板１に不純物１１をイオン注入している。
図８は、そのようなイオン注入について模式的に示す断面図であって、図７の領域Ａ、Ｂのそれぞれのワード線５ａ近傍の断面図に相当する。
図８に示されるように、このようにツイスト角を変えれば、４回のうちの２回のイオン注入において、領域Ａ、Ｂのそれぞれにおいて所定の注入角θで不純物１１をイオン注入することができる。
但し、残りの２回のイオン注入では、シリコン基板１の横から見たときにイオン注入の注入角が９０°となる。
このとき、レジストパターン１２とワード線５ａとが位置ずれしていなければ特に問題はないが、図９のように位置ずれが発生してこれらの間に隙間Sが生じていると、その隙間Sを通じてストレージ領域II側のシリコン基板１にポケット領域７が形成されてしまう。
こうなると、図１を参照して説明したように、ストレージ領域II側において、n型のポケット領域７とp型のソース／ドレインエクステンション６との間に急峻なpn接合が形成される。そして、そのpn接合に起因したジャンクションリークによって、キャパシタCの電荷がシリコン基板１側にリークし、キャパシタCにおける電荷の保持時間が短くなってしまう。
よって、このように単純にイオン注入を４回に分けたのでは、レジストパターン１２とワード線５ａとが位置ずれしている場合に、ビットコンタクト領域I側のシリコン基板１のみに選択的にポケット領域を形成するのが困難となる。
本願発明者はこのような知見に鑑み、以下に説明するような実施形態に想到した。
（２）第１実施形態
本実施形態では、半導体装置として、ロジック領域とメモリ領域とが同一チップ内に形成されたロジック混載メモリを製造する。
本実施形態では、半導体装置として、ロジック領域とメモリ領域とが同一チップ内に形成されたロジック混載メモリを製造する。
図１０は、その半導体装置のチップレイアウトを示す平面図である。
これに示されるように、半導体装置２０は、複数のメモリマクロ２１と、ロジック領域２２と、入出力部２３とを有する。
このうち、各メモリマクロ２１は、メモリ領域の設計上の一単位であって、図示のような矩形状の平面形状を有する。そのようなメモリマクロ２１を適当な数だけチップ内に配置することにより、客先や市場の要求に応じたメモリ領域を有する半導体装置２０が得られる。
チップ内におけるメモリマクロ２１の配置方法は特に限定されないが、図示のように一部のメモリマクロ２１を他のものから９０°回転して配置することにより、チップ全体の大きさを低減することができる。
図１１は、メモリマクロ２１の平面レイアウトを示す平面図である。
メモリマクロ２１は、所定の単位（例えば１Mb）のメモリセルアレイ領域２５を所定の個数（例えば８個）有すると共に、センスアンプ２６、ワードデコーダ２７、及びＩ/Ｏ・アドレス・コントローラ２８を有する。
このうち、ワードデコーダ２７によってメモリセルアレイ領域２５内のセルが選択され、そのセルから読み出されたメモリ信号がセンスアンプ２６によって増幅される。そして、センスアンプ２６の出力は、セカンドアンプ２９によって増幅された後、Ｉ/Ｏアドレス・コントローラ２８に入力される。
そのＩ/Ｏアドレス・コントローラ２８は、例えば、チップイネイブル信号やチップへの入出力信号を制御する制御回路を有する。
このようなメモリマクロ２１では、メモリセルアレイ領域２５内のワード線４５ａが、マクロ２１内の所定の一方向に延在するように形成される。
したがって、図１０のようにチップサイズの低減を図るべくメモリマクロ２１を回転して配置した場合には、各メモリマクロ２１においてワード線４５ａの延在方向が異なる方向になる。
例えば、図１０においては、右下のメモリマクロ２１では紙面の左右方向に平行な第１の方向D1にワード線４５ａが延在するのに対し、左上のメモリマクロでは紙面の上下方向に平行な第２の方向D2にワード線４５ａが延在しており、各方向D1、D2が直交している。
以下に、このように複数のワード線４５ａが互いに交差する方向に延在する場合に、各ワード線４５ａの片側の領域のみにポケット領域を形成するのに有用な方法について説明する。
図１２〜図２７は、この半導体装置の製造方法の製造途中の断面図である。また、図２８〜図３４は、この半導体装置の製造途中の平面図である。なお、これらの断面図と平面図は、図１０に示した一部のメモリマクロ２１におけるものであるが、以下の工程は全てのメモリマクロ２１において同時に行われるものである。
この半導体装置を製造するには、まず、図１２に示すように、シリコン基板３０の表面を熱酸化し、初期酸化膜３１を５〜２０nmの厚さに形成する。
そして、この初期酸化膜３１の上に窒化シリコン膜３２を形成する。その窒化シリコン膜３２の成膜条件は特に限定されないが、本実施形態では基板温度を６００〜８００℃とする熱CVD法により５０〜２００nmの厚さに形成する。
なお、図１２の第１〜第３断面は、それぞれ図２８のＡ１−Ａ１線、Ｂ１−Ｂ１線、及びＣ１−Ｃ１線に沿った断面図である。
このうち、Ａ１−Ａ１線とＢ１−Ｂ１線はビット線の延在方向に平行であり、Ｃ１−Ｃ１線はビット線に垂直なワード線の延在方向に平行である。
次いで、図１３に示すように、シリコン基板３０の上側全面にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン３４を形成する。
そして、この第１のレジストパターン３４の窓３４ａを通じて窒化シリコン膜３２、初期酸化膜３１、及びシリコン基板３０をドライエッチングし、シリコン基板３０に１５０〜３５０nm程度の深さの素子分離溝３０ａを形成する。
この素子分離溝３０ａが形成されていない部分のシリコン基板３０は活性領域となり、後の工程でチャンネル領域等の不純物拡散領域が形成される。
このエッチングを終了後、マスクに用いた第１のレジストパターン３４をアッシングにより除去し、フッ酸を用いてシリコン基板３０の表面の自然酸化膜を除去する。なお、この後に、SPM（硫酸過水）又はAPM（アンモニア過水）を用いてシリコン基板３０の表面を洗浄してもよい。
また、上記では第１のレジストパターン３４をマスクにして素子分離溝３０ａを形成したが、窒化シリコン膜３２をドライエッチング後に第１のレジストパターン３４を除去してもよい。その場合は、窒化シリコン膜をマスクにして初期酸化膜３１とシリコン基板３０とをドライエッチングすることになる。
図２９はこの工程を終了後の平面図であり、先の図１３の各断面図はそれぞれ図２９のＡ２−Ａ２線、Ｂ２−Ｂ２線、及びＣ２−Ｃ２線に沿った断面図に相当する。
続いて、図１４に示すように、シリコン基板３０の上側全面にHDP(High Density Plasma)CVD法により素子分離絶縁膜３３として酸化シリコン膜を３００〜５００nmの厚さに形成し、その素子分離絶縁膜３３により素子分離溝３０ａを完全に埋め込む。
なお、HDPCVD法に変えて、TEOSガスを使用するプラズマCVD法により素子分離絶縁膜３３を形成してもよい。また、素子分離絶縁膜３３を形成する前に、素子分離溝３０ａをドライエッチングで形成したときに素子分離溝３０ａの内面が受けたダメージを回復させる目的で、該内面を熱酸化して２〜１０nm程度の熱酸化膜を形成してもよい。
その後に、窒化シリコン膜３２を研磨ストッパ膜に使用しながら素子分離絶縁膜３３をCMP(Chemical Mechanical Polishing)法で研磨することにより、素子分離溝３０ａ内にのみ素子分離絶縁膜３３を残す。
図３０はこの工程を終了後の平面図であり、先の図１４の各断面図はそれぞれ図３０のＡ３−Ａ３線、Ｂ３−Ｂ３線、及びＣ３−Ｃ３線に沿った断面図に相当する。
次に、図１５に示すように、シリコン基板３０の上側全面にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン３５とする。
そして、この第２のレジストパターン３５をマスクにして素子分離絶縁膜３３をドライエッチングし、素子分離絶縁膜３３にトレンチ３３ａを形成する。
そのエッチングにより、ワード線に平行な第３断面では、素子分離絶縁膜３３が除去された部分の素子分離溝３０ａの内面が露出すると共に、素子分離溝３０ａの底面上において５０〜１５０nm程度の厚さに素子分離絶縁膜３３が残される。
図３１はこの工程を終了後の平面図であり、先の図１５の各断面図はそれぞれ図３１のＡ４−Ａ４線、Ｂ４−Ｂ４線、及びＣ４−Ｃ４線に沿った断面図に相当する。
この後に、第２のレジストパターン３５をアッシングして除去する。
次に、図１６に示す断面構造を得るまでの工程について説明する。
まず、燐酸により窒化シリコン膜３２をウエットエッチングし、更にその下の初期酸化膜３１をフッ酸によりウエットエッチングして除去して、活性領域におけるシリコン基板３０の清浄面を露出させる。なお、窒化シリコン膜３２については、燐酸とフッ酸の混合溶液でエッチングしてもよい。
その後、シリコン基板３０の表面を再び熱酸化し、厚さが５〜１０nmの熱酸化よりなる犠牲絶縁膜３６を形成する。
続いて、図１７に示すように、犠牲絶縁膜３６をスルー膜として用いながら、シリコン基板３０にn型不純物としてP+イオンをイオン注入し、nウェル３７を形成する。そのイオン注入の条件は特に限定されない。本実施形態では、加速エネルギを３６０KeV、ドーズ量を７．５×１０12cm-2にすると共に、チルト角を７°とする。また、ツイスト角については、２２°、１１２°、２０２°、及び２９２°の４方向とする。
その後に、シリコン基板３０の表層部分にチャンネル領域３８を形成するために、シリコン基板３０にn型不純物としてAS+イオンを２回に分けてイオン注入する。各回のイオン注入の条件は、例えば、一回目が加速エネルギ１００KeV、ドーズ量１．２×１０12cm-2、チルト角０°、二回目が加速エネルギ１００KeV、ドーズ量３．５×１０12cm-2、チルト角７°である。
このイオン注入を終了後、スルー膜に用いた犠牲絶縁膜３６をフッ酸でウエットエッチングして除去する。
次いで、図１８に示すように、シリコン基板３０の表面を熱酸化して、厚さが２〜７nmのゲート絶縁膜４０を形成する。
なお、チップ内で膜厚の異なる数種類のゲート絶縁膜を形成する場合には、本工程の熱酸化を所定回数繰り返せばよい。
次に、図１９に示すように、ゲート絶縁膜４０と素子分離絶縁膜３３のそれぞれの上に、導電膜４５としてCVD法によりポリシリコン膜を７０〜１５０nmの厚さに形成する。
なお、素子分離絶縁膜３３のトレンチ３３ａに形成された部分の導電膜４５を活性化する目的で、当該部分に選択的にボロン等のp型不純物をイオン注入してもよい。
次いで、図２０に示すように、導電膜４５の上に第３のレジストパターン４３を形成し、その第３のレジストパターン４３をマスクにして導電膜４５をドライエッチングする。
これにより、ビットコンタクト領域Iを介して対向した二つのワード線４５ａが形成されると共に、ストレージ領域IIにキャパシタ上部電極４５ｂが形成される。
このうち、ワード線４５ａは、図１０に示した１チップ内の全てのメモリマクロ２１に形成され、その延在方向D1、D2はメモリマクロ２１によって異なる方向となる。
なお、導電膜４５の上にハードマスクとして酸化シリコン膜や窒化シリコン膜を形成し、そのハードマスクをマスクにしてこのドライエッチングを行ってもよい。
その後、第３のレジストパターン４３をアッシングして除去した後、ワード線４５ａとキャパシタ上部電極４５ｂとで覆われていない部分のゲート絶縁膜４０をフッ酸によりウエットエッチングして除去する。
図３２はこの工程を終了後の平面図であり、先の図２０の各断面図はそれぞれ図３２のＡ５−Ａ５線、Ｂ５−Ｂ５線、及びＣ５−Ｃ５線に沿った断面図に相当する。
続いて、図２１に示すように、ワード線４５ａとキャパシタ上部電極４５ｂとをマスクにしてp型不純物、例えばボロンをシリコン基板３０の活性領域にイオン注入する。これにより、ワード線４５ａの各側面４５ｃ、４５ｄの横のシリコン基板３０に、p型ソース／ドレインエクステンション４６が形成されることになる。
そのイオン注入の条件は、例えば、加速エネルギ０．５KeV、ドーズ量５．０×１０13cm-2、チルト角０°である。また、ツイスト角は、ワード線４５ａの延在方向を始点として、０°、９０°、１８０°、及び２７０°の４方向とする。
なお、このイオン注入はロジック領域２２（図１０参照）を覆うレジストパターンをマスクにして行われ、イオン注入後にそのレジストパターンは除去される。
次に、図２２に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板３０の上側全面にフォトレジストを約０．３２μm程度の厚さに塗布し、それを露光、現像して第４のレジストパターン４７を形成する。現像後の第４のレジストパターン４７の厚さは、元の厚さよりも減少して０．２９５μm程度となる。
その第４のレジストパターン４７は、ワード線４５ａの一方の側面４５ｃと、該側面４５ｃ側のシリコン基板３０のビットコンタクト領域Iが露出する窓４７ａを有する。また、ワード線４５ａの上面の一部と、該ワード線４５ａの他方の側面４５ｄ側のシリコン基板３０のストレージ領域IIは、この第４のレジストパターン４７によって覆われる。
そして、第４のレジストパターン４７をマスクにして、チャンネル領域３８と同じ導電型のn型不純物４８としてP+イオンをシリコン基板３０の活性領域にイオン注入する。
これにより、ワード線４５ａの両側面４５ｃ、４５ｄのうち、ビットコンタクト領域I側の活性領域にのみポケット領域４９が形成されることになる。
また、そのイオン注入では、チルト角θを０°よりも大きい値、例えば３０°とすることにより、シリコン基板３０表面の垂直方向nからビットコンタクト領域Iに傾いた方向から不純物４８をシリコン基板３０に注入する。このようにすると、不純物４８がワード線４５ａの下方に注入され、ワード線４５ａの下方での短チャネル効果を抑制し易くなる。
なお、図２２は、複数のメモリマクロ２１（図１０参照）のうちの一部における断面図であるが、そのメモリマクロ２１を基板面内で９０°回転した別のメモリマクロ２１においても、その断面図は図２２と同様になる。
ここで、図２２の点線円内に示すように、第４のレジストパターン４７の位置ずれにより、ワード線４５ａと第４のレジストパターン４７との間に隙間Sが発生することがある。
その場合は、図９を参照して説明したように、その隙間Sを通じてシリコン基板３０に不純物４８が注入され、ストレージ領域II側にもポケット領域４９が形成されてしまう。予備的事項で説明したように、ストレージ領域II側にポケット領域４９が形成されると、後で形成されるセルキャパシタでの電荷の保持時間が短くなるという不都合が発生する。
そこで、本実施形態では、図３５のようなツイスト角を採用することで、隙間Sに不純物４８が注入されないようにする。
図３５は、このイオン注入におけるツイスト角について説明するための平面図である。
図１０を参照して説明したように、本実施形態では複数のメモリマクロ２１のうちのいくつかを他のメモリマクロ２１から９０°回転させて配置する。そのため、図３５のように、メモリマクロ２１によってはワード線４５ａが延在する方向D1、D2が互いに直交することになる。
本実施形態では、ポケット領域４９の形成に際して不純物４８をツイスト角を変えて４回に分けてイオン注入すると共に、各回のイオン注入において二つの方向D1、D2の両方に対して斜めの方向から上記の不純物４８がシリコン基板３０に注入されるようにする。
図３５の例では、第１の方向D1を始点にして１回目〜４回目のイオン注入におけるチルト角ω1〜ω4を定義している。
このうち、一回目のイオン注入のツイスト角ω1は、不純物４８の注入方向が各方向D1、D2に対して斜めになるように、０°＜ω1＜９０°の範囲で選択される。
そして、これ以外のツイスト角ω2〜ω4については、それぞれ前の回のツイスト角から９０°だけ大きくなるように設定される。
本実施形態では、ω1〜ω4をそれぞれ４５°、１３５°、２２５°、及び３２５°とし、各回の加速エネルギを３０KeV、ドーズ量を１．１×１０13cm-2にして、このイオン注入を行う。
このようにワード線４５ａの延在方向に対して斜めから不純物４８を注入すると、ワード線４５ａや第４のレジストパターン４７によるシャドーイングにより、隙間S（図２２参照）の下方のシリコン基板３０に不純物４８が注入される危険性を低減できる。
しかも、上記では二つの方向D1、D2の両方に対して不純物４８の注入方向を斜めにしたので、各メモリマクロ２１のそれぞれにおいて上記のように隙間Sの下方に不純物４８ａが注入されるのを抑制できる。
このようにしてポケット領域４９を形成した後、第４のレジストパターン４７は除去される。
次に、図２３に示す断面構造を得るまでの工程について説明する。
まず、基板温度を９００〜１０５０℃とするRTA(Rapid Thermal Anneal)を行うことにより、チャンネル領域３８やポケット領域４９等における不純物を活性化させると共に、これらの領域の不純物プロファイルをブロードにする。
次いで、シリコン基板３０の上側全面に、サイドウォール用絶縁膜５０としてCVD法により酸化シリコン膜を３０〜８０nm程度の厚さに形成する。
なお、サイドウォール用絶縁膜５０は酸化シリコン膜に限定されず、単層の窒化シリコン膜、若しくは酸化シリコン膜と窒化シリコンとの積層膜をサイドウォール用絶縁膜５０として形成してもよい。
その後に、サイドウォール用絶縁膜５０の上にフォトレジストを塗布し、それを露光、現像して第５のレジストパターン５１とする。
続いて、図２４に示すように、第５のレジストパターン５１をマスクにしてサイドウォール用絶縁膜５０をドライエッチングし、ワード線４５ａとキャパシタ上部電極４５ｂのそれぞれの横にサイドウォールスペーサ５０ａを形成する。
その後に、第５のレジストパターン５１は除去される。
なお、サイドウォール用絶縁膜５１の形成とエッチングとを繰り返すことにより、多層構造のサイドウォールスペーサ５０ａを形成するようにしてもよい。
図３３はこの工程を終了後の平面図であり、先の図２４の各断面図はそれぞれ図３３のＡ６−Ａ６線、Ｂ６−Ｂ６線、及びＣ６−Ｃ６線に沿った断面図に相当する。
続いて、図２５に示すように、サイドウォールスペーサ５０ａとワード線４５ａとをマスクにし、ビットコンタクト領域Iにおけるシリコン基板３０にp型不純物をイオン注入することにより、p型のソース／ドレイン領域５３を形成する。
次に、図２６に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板３０の上側全面にスパッタ法でコバルト層やニッケル層等の高融点金属層を形成した後、それをアニールしてシリコンと反応させて高融点金属シリサイド層５５を形成する。そして、サイドウォールスペーサ５０ａ等の上で未反応となっている高融点金属層をウエットエッチングにより除去し、ワード線４５ａ、キャパシタ上部電極４５ｂ、及びソース／ドレイン領域５３の上のみに高融点金属シリサイド層５５を残す。その高融点金属シリサイド層５５により、ワード線４５ａ等の低抵抗化が図られる。
次に、図２７に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板３０の上に第１の層間絶縁膜５６としてCVD法により酸化シリコン膜を形成した後、その第１の層間絶縁膜５６をパターニングしてソース／ドレイン領域５３上にコンタクトホール５６ａを形成する。なお、図示は省略するが、そのコンタクトホール５６ａは、キャパシタ上部電極４５ｂの端部の上にも形成される。
そして、コンタクトホール５６ａ内にタングステンを主にしてなるコンタクトプラグ５７を形成し、更にコンタクトプラグ５７と第１の層間絶縁膜５６のそれぞれの上面に酸化シリコン膜等の第２の層間絶縁膜５９を形成する。
そして、フォトリソグラフィにより第２の層間絶縁膜５９に配線溝を形成し、この配線溝の内部にビット線５８としてダマシン法により銅膜を形成する。
図３４はこの工程を終了後の平面図であり、先の図２７の各断面図はそれぞれ図７６のＡ７−Ａ７線、Ｂ７−Ｂ７線、及びＣ７−Ｃ７線に沿った断面図に相当する。
図３４に示すように、ビット線５８の延在方向は、ワード線４５ａの延在方向に直角な方向となる。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
その半導体装置では、図２７に示したように、キャパシタ上部電極４５ｂの下のゲート絶縁膜４０がセルキャパシタCのキャパシタ誘電体膜として機能する。そして、そのセルキャパシタCの下部電極は、キャパシタ上部電極４５ｂの下方のチャンネル領域３８が担うことになる。
一方、ワード線４５ａは、トランスファトランジスタTRのゲート電極を兼ねており、そのトランスファトランジスタTRのストレージ領域II側のソース／ドレインエクステンション４６がセルキャパシタCの下部電極と電気的に接続される。
図３６は、この半導体装置の等価回路図である。
実使用下においては、セルキャパシタCの上部電極４５ｂに所定の電位を与えてその下のチャンネル領域３８をオン状態にしておく。チャネル領域３８の電位は、キャパシタCに書き込まれている情報が「１」であるか「０」であるかにより変わり、当該電位をトランスファトランジスタTRを通じて読み出すことで、キャパシタCに書き込まれている情報を読むことができる。
以上説明した本実施形態によれば、図２２に示したように、ワード線４５ａの両側面４５ｃ、４５ｄのうち、ビットコンタクト領域Iにおけるシリコン基板３０のみにポケット領域４９を形成し、ストレージ領域IIにはポケット領域４９を形成しない。
そのため、p型のソース／ドレインエクステンション４６とn型のポケット領域４９との間の急峻なpn接合がストレージ領域IIに形成されない。したがって、急峻なpn接合に起因したジャンクションリークがストレージ領域IIに発生せず、セルキャパシタCに蓄積された電荷を長時間にわたって保持することができ、セルキャパシタCのリテンション特性が改善する。
更に、ポケット領域４９の形成に際しては、図３５に示したように、ワード線４５ａの延在方向である第１及び第２の方向D1、D2の両方に対し、不純物４８の注入方向が斜めになるようなツイスト角ω1を選択した。
そのため、ワード線４５ａと第４のレジストパターン４７（図２２参照）との間に隙間Sが発生している場合でも、ワード線４５ａと第４のレジストパターン４７のシャドーイングにより、隙間Sを通じてストレージ領域IIに不純物４８が注入される危険性を低減できる。
更に、上記のように二つの方向D1、D2の両方に対して不純物４８の注入方向を斜めにするので、各メモリマクロ２１のそれぞれにおいて隙間Sの下方に不純物４８ａが注入されるのを抑制でき、ビットコンタクト領域Iのみにポケット領域４９を形成することができる。
次に、本実施形態の効果を確かめるために行われた調査結果について説明する。
この調査で使用したサンプルのプロセス条件を図３７に示す。
この調査では、サンプルＡ〜Ｄの四枚のシリコン基板３０を使用した。そして、各シリコン基板３０に対しては、図３７で丸印が付されているプロセスを同図内の条件で行った。
これらのサンプルのうち、サンプルＡ、Ｂはリファレンスであり、本実施形態と異なりワード線４５ａの両側にポケット領域４９を形成した。なお、ポケット領域４９を形成するとき、サンプルＡ、Ｂでは、ワード線の延在方向に垂直若しくは平行になるようにツイスト角を選択した。
これに対し、サンプルＣ、Ｄでは、本実施形態と同様に、ワード線４５ａの片側のビットコンタクト領域Iのみにポケット領域４９を形成した。また、ポケット領域４９を形成する際、サンプルＣ、Ｄでは、ワード線の延在方向に斜めになるようにツイスト角を選択した。
なお、ポケット領域４９を形成するときのドーズ量については、サンプルＤの方をサンプルＣよりも多くした。
図３８は、このような条件で作製されたサンプルＡ〜Ｄの各々におけるトランスファトランジスタTRの閾値電圧Vthを調査して得られた図である。なお、この調査では、シリコン基板３０に形成された複数個のトランスファトランジスタTRの各々について行われた。
閾値電圧は、短チャネル効果により低下するので、ポケット領域４９によって短チャネル効果が抑制されているかどうかを見る一つの指標となる。
図３８に示されるように、ワード線４５ａの片側のみにポケット領域４９を形成したサンプルＣでは、リファレンスのサンプルＡ、Ｂよりも閾値電圧が高くなった。したがって、サンプルＣではポケット領域４９にn型不純物が高濃度に注入され、ポケット領域４９による短チャネル効果の抑制が効いている推測される。
但し、このようにポケット領域４９が高濃度だと、p型のソース／ドレインエクステンション４６とn型のポケット領域４９との間のpn接合が急峻となり、セルキャパシタCにおける電荷の保持時間が短くなると懸念される。
一方、サンプルＤでは、リファレンスのサンプルＡ、Ｂよりも閾値電圧が低めになっている。したがって、サンプルＤでは短チャネル効果がポケット領域４９によってあまり抑制されておらず、ポケット領域４９の不純物濃度が低濃度であると推測される。このように低濃度であれば、p型のソース／ドレインエクステンション４６とn型のポケット領域４９との間のpn接合が緩やかとなり、セルキャパシタCにおける電荷の保持時間を長くできると期待できる。
そこで、これらのサンプルＡ〜Ｄのそれぞれについて、セルキャパシタCにおける電荷の保持時間を調査した。
その調査結果を図３９に示す。
図３９の横軸は、電荷の保持時間（Tref）を任意単位で示すものである。なお、この調査における保持時間とは、一つのセルキャパシタに蓄積されている電荷の量を読み出してから、次に読み出すまでの時間である。
また、図３９の縦軸は、チップの歩留まりを示すものである。この調査では、歩留まりが１００％のときの保持時間（Tref）を１としている。
図３９に示されるように、ワード線４５ａの両側にポケット領域４９を形成したサンプルＡ、Ｂでは、保持時間を長くすると急激に歩留まりが低下している。これは、ストレージ領域II側にもポケット領域４９を形成したことで、ポケット領域４９とソース／ドレインエクステンション４６との間のpn接合でリーク電流が発生し、それによりセルキャパシタCから電荷が流出したためと考えられる。
一方、本実施形態のようにビットコンタクト領域I側にのみポケット領域４９を形成し、且つワード線の延在方向に斜めになるようにツイスト角を選択したサンプルＣ、Ｄでは、歩留まりの低下の傾向が抑制されている。特に、サンプルＤではその効果が顕著である。
このことから、ビットコンタクト領域I側のみにポケット領域４９を形成し、且つ、ポケット領域４９の不純物をワード線の延在方向に対して斜めに注入することが、保持時間の長期化とセルキャパシタCのリフレッシュ特性の改善とに有効であることが確かめられた。
（３）第２実施形態
第１実施形態では、図２２の工程でポケット領域４９を形成するときに、チルト角θを０°よりも大きい値にした。また、このときのツイスト角ωについては、図３５に示したように、ワード線４５ａが延在する第１及び第２の方向D1、D2の両方に不純物の注入方向が斜めになるような角度ω1〜ω4を採用した。
第１実施形態では、図２２の工程でポケット領域４９を形成するときに、チルト角θを０°よりも大きい値にした。また、このときのツイスト角ωについては、図３５に示したように、ワード線４５ａが延在する第１及び第２の方向D1、D2の両方に不純物の注入方向が斜めになるような角度ω1〜ω4を採用した。
これにより、１チップ内でワード線４５ａが二つの方向D1、D2に延在している場合でも、ポケット領域４９を形成するときの不純物４８が隙間S（図２２参照）に打ち込まれる危険性が低減される。そのため、延在方向が異なる二つのワード線４５ａの各々について、その片側におけるビットコンタクト領域Iにのみポケット領域４９を形成することができる。
本実施形態では、隙間Sに不純物４８が打ち込まれないようにするためのチルト角θの許容範囲を算出する。
なお、以下の図４０〜図４６において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
図４０（ａ）は、その不純物４８が注入される方向を示す平面図である。この例では、ワード線４５ａの延在方向の直交方向を基準にし、ツイスト角ωを０°としている。
図４０（ｂ）は、このようにツイスト角ωを０°とした場合における、チルト角θの許容範囲の算出方法を模式的に示す断面図である。
同図では、第４のレジストパターン４７の高さをhResで示し、ワード線４５ａの高さをhWLで示す。
また、第４のレジストパターン４７とワード線４５ａとの位置ずれによってストレージ領域II側に発生した隙間Sの幅をW1で示す。そして、ワード線４５ａと第４のレジストパターン４７の対向する側面同士の間隔をW2で示す。
このとき、チルト角に許容される最小角度θ1は、ワード線４５ａによるシャドーイングによって隙間Sの下のシリコン基板３０に不純物４８が打ち込まれないような最小のチルト角である。
その最小角度θ1は、図４０から幾何学的に次の式（１）のように算出される。
一方、チルト角に許容される最大角度θ2は、第４のレジストパターン４７によるシャドーイングを受けずに、不純物４８がワード線４５ａの片側のビットコンタクト領域Iに注入され得る最大のチルト角である。
その最大角度θ2は、図４０（ｂ）から幾何学的に次の式（２）のように算出される。
次に、図４１の平面図ように、ツイスト角ωを０°よりも大きくした場合について考察する。
この場合は、図４０（ｂ）におけるW1とW2をそれぞれW1/cosω、W2/cosωとするのと等価である。よって、チルト角の最小角度θ1と最大角度θ2は、式（１）、（２）からそれぞれ次の式（３）、（４）のようになる。
また、式（５）、（６）から、ツイスト角ωが０°付近だとθ1＞θ2となって解が存在しないことが分かる。よって、θ1＜＜θ＜＜θ2とするにはツイスト角ωを４５°付近にするのが好ましい。
次に、実際の量産工程で使用されるパラメータを元にして、チルト角の最小角度θ1と最大角度θ2とを求める。
以下では、図４３の断面図に示すような設計パラメータを利用して計算を行う。なお、図４３では、第４のレジストパターン４７の窓４７ａの幅をW3で表し、ワード線４５ａのゲート長をL1で表す。更に、ワード線４５ａと第４のレジストパターン４７との重複部分の長さをL3、窓４７ａに露出している部分のワード線４５ａの長さをL2としている。
図４３の例は、第４のレジストパターン４７とワード線４５ａとが位置ずれしていない設計上での配置である。
第４のレジストパターン４７の設計上のレイアウトでは、図示のようにL2とL3とを等しくせず、第４のレジストパターン４７の側面４７ｂをワード線４５ａの中心よりもストレージ領域II側にシフトさせる。これは、第４のレジストパターン４７が位置ずれをした場合であっても、ワード線４５ａが第４のレジストパターン４７で完全に覆われるのを防止し、ワード線４５ａの下方に確実にポケット領域４９を形成できるようにするためである。
しかし、実際には、ワード線４５ａに対して第４のレジストパターン４７が全体的に左右にずれたり、窓４７ａの幅W3が設計値よりも広くなったりすることがある。
第４のレジストパターン４７の左右方向の位置ずれは、典型的には０．０４μm程度である。また、窓４７ａの幅W3の設計値からの広がりは、典型的には０．０３５μm程度である。よって、第４のレジストパターン４７のワード線４５ａに対する位置ずれは、０．０４４μm（＝（（０．０４０）2＋（０．０１７５）2）1/2μm）程度と見込まれる。
図４４は、隙間Sの幅W1に見込まれる最大値を求めるための断面図である。その最大値は、チルト角の最小角度θ1を求めるために使用される。
この例では、ワード線４５ａのゲート長L1が、目標値である０．０９μmから製造上見込まれる最大の細り幅（０．００６μm）だけ細くなり、０．０８４μmとなった場合を想定している。
この場合、ワード線４５ａがその両側面から均等に細くなっているとすると、隙間S内では、ワード線４５ａの側面が第４のレジストパターン４７の側面からから０．００６／２μmだけ遠くなることになる。
また、既述のように、第４のレジストパターン４７のワード線４５ａに対する位置ずれは、０．０４４μmと見込まれる。したがって、隙間S内では、ワード線４５ａの側面が第４のレジストパターン４７の側面から０．０４４μm＋０．００６／２μmだけ遠くなることになる。
そして、図４３に示したように、第３のレジストパターン４３とワード線４５ａとの重複の長さL3の目標値は０．０３μmとしているから、隙間Sの幅W1に見込まれる最大値は、０．０１７μm（０．０４４μm＋０．００６／２μm−０．０３μm）となる。
図４５は、間隔W2に見込まれる最小値を求めるための断面図である。その最小値は、チルト角の最大角度θ2を求めるために使用される。
この例では、ワード線４５ａのゲート長L1が、目標値である０．０９μmから製造上見込まれる最大の太り幅（０．００６μm）だけ太くなり、０．０９６μmとなった場合を想定している。
この場合、ワード線４５ａがその両側面で均等に太くなっているとすると、間隔W2は０．００６／２μmだけ狭くなることになる。また、その間隔W2の減少分には、上記で計算した第４のレジストパターン４７のワード線４５ａに対する位置ずれ量（０．０４４μm）も含まれる。
したがって、間隔W2の最小値は、隣接するワード線４５ａの間隔W4の設計値（０．２０μm）と長さL2の設計値（０．０６μm）との和から、上記の０．００６／２μmと０．０４４μmを引いて、０．２１３μmとなる。
図４６は、第４のレジストパターン４７の位置ずれと、ワード線４５ａのゲート長L1の細りにより、第４のレジストパターン４７の側面４７ｂがワード線４５ａの中心よりもビットコンタクト領域I寄りに近づいた場合の断面図である。
なお、この例では、ワード線４５ａのゲート長L1が設計値である０．０９μmよりも０．００６μmだけ細くなり、その両側面がそれぞれ０．００６μm／２だけ後退した場合を想定している。
この場合、長さL3は、設計値である０．０６μmよりも減少する。その減少分には、上記で計算した第４のレジストパターン４７の位置ずれ量（０．０４４μm）と、ワード線４５ａの一方の側面の後退量０．００６μm／２が含まれる。よって、長さL3は、０．０１３μm（＝０．０６μm−０．０４４μm−０．００３μm）となる。
この結果から、第４のレジストパターン４７がワード線４５ａ上面からビットコンタクト領域I側に落ちることはなく、ワード線４３の下方にポケット領域４９を形成し得ることが理解される。
上記のように、隙間Sの幅W1に見込まれる最大値は０．０１７μmであり、間隔W2に見込まれる最小値は０．２１３μmである。
この場合、ワード線４５ａの高さhWLが０．１１μm、第４のレジストパターン４７の高さhResが０．２９５μm、そしてツイスト角ωが４５°であるとすると、チルト角θの最小角度θ1と最大角度θ2は、式（５）、（６）から次の式（７）のように求まる。
第１実施形態で説明した条件では、ツイスト角ω1が４５°、チルト角が３０°なので、式（７）を満たしている。したがって、第４のレジストパターン４７が位置ずれ等をしても、隙間Sの下方のシリコン基板３０に不純物４８が注入されず、ビットコンタクト領域I側にのみポケット領域４９を形成することができる。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 第１のメモリセルアレイ領域と第２のメモリセルアレイ領域とを備えた半導体基板の表層に活性領域を形成する工程と、
前記活性領域に一導電型のチャネル領域を形成する工程と、
前記チャネル領域における前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記第１のメモリセルアレイ領域の前記ゲート絶縁膜上に第１の方向に延在する第１のワード線を形成し、且つ、前記第２のメモリセルアレイ領域の前記ゲート絶縁膜上に前記第１の方向に交差する第２の方向に延在する第２のワード線を形成する工程と、
前記第１のワード線の一方の側面と、該側面側の前記半導体基板のビットコンタクト領域とが露出した状態で、前記第１のワード線の上面の一部を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクに使用して、前記半導体基板表面の垂直方向から前記ビットコンタクト領域に傾いた方向であって、且つ、前記第１の方向と前記第２の方向の両方に対して斜めの方向から、前記一導電型と同導電型の不純物を前記ビットコンタクト領域側の前記活性領域にイオン注入する工程と、
を有することを特徴とする半導体装置の製造方法。
前記活性領域に一導電型のチャネル領域を形成する工程と、
前記チャネル領域における前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記第１のメモリセルアレイ領域の前記ゲート絶縁膜上に第１の方向に延在する第１のワード線を形成し、且つ、前記第２のメモリセルアレイ領域の前記ゲート絶縁膜上に前記第１の方向に交差する第２の方向に延在する第２のワード線を形成する工程と、
前記第１のワード線の一方の側面と、該側面側の前記半導体基板のビットコンタクト領域とが露出した状態で、前記第１のワード線の上面の一部を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクに使用して、前記半導体基板表面の垂直方向から前記ビットコンタクト領域に傾いた方向であって、且つ、前記第１の方向と前記第２の方向の両方に対して斜めの方向から、前記一導電型と同導電型の不純物を前記ビットコンタクト領域側の前記活性領域にイオン注入する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記レジストパターンを形成する工程において、前記第２のワード線の一方の側面と、該側面側の前記半導体基板のビットコンタクト領域とが露出した状態で、前記第２のワード線の上面の一部を覆うように前記レジストパターンを形成し、
前記不純物を前記活性領域にイオン注入する工程において、ツイスト角を変えながら前記イオン注入を複数回に分けて行うことを特徴とする付記１に記載の半導体装置の製造方法。
前記不純物を前記活性領域にイオン注入する工程において、ツイスト角を変えながら前記イオン注入を複数回に分けて行うことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記第１のワード線と前記第２のワード線を形成する工程において、前記第１の方向と前記第２の方向とが直交するように、前記第１のワード線と前記第２のワード線を形成し、
前記不純物を前記活性領域にイオン注入する工程において、前記ツイスト角を９０°ずつ変えながら前記イオン注入を４回に分けて行うことを特徴とする付記２に記載の半導体装置の製造方法。
前記不純物を前記活性領域にイオン注入する工程において、前記ツイスト角を９０°ずつ変えながら前記イオン注入を４回に分けて行うことを特徴とする付記２に記載の半導体装置の製造方法。
（付記４） 前記不純物を前記活性領域にイオン注入する工程において、前記レジストパターンの影が前記第１のワード線の前記一方の側面に到達しない範囲で、前記半導体基板表面の垂直方向に対する前記不純物の注入方向を選択することを特徴とする付記１に記載の半導体装置の製造方法。
（付記５） 前記不純物を前記活性領域にイオン注入する工程において、製造誤差によって前記第１のワード線の前記他方の側面と前記レジストパターンとの間に隙間があることを想定し、前記第１のワード線の影が前記隙間内の前記レジストパターンの側面に到達する範囲で、前記半導体基板表面の垂直方向に対する前記不純物の注入方向を選択することを特徴とする付記１に記載の半導体装置の製造方法。
（付記６） 前記レジストパターンの設計上のレイアウトにおいて、前記レジストパターンの側面が、前記第１のワード線の上面において、該上面の中心よりも前記他方の側面側にシフトして位置することを特徴とする付記１に記載の半導体装置の製造方法。
（付記７） 前記第１のメモリセルアレイ領域と前記第２のメモリセルアレイ領域は、それぞれ同じ平面形状の第１のメモリマクロと第２のメモリマクロに含まれ、該第１のメモリマクロと該第２のメモリマクロは、前記半導体基板の基板面内において一方が他方を９０°回転してなることを特徴とする付記１に記載の半導体装置の製造方法。
（付記８） 前記第１のメモリマクロと前記第２のメモリマクロの平面形状は、いずれも矩形状であることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９） 前記第１のワード線の前記他方の側面の横の前記半導体基板に、前記一導電型とは反対導電型の不純物拡散領域を形成する工程と、
前記不純物拡散領域と電気的に接続されたセルキャパシタを形成する工程とを更に有することを特徴とする付記１に記載の半導体装置の製造方法。
前記不純物拡散領域と電気的に接続されたセルキャパシタを形成する工程とを更に有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１０） 前記セルキャパシタは、前記活性領域における前記半導体基板の上に前記ゲート絶縁膜を介して形成されたキャパシタ上部電極を有し、
前記キャパシタ上部電極の下の前記ゲート絶縁膜がキャパシタ誘電体膜となり、前記キャパシタ上部電極の下方の前記活性領域がキャパシタ下部電極となることを特徴とする付記９に記載の半導体装置の製造方法。
前記キャパシタ上部電極の下の前記ゲート絶縁膜がキャパシタ誘電体膜となり、前記キャパシタ上部電極の下方の前記活性領域がキャパシタ下部電極となることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１） 前記キャパシタ上部電極は、前記第１のワード線と前記第２のワード線を形成する工程と同一工程において形成されることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２） 前記第１のワード線は、前記セルキャパシタに接続されたトランスファトランジスタのゲート電極を兼ね、前記前記不純物拡散領域は前記トランスファトランジスタのソース／ドレインエクステンションであることを特徴とする付記９に記載の半導体装置の製造方法。
１…シリコン基板、２…チャンネル領域、３…nウェル、４…ゲート絶縁膜、５ａ…ワード線、５ｂ…キャパシタ上部電極、６…ソース／ドレインエクステンション、７…ポケット領域、８…サイドウォールスペーサ、９…ソース／ドレイン領域、１１…不純物、１２…ジストパターン、１２ａ…窓、２０…半導体装置、２１…メモリマクロ、２２…ロジック領域、２３…入出力部、２５…メモリセルアレイ領域、２６…センスアンプ、２７…ワードデコーダ、２８…Ｉ/Ｏ・アドレス・コントローラ、２９…セカンドアンプ、３０…シリコン基板、３０ａ…素子分離溝、３１…初期酸化膜、３２…窒化シリコン膜、３４…第１のレジストパターン、３３…素子分離絶縁膜、３３ａ…トレンチ、３５…第２のレジストパターン、３６…犠牲絶縁膜、３７…nウェル、３８…チャンネル領域、４０…ゲート絶縁膜、４３…第３のレジストパターン、４５…導電膜、４５ａ…ワード線、４５ｂ…キャパシタ上部電極、４６…p型ソース／ドレインエクステンション、４７…第４のレジストパターン、４８…n型不純物、４９…ポケット領域、５０…サイドウォール用絶縁膜、５０ａ…サイドウォールスペーサ、５１…第５のレジストパターン、５５…高融点シリサイド層、５６…層間絶縁膜、５６ａ…コンタクトホール、５７…コンタクトプラグ、５８…ビット線、TR…トランスファトランジスタ、C…セルキャパシタ、I…ビットコンタクト領域、II…ストレージ領域。
Claims (7)
- 第１のメモリセルアレイ領域と第２のメモリセルアレイ領域とを備えた半導体基板の表層に活性領域を形成する工程と、
前記活性領域に一導電型のチャネル領域を形成する工程と、
前記チャネル領域における前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記第１のメモリセルアレイ領域の前記ゲート絶縁膜上に第１の方向に延在する第１のワード線を形成し、且つ、前記第２のメモリセルアレイ領域の前記ゲート絶縁膜上に前記第１の方向に交差する第２の方向に延在する第２のワード線を形成する工程と、
前記第１のワード線の一方の側面と、該側面側の前記半導体基板のビットコンタクト領域とが露出した状態で、少なくとも前記第１のワード線の他方の側面側の前記半導体基板を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクに使用して、前記半導体基板表面の垂直方向から前記ビットコンタクト領域に傾いた方向であって、且つ、前記第１の方向と前記第２の方向の両方に対して斜めの方向から、前記一導電型と同導電型の不純物を前記ビットコンタクト領域側の前記活性領域にイオン注入する工程と、
を有し、
前記不純物を前記活性領域にイオン注入する工程において、前記イオン注入のチルト角を、数式（５）で表わされる角度θ 1 以上であって数式（６）で表わされる角度θ 2 以下である範囲に設定することを特徴とする半導体装置の製造方法。
- 前記レジストパターンを形成する工程において、前記第２のワード線の一方の側面と、該側面側の前記半導体基板のビットコンタクト領域とが露出した状態で、少なくとも前記第２のワード線の他方の側面側の前記半導体基板を覆うように前記レジストパターンを形成し、
前記第１の方向は前記第２の方向と直交し、
前記不純物を前記活性領域にイオン注入する工程において、前記不純物を前記活性領域にイオン注入する方向が前記第１の方向及び前記第２の方向とは異なる方向となるよう前記イオン注入のツイスト角を設定し、且つ、９０°ずつ変えながら前記イオン注入を４回に分けて行うことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記レジストパターンの設計上のレイアウトにおいて、前記レジストパターンの側面が、前記第１のワード線の上面において、該上面の中心よりも前記他方の側面側にシフトして位置することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１のメモリセルアレイ領域と前記第２のメモリセルアレイ領域は、それぞれ同じ平面形状の第１のメモリマクロと第２のメモリマクロに含まれ、該第１のメモリマクロと該第２のメモリマクロは、前記半導体基板の基板面内において一方が他方を９０°回転してなることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１のメモリマクロと前記第２のメモリマクロの平面形状は、いずれも矩形状であることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記第１のワード線の前記他方の側面の横の前記半導体基板に、前記一導電型とは反対導電型の不純物拡散領域を形成する工程と、
前記不純物拡散領域と電気的に接続されたセルキャパシタを形成する工程とを更に有することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記セルキャパシタは、前記活性領域における前記半導体基板の上に前記ゲート絶縁膜を介して形成されたキャパシタ上部電極を有し、
前記キャパシタ上部電極の下の前記ゲート絶縁膜がキャパシタ誘電体膜となり、前記キャパシタ上部電極の下方の前記活性領域がキャパシタ下部電極となることを特徴とする請求項６に記載の半導体装置の製造方法。
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