TWI505270B - 記憶格以及使用此記憶格的記憶陣列 - Google Patents

記憶格以及使用此記憶格的記憶陣列 Download PDF

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Description

記憶格以及使用此記憶格的記憶陣列
本發明有關於記憶格(memory cell)以及使用此記憶格的記憶陣列(memory array)，特別有關於記憶格以及記憶陣列的結構。
習知技術中的DRAM格包含一位元線、一字元線、一開關元件(通常為一電晶體)以及一電容。當電容被充電或放電時，其動作跟資料的儲存有關(儲存邏輯值0或1)。開關元件透過一字元線被開啟(導通)或關閉(不導通)。當開關元件被開啟時，位元線用以傳輸自記憶格電容讀取的資料，或者寫入資料至記憶格電容。
隨著半導體製程的發展，半導體元件的尺寸也越來越小。因此，DRAM格的尺寸亦變得更小，連帶的明顯減少了位元線之間的距離。結果，相鄰的位元線可能會有耦合效應(coupling effect)的問題，並因此對彼此產生雜訊。結果，在判斷此類元件中的位元線傳輸之資料時，可能會發生錯誤。舉例來說，資料0可能被誤判成1，而資料1被誤判成0。
本發明之一目的為提供一種可避免位元線彼此干擾的記憶陣列，以及此記憶陣列使用的記憶格。
本發明之一實施例揭露了一記憶格，包含一第一開關元件、一第二開關元件以及一電容。第一開關元件包含：一控制端，耦接至一選擇線，其中該第一開關元件由該選擇線控制以開啟或關閉；一第一端，耦接至平行於該選擇線的一位元線；以及一第二端。第二開關元件包含：一第一端，耦接於該第一開關元件的該第二端；一控制端，耦接於垂直該位元線以及該選擇線的一字元線，其中該第二開關元件被該字元線控制以導通或關閉；以及一第二端。電容具有一第一端以及一第二端，第一端耦接於該第二開關元件的該第二端，第二端耦接於一預定電壓位準，其中該位元線用以自該電容讀取資料或寫入資料至該電容。
本發明另一記憶陣列包含多數記憶格，其中每一記憶格包含：一第一開關元件、一第二開關元件以及一電容。第一開關元件，包含一控制端，耦接至一行行選擇線，其中該第一開關元件由該行行選擇線控制以開啟或關閉；一第一端，耦接至平行於該行選擇線的一位元線；以及一第二端。第二開關元件包含：一第一端，耦接於該第一開關元件的該第二端；一控制端，耦接於垂直該位元線以及該行選擇線的一字元線，其中該第二開關元件被該字元線控制以導通或關閉；以及一第二端。電容具有一第一端以及一第二端，該第一端耦接於該第二開關元件的該第二端，該第二端耦接於一預定電壓位準，其中該位元線用以自該電容讀取資料或寫入資料至該電容。
根據前述之實施例，根據本發明的記憶格因為具有3D結構，因此可以減少電路的面積。此外，兩鄰近位元線之間的雜訊耦合效應可降到最低。而且，根據本發明的記憶格可使用在折疊式位元線(folded bit line)。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
請參照第1圖，其繪示了根據本發明之一示範性實施例的記憶格100之電路圖。如第1圖所示，記憶格100包含一第一開關元件Tr1 、一第二開關元件Tr2 以及一電容C。電容C耦接於一位元線BL以及一預定電壓位準之間。第一開關元件Tr1 具有耦接於一選擇線SL的一控制端。第一開關元件Tr1 根據選擇線SL上的電位而開啟或關閉。第一開關元件Tr1 的第一端耦接於位元線BL。
第二開關元件Tr2 包含耦接於一字元線WL的一控制端，且根據字元線WL上的電位而開啟或關閉。第二開關元件Tr2 的第一端耦接於第一開關元件Tr1 的一第二端(於此實施例中，其為直接連接)。電容C包含一第一端以及一第二端，第一端耦接於第二開關元件Tr2 的一第二端，第二端耦接於一預定電壓位準。電容C用以儲存資料，當第一開關元件Tr1 以及第二開關元件Tr2 均開啟時，資料透過位元線BL自電容C被讀取或被寫入至電容C。請留意，第1圖所示的電路具有一個重要的物理特徵：位元線BL和選擇線SL平行。而且，字元線WL垂直於位元線BL和選擇線SL。
習知的DRAM記憶格僅具有第二開關元件Tr2 以及電容C。當第二開關元件Tr2 開啟時，位元線BL電連至電容C且可傳送資料至電容C或自電容C讀取資料。然而，若如本發明所示更具有第一開關元件Tr1 ，即使第二開關元件Tr2 處於開啟的狀態，只要第一開關元件Tr1 是關閉的，位元線BL便處於無作動狀態故無法傳輸資料。也就是說，為了使位元線BL和電容C之間產生連結，第一開關元件Tr1 必須被開啟。
此外，N型金氧半導體之類的電晶體可作為開關元件。於此例中，第一開關元件Tr1 以及第二開關元件Tr2 的第一端為汲極端，第一開關元件Tr1 以及第二開關元件Tr2 的控制端為閘極端，且第一開關元件Tr1 以及第二開關元件Tr2 的第二端為源極端。請留意此例並非用以限定本發明之範圍。舉例來說，其他元件例如P型金氧半導體或是雙極面結型晶體管(bipolar junction transistor,BJT)等，均可做為第一開關元件Tr1 以及第二開關元件Tr2 。
第2圖至第5圖為第1圖所示之電路圖的示範性半導體結構以及示範性製造步驟。請留意第2圖至第5圖中所述的半導體結構以及製程僅用以舉例，並非限定第1圖中的記憶格僅可根據第2圖至第5圖中所述的半導體結構以及製程來製造。
底下將描述製造半導體結構之一示範性製程。請留意以下第2圖至第5圖的製程著重於描述如何製造位元線BL、選擇線SL以及字元線WL。製造其他元件的製程，例如電晶體等，由於為熟知此項技藝者所知悉，故於此不再贅述。
在第2圖中，形成了位元線BL，其包含了以下步驟：位元線微影(lithography)、位元線蝕刻、佈植，退火(annealing)以及隔離蝕刻。舉例來說，在形成位元線BL的期間，會在一半導體基材(未繪示)的整個表面形成氧化物膜以及氮化物膜。然後，在開關元件的形成區域均勻的對氮化物膜進行圖案化。接者，以圖案化的氮化物膜做為光罩(mask)，來進行蝕刻以形成矽柱。接著，矽柱被施行側面氧化並形成一氮化物膜，然後對全表面進行回蝕，以形成側壁。之後，砷或磷之類的物質被佈植到矽柱的根部以形成潛擴散層，來作為位元線BL。
在第3圖中，形成了選擇線SL，其可包含以下步驟：氧化物填入、凹處製程(recessing)，閘極氧化物生成、金屬線生成、乾蝕刻、再次的氧化物填入、以及化學研磨。舉例來說，在選擇線SL形成期間，氮化物膜藉由氧化物蝕刻以及氮化物蝕刻而被移除。然後，形成了閘隔離膜以及閘電極並被施予回蝕，以對位於矽柱的低側表面之第一開關元件Tr1 形成選擇線SL，選擇線SL和位元線BL的方向一致。請留意，在選擇線SL和位元線BL之間可提供隔離材料，以防止兩元件彼此接觸。
在第4圖中，形成了字元線WL，其可包含：字元線顯影、字元線蝕刻、閘氧化物形成、以及金屬線形成。舉例來說，在字元線形成期間，一中間層氧化物膜形成於矽柱的中間，然後矽柱再次的被施予側表面氧化以及形成一氮化物膜。之後，對全表面施行回蝕，以形成一側壁。然後，砷或磷之類的物質被佈植，以在矽柱的上側表面形成至第二開關元件Tr2 的字元線WL，此字元線WL垂直於元線BL。第4圖中的矽柱P1、P2、P3和P4透過第3圖中所示的結構而產生。因此由虛線所表示的溝槽2會位於矽柱P1和P2之間，以及矽柱P3和P4之間。若由第4圖結構中的左側看入，則溝槽2的形狀看起來會如同位於基材上的溝槽1之形狀。
在第5圖中，形成了電容C，一中間層氧化物膜形成於矽柱的頂端，然後矽柱上的氮化物層被移除。然後，砷或磷之類的物質被佈植以形成N+ 擴散層。接著，形成了作為電容連接之用的電容觸孔以及電容C。
透過第2圖至第5圖簡示的步驟，形成了字元線WL、位元線BL以及選擇線SL。請留意許多詳細或替代步驟在此未說明，因為熟知此項技藝者當可了解其他半導體結構或製造方法當可用於第1圖所示之電路，不受限於第2圖至第5圖所示之內容。請參照第6圖，其為根據本發明之一示範性實施例的記憶陣列600之電路圖。請參照第6圖，記憶陣列600包含多數記憶格odd1 -odd4 ，以及even1 -even4 。如同第1圖中所示的記憶格，記憶格odd1 -odd4 ，以及even1 -even4 中的每一個都包含了一第一開關元件Tr1 、一第二開關元件Tr2 以及一電容C。請留意根據本發明的發明陣列具有一個特徵：於位元線和字元線的每一交會處具有一記憶格。於一實施例中，記憶格odd1 -odd4 ，以及even1 -even4 可被分成奇數記憶格(odd1 ,odd2 ,odd3 ,odd4 )以及偶數記憶格(even1 ,even2 ,even3 ,even4 )。請留意行選擇線SLo 、SLe 即為第1圖中的行選擇線SL，但在此實施例中被命名為行選擇線並被區分成奇數行選擇線SLo 以及偶數行選擇線SLe 。行選擇線SLo 、SLe 分別用以控制奇數記憶格odd1 ,odd2 ,odd3 ,odd4 以及偶數記憶格even1 ,even2 ,even3 ,even4 中的第一開關元件Tr1 。奇數記憶格odd1 ,odd2 ,odd3 ,odd4 由行選擇線SLo 以及字元線WL1 、WL2 所控制。此外，偶數記憶格even1 ,even2 ,even3 ,even4 由行選擇線SLe 以及字元線WL1 、WL2 所控制。
於一實施例中，當奇數記憶格odd1 ,odd2 ,odd3 ,odd4 的位元線BL1 、BL3 傳輸資料時，偶數記憶格even1 ,even2 ,even3 ,even4 中的第一開關元件Tr1 由行選擇線SLe 所控制而關閉，使得偶數記憶格even1 ,even2 ,even3 ,even4 中的位元線BL2 、BL4 停止傳輸資料並保持不作動。同樣的，當偶數記憶格even1 ,even2 ,even3 ,even4 中的位元線BL2 、BL4 傳輸資料時(也就是位於一感測狀態時)，奇數記憶格odd1 ,odd2 ,odd3 ,odd4 中的第一開關元件Tr1 由行選擇線SLo 所控制而關閉，使得位元線BL1 、BL3 停止傳輸資料並保持不作動。
藉由這樣的動作，不傳送資料的位元線可隔離傳送資料的位元線。因為兩作動的位元線之間有隔離元件的存在，傳送資料的兩條或多條位元線可避免彼此干擾的問題。
根據前述的實施例，根據本發明之記憶體陣列可簡示如下：其中該些記憶格可被分類成第一群組的記憶格以及第二群祖的記憶格，且該記憶體陣列的該些位元線的排列方式使得相鄰的位元線不會來自相同的群組。藉由這樣的排列，記憶陣列的動作可被設計成當兩群組其中之一的記憶格之該些位元線傳送資料時，其他群組的記憶格之該些位元線不傳送資料。藉由此方法，可將兩位元線間的雜訊耦合效應降到最低。
須注意的是，第6圖中的結構並非用以限定本發明的範圍。舉例來說，記憶陣列中的記憶格可被分類成兩個以上的群組。此外，記憶陣列的動作亦不限制在前述之動作。
根據前述之實施例，根據本發明的記憶格因為具有3D結構，因此可以減少電路的面積。此外，兩鄰近位元線之間的雜訊耦合效應可降到最低。而且，根據本發明的記憶格可使用在折疊式位元線。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1,2．．．溝槽
100．．．記憶格
600．．．記憶陣列
Tr1 ．．．第一開關元件
Tr2 ．．．第二開關元件
C．．．電容
WL、WL1 、WL2 ．．．字元線
BL、BL1 、BL2 、BL3 、BL4 ．．．位元線
SL、SLe 、SLo ．．．選擇線
odd1 ,odd2 ,odd3 ,odd4 ．．．奇數記憶格
even1 ,even2 ,even3 ,even4 ．．．偶數記憶格
P1、P2、P3、P4．．．矽柱
第1圖為根據本發明之一示範性實施例的記憶格之電路圖；
第2圖至第5圖為第1圖所示之電路圖的示範性半導體結構以及示範性製造步驟；以及
第6圖為根據本發明之一示範性實施例的記憶陣列之電路圖。
100．．．記憶格
Tr1 ．．．第一開關元件
Tr2 ．．．第二開關元件
C．．．電容
WL．．．字元線
BL．．．位元線
SL．．．選擇線

Claims (6)

  1. 一記憶陣列，包含：多數記憶格，其中每一記憶格包含：一第一開關元件，包含：一控制端，耦接至一行選擇線，其中該第一開關元件由該行行選擇線控制以開啟或關閉；一第一端，耦接至平行於該行選擇線的一位元線；以及一第二端；一第二開關元件，包含：一第一端，耦接於該第一開關元件的該第二端；一控制端，耦接於垂直該位元線以及該行選擇線的一字元線，其中該第二開關元件被該字元線控制以導通或關閉；以及一第二端；以及一電容，具有一第一端以及一第二端，該第一端耦接於該第二開關元件的該第二端，該第二端耦接於一預定電壓位準，其中該位元線用以自該電容讀取資料或寫入資料至該電容。
  2. 如申請專利範圍第1項所述之記憶陣列，其中該些記憶格可被分類成多個群組的記憶格，且該記憶體陣列的該些位元線的排列方式使得相鄰的位元線不會來自相同的群組，且當其中一群組的記憶格之該些位元線傳送資料時，其他群組的記憶格之該些位元線不傳送資料。
  3. 如申請專利範圍第1項所述之記憶陣列，其中該第一開關元件的該第二端為直接連接至該第二開關元件的該第一端。
  4. 如申請專利範圍第1項所述之記憶陣列，其中該第一開關元件以及該第二開關元件為N型金氧半導體電晶體，其中該第一開關元件以及該第二開關元件的該些第一端為汲極端，該第一開關元件以及該第二開關元件的該些控制端為閘極端，且該第一開關元件以及該第二開關元件的該些第二端為源極端。
  5. 如申請專利範圍第1項所述之記憶陣列，其中該第一開關元件以及該第二開關元件為P型金氧半導體電晶體，其中該第一開關元件以及該第二開關元件的該些第一端為源極端，該第一開關元件以及該第二開關元件的該些控制端為閘極端，且該第一開關元件以及該第二開關元件的該些第二端為汲極端。
  6. 如申請專利範圍第1項所述之記憶陣列，其中該些位元線以及該些字元線的每一交會處都有一記憶格。
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