CN102646445A - 存储单元以及使用此存储单元的存储器阵列 - Google Patents

存储单元以及使用此存储单元的存储器阵列 Download PDF

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Abstract

本发明公开了一存储单元，包含第一开关元件、第二开关元件以及电容。第一开关元件包含：控制端，耦接至选择线，该第一开关元件由该选择线控制；第一端，耦接至平行在该选择线的位元线。第二开关元件包含：第一端，耦接在该第一开关元件的第二端；控制端，耦接在垂直该位元线以及该选择线的字元线，该第二开关元件被该字元线控制。电容具有一第一端以及一第二端，第一端耦接在该第二开关元件的该第二端，第二端耦接在一预定电压位准，该位元线用以自该电容读取数据或写入数据至该电容。本发明提供一种可避免位元线彼此干扰的存储器阵列，以及此存储器阵列使用的存储单元。

Description

存储单元以及使用此存储单元的存储器阵列
技术领域
本发明涉及一种存储单元(memory cell)以及使用此存储单元的存储器阵列(memory array)，特别有关一种存储单元以及存储器阵列的结构。
背景技术
公知技术中的DRAM格包含一位元线、一字元线、一开关元件元件(通常为一晶体管)以及一电容。当电容被充电或放电时，其动作跟数据的储存有关(储存逻辑值0或1)。开关元件元件通过一字元线被开启(导通)或关闭(不导通)。当开关元件元件被开启时，位元线用以传输自存储单元电容读取的数据，或者写入数据至存储单元电容。
随着半导体工艺的发展，半导体元件的尺寸也越来越小。因此，DRAM格的尺寸也变得更小，连带的明显减少了位元线之间的距离。结果，相邻的位元线可能会有耦合效应(coupling effect)的问题，并因此对彼此产生噪声。结果，在判断此类元件元件中的位元线传输的数据时，可能会发生错误。举例来说，数据0可能被误判成1，而数据1被误判成0。
发明内容
本发明的一个目的是提供一种可避免位元线彼此干扰的存储器阵列，以及此存储器阵列使用的存储单元。
本发明的一实施例公开了一存储单元，包含一第一开关元件元件、一第二开关元件以及一电容。第一开关元件包含：一控制端，耦接至一选择线，其中该第一开关元件由该选择线控制以开启或关闭；一第一端，耦接至平行于该选择线的一位元线；以及一第二端。第二开关元件包含：一第一端，耦接在该第一开关元件的该第二端；一控制端，耦接在垂直该位元线以及该选择线的一字元线，其中该第二开关元件被该字元线控制以导通或关闭；以及一第二端。电容具有一第一端以及一第二端，第一端耦接在该第二开关元件的该第二端，第二端耦接在一预定电压位准，其中该位元线用以自该电容读取数据或写入数据至该电容。
本发明另一存储器阵列包含多数存储单元，其中每一存储单元包含：一第一开关元件、一第二开关元件以及一电容。第一开关元件，包含一控制端，耦接至一行行选择线，其中该第一开关元件由该行行选择线控制以开启或关闭；一第一端，耦接至平行在该行选择线的一位元线；以及一第二端。第二开关元件包含：一第一端，耦接在该第一开关元件的该第二端；一控制端，耦接在垂直该位元线以及该行选择线的一字元线，其中该第二开关元件被该字元线控制以导通或关闭；以及一第二端。电容具有一第一端以及一第二端，该第一端耦接在该第二开关元件的该第二端，该第二端耦接在一预定电压位准，其中该位元线用以自该电容读取数据或写入数据至该电容。
根据前述的实施例，根据本发明的存储单元因为具有三维的结构，因此可以减少电路的面积。此外，两邻近位元线之间的噪声耦合效应可降到最低。而且，根据本发明的存储单元可使用在折迭式位元线(folded bit line)。
附图说明
图1为根据本发明的一示范性实施例的存储单元的电路图；
图2至图5为图1所示的电路图的示范性半导体结构以及示范性制造步骤；以及
图6为根据本发明的一示范性实施例的存储器阵列的电路图。
其中，附图标记说明如下：
1，2 沟槽
100 存储单元
600 存储器阵列
Tr1 第一开关元件
Tr2 第二开关元件
C 电容
WL、WL1、WL2 字元线
BL、BL1、BL2、BL3、BL4 位元线
SL、SLe、SLo 选择线
odd1，odd2，odd3，odd4 奇数存储单元
even1，even2，even3，even4 偶数存储单元
P1、P2、P3、P4 硅柱
具体实施方式
在说明书及前面的权利要求当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及前面的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及前面的权利要求当中所提及的「包含」是一开放式的用语，故应解释成「包含但不限定于」。
请参照图1，其绘示了根据本发明的一示范性实施例的存储单元100的电路图。如图1所示，存储单元100包含一第一开关元件Tr1、一第二开关元件Tr2以及一电容C。电容C耦接在一位元线BL以及一预定电压位准之间。第一开关元件Tr1具有耦接在一选择线SL的一控制端。第一开关元件Tr1根据选择线SL上的电位而开启或关闭。第一开关元件Tr1的第一端耦接在位元线BL。
第二开关元件Tr2包含耦接在一字元线WL的一控制端，且根据字元线WL上的电位而开启或关闭。第二开关元件Tr2的第一端耦接在第一开关元件Tr1的一第二端(在此实施例中，其为直接连接)。电容C包含一第一端以及一第二端，第一端耦接在第二开关元件Tr2的一第二端，第二端耦接在一预定电压位准。电容C用以储存数据，当第一开关元件Tr1以及第二开关元件Tr2均开启时，数据通过位元线BL自电容C被读取或被写入至电容C。请留意，图1所示的电路具有一个重要的物理特征：位元线BL和选择线SL平行。而且，字元线WL垂直在位元线BL和选择线SL。
公知的DRAM存储单元仅具有第二开关元件Tr2以及电容C。当第二开关元件Tr2开启时，位元线BL电连至电容C且可传送数据至电容C或自电容C读取数据。然而，若如本发明所示更具有第一开关元件Tr1，即使第二开关元件Tr2处在开启的状态，只要第一开关元件Tr1是关闭的，位元线BL便处在无作动状态故无法传输数据。也就是说，为了使位元线BL和电容C之间产生连结，第一开关元件Tr1必须被开启。
此外，N型金氧半导体类的晶体管可作为开关元件。在此例中，第一开关元件Tr1以及第二开关元件Tr2的第一端为汲极端，第一开关元件Tr1以及第二开关元件Tr2的控制端为闸极端，且第一开关元件Tr1以及第二开关元件Tr2的第二端为源极端。请留意此例并非用以限定本发明的范围。举例来说，其它元件例如P型金氧半导体或是双极面结型晶体管(bipolar junctiontransistor，BJT)等，均可做为第一开关元件Tr1以及第二开关元件Tr2。
图2至图5为图1所示的电路图的示范性半导体结构以及示范性制造步骤。请留意图2至图5中所述的半导体结构以及制程仅用以举例，并非限定图1中的存储单元仅可根据图2至图5中所述的半导体结构以及制程来制造。
底下将描述制造半导体结构的一示范性制程。请留意以下图2至图5的制程着重在描述如何制造位元线BL、选择线SL以及字元线WL。制造其它元件的制程，例如晶体管等，由于为熟知此项技艺者所知悉，故在此不再赘述。
在图2中，形成了位元线BL，其包含了以下步骤：位元线微影(lithography)、位元线蚀刻、布植，退火(annealing)以及隔离蚀刻。举例来说，在形成位元线BL的期间，会在一半导体基材(未绘示)的整个表面形成氧化物膜以及氮化物膜。然后，在开关元件的形成区域均匀的对氮化物膜进行图案化。接着，以图案化的氮化物膜作为光罩(mask)，来进行蚀刻以形成硅线。接着，硅柱被施行侧面氧化并形成一氮化物膜，然后对全表面进行回蚀，以形成侧壁。然后，砷或磷类的物质被布植到硅线并加以的根部并加以退火以形成潜扩散层，来作为位元线BL。
在图3中，形成了选择线SL，其可包含以下步骤：氧化物填入、凹处制程(recessing)，闸极氧化物生成、金属线生成、干蚀刻、再次的氧化物填入、以及化学研磨。举例来说，在选择线SL形成期间，氮化物膜通过氧化物蚀刻以及氮化物蚀刻而被移除。且施以氧化物填入以及回蚀以定义选择线SL的底部高度。然后，形成了闸隔离膜以与门电极并被施予回蚀，以对位在硅柱的低侧表面的第一开关元件Tr1形成选择线SL，选择线SL和位元线BL的方向一致。请留意，在选择线SL和位元线BL之间可提供隔离材料，以防止两元件彼此接触。
在图4中，形成了字元线WL，其可包含：字元线显影、字元线蚀刻、闸氧化物形成、以及金属线形成。举例来说，在字元线形成期间，使用一字元线显影以及蚀刻过程以形成硅柱。然后形成闸极氧化物，并在整个晶圆上施行金属线产生且回蚀以移除顶端和底端的金属线。并形成侧壁上的字元线。然后，砷或磷类的物质被布植，以在硅柱的上侧表面形成至第二开关元件Tr2的字元线WL，此字元线WL垂直在元线BL。图4中的硅柱P1、P2、P3和P4通过图3中所示的结构而产生。因此由虚线所表示的沟槽2会位于硅柱P1和P2之间，以及硅柱P3和P4之间。若由图4结构中的左侧看入，则沟槽2的形状看起来会如同位于基材上的沟槽1的形状。
在图5中，形成了电容C，一中间层氧化物膜形成在硅柱的顶端，然后硅柱上的氮化物层被移除。然后，砷或磷类的物质被布植以形成N+扩散层。接着，形成了作为电容连接的电容触孔以及电容C。
通过图2至图5简示的步骤，形成了字元线WL、位元线BL以及选择线SL。请留意许多详细或替代步骤在此未说明，因为熟知此项技艺者当可了解其它半导体结构或制造方法当可用在图1所示的电路，不受限在图2至图5所示的内容。
请参照图6，其为根据本发明的一示范性实施例的存储器阵列600的电路图。请参照图6，存储器阵列600包含多数存储单元odd1-odd4，以及even1-even4。如同图1中所示的存储单元，存储单元odd1-odd4，以及even1-even4中的每一个都包含了一第一开关元件Tr1、一第二开关元件Tr2以及一电容C。请留意根据本发明的发明数组具有一个特征：在位元线和字元线的每一交会处具有一存储单元。在一实施例中，存储单元odd1-odd4，以及even1-even4可被分成奇数存储单元(odd1，odd2，odd3，odd4)以及偶数存储单元(even1，even2，even3，even4)。请留意行选择线SLo、SLe即为图1中的行选择线SL，但在此实施例中被命名为行选择线并被区分成奇数行选择线SLo以及偶数行选择线SLe。行选择线SLo、SLe分别用以控制奇数存储单元odd1，odd2，odd3，odd4以及偶数存储单元even1，even2，even3，even4中的第一开关元件Tr1。奇数存储单元odd1，odd2，odd3，odd4由行选择线SLo以及字元线WL1、WL2所控制。此外，偶数存储单元even1，even2，even3，even4由行选择线SLe以及字元线WL1、WL2所控制。
在一实施例中，当奇数存储单元odd1，odd2，odd3，odd4的位元线BL1、BL3传输数据时，偶数存储单元even1，even2，even3，even4中的第一开关元件Tr1由行选择线SLe所控制而关闭，使得偶数存储单元even1，even2，even3，even4中的位元线BL2、BL4停止传输数据并保持不作动。同样的，当偶数存储单元even1，even2，even3，even4中的位元线BL2、BL4传输数据时(也就是一感测状态时)，奇数存储单元odd1，odd2，odd3，odd4中的第一开关元件Tr1由行选择线SLo所控制而关闭，使得位元线BL1、BL3停止传输数据并保持不作动。
通过这样的动作，不传送数据的位元线可隔离传送数据的位元线。因为两作动的位元线之间有隔离元件的存在，传送数据的两条或多条位元线可避免彼此干扰的问题。
根据前述的实施例，根据本发明的存储器阵列可简示如下：
其中该些存储单元可被分类成第一群组的存储单元以及第二群祖的存储单元，且该存储器阵列的该些位元线的排列方式使得相邻的位元线不会来自相同的群组。通过这样的排列，存储器阵列的动作可被设计成当两群组其中之一的存储单元的该些位元线传送数据时，其它群组的存储单元的该些位元线不传送数据。通过此方法，可将两位元线间的噪声耦合效应降到最低。
须注意的是，图6中的结构并非用以限定本发明的范围。举例来说，存储器阵列中的存储单元可被分类成两个以上的群组。此外，存储器阵列的动作亦不限制在前述的动作。
根据前述的实施例，根据本发明的存储单元因为具有3D结构，因此可以减少电路的面积。此外，两邻近位元线之间的噪声耦合效应可降到最低。而且，根据本发明的存储单元可使用在折迭式位元线。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一存储单元，其特征在于，包含：
第一开关元件，包含：
控制端，耦接至选择线，该第一开关元件由该选择线控制以开启或关闭；
第一端，耦接至平行在该选择线的位元线；以及
第二端；
第二开关元件，包含：
第一端，耦接在该第一开关元件的该第二端；
控制端，耦接在垂直该位元线以及该选择线的字元线，该第二开关元件被该字元线控制以导通或关闭；以及
第二端；以及电容，具有第一端以及第二端，该第一端耦接在该第二开关元件的该第二端，
该第二端耦接在预定电压位准，该位元线用以自该电容读取数据或写入数
据至该电容。
2.根据权利要求1所述的存储单元，其特征在于，该第一开关元件的该第二端为直接连接至该第二开关元件的该第一端。
3.根据权利要求1所述的存储单元，其特征在于，该第一开关元件以及该第二开关元件为N型金氧半导体晶体管，该第一开关元件以及该第二开关元件的该些第一端为汲极端，该第一开关元件以及该第二开关元件的该些控制端为闸极端，且该第一开关元件以及该第二开关元件的该些第二端为源极端。
4.根据权利要求1所述的存储单元，其特征在于，该第一开关元件以及该第二开关元件为P型金氧半导体晶体管，该第一开关元件以及该第二开关元件的该些第一端为源极端，该第一开关元件以及该第二开关元件的该些控制端为闸极端，且该第一开关元件以及该第二开关元件的该些第二端为汲极端。
5.一存储器阵列，包含：
多个存储单元，每一存储单元包含：
第一开关元件，包含：
控制端，耦接至行选择线，该第一开关元件由该行行选择线控制以开启或关闭；
第一端，耦接至平行在该行选择线的位元线；以及
第二端；第二开关元件，包含：
第一端，耦接在该第一开关元件的该第二端；
控制端，耦接在垂直该位元线以及该行选择线的字元线，该第二开关元件被该字元线控制以导通或关闭；以及
第二端；以及
电容，具有第一端以及第二端，该第一端耦接在该第二开关元件的该第二端，该第二端耦接在预定电压位准，该位元线用以自该电容读取数据或写入数据至该电容。
6.根据权利要求5所述的存储器阵列，其特征在于，该些存储单元可被分类成多个群组的存储单元，且该存储器阵列的该些位元线的排列方式使得相邻的位元线不会来自相同的群组，且当其中一群组的存储单元的该些位元线传送数据时，其它群组的存储单元的该些位元线不传送数据。
7.根据权利要求5所述的存储器阵列，其特征在于，该第一开关元件元件的该第二端为直接连接至该第二开关元件元件的该第一端。
8.根据权利要求5所述的存储器阵列，其特征在于，该第一开关元件元件以及该第二开关元件元件为N型金氧半导体晶体管，其中该第一开关元件元件以及该第二开关元件元件的该些第一端为汲极端，该第一开关元件元件以及该第二开关元件元件的该些控制端为闸极端，且该第一开关元件元件以及该第二开关元件元件的该些第二端为源极端。
9.根据权利要求5所述的存储器阵列，其特征在于，该第一开关元件元件以及该第二开关元件元件为P型金氧半导体晶体管，其中该第一开关元件元件以及该第二开关元件元件的该些第一端为源极端，该第一开关元件元件以及该第二开关元件元件的该些控制端为闸极端，且该第一开关元件元件以及该第二开关元件元件的该些第二端为汲极端。
10.根据权利要求5所述的存储器阵列，其特征在于，该些位元线以及该些字元线的每一交会处都有存储单元。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11062763B2 (en) * 2019-04-09 2021-07-13 Micron Technology, Inc. Memory array with multiplexed digit lines
US11437381B2 (en) * 2020-02-10 2022-09-06 Micron Technology, Inc. Integrated assemblies having voltage sources coupled to shields and/or plate electrodes through capacitors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030062905A1 (en) * 2000-03-06 2003-04-03 Ute Kollmer Circuit configuration and method for assessing capacitances in matrices
CN1753102A (zh) * 2004-08-23 2006-03-29 台湾积体电路制造股份有限公司 静态随机存取记忆体的记忆胞的结构
US20110002159A1 (en) * 2009-07-03 2011-01-06 Elpida Memory, Inc. Semiconductor integrated circuit device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003242773A (ja) * 2002-02-14 2003-08-29 Matsushita Electric Ind Co Ltd 半導体記憶装置
US8009459B2 (en) * 2008-12-30 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for high speed dynamic memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030062905A1 (en) * 2000-03-06 2003-04-03 Ute Kollmer Circuit configuration and method for assessing capacitances in matrices
CN1753102A (zh) * 2004-08-23 2006-03-29 台湾积体电路制造股份有限公司 静态随机存取记忆体的记忆胞的结构
US20110002159A1 (en) * 2009-07-03 2011-01-06 Elpida Memory, Inc. Semiconductor integrated circuit device

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Publication number Publication date
US8520427B2 (en) 2013-08-27
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EP2490221A1 (en) 2012-08-22
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EP2490222B1 (en) 2017-01-11
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