CN101615617A - 半导体装置、半导体基底及其制造方法 - Google Patents

半导体装置、半导体基底及其制造方法 Download PDF

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李太熙
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Abstract

本发明公开了一种半导体基底、半导体装置及其制造方法。所述半导体装置包括：半导体基底；栅极图案，设置在半导体基底上；主体区，设置在栅极图案之上；第一掺杂区和第二掺杂区。栅极图案设置在主体区以及第一掺杂区和第二掺杂区之下。

Description

半导体装置、半导体基底及其制造方法
本申请要求于2008年6月23日提交的第10-2008-0059057号韩国专利申请的权益，该申请公开的内容通过引用全部包含于此。
技术领域
本发明的示例性实施例涉及一种半导体装置并涉及一种半导体基底，更具体地说，涉及均包括设置在主主体区下的栅极图案的一种半导体装置及一种半导体基底。
背景技术
近来，已经使用了由单个晶体管构造的没有电容器的传统的1-晶体管动态随机存取存储器(1-T DRAM)。能够利用简单的制造工艺来制造1-T DRAM，并且1-T DRAM具有改善了的读出容限(sensing margin)。
然而，会有一些与传统的1-T DRAM相关的困难，例如，栅极图案WL和每个掺杂区之间的距离会是短的，从而可能产生带-带隧穿(band to bandtunneling，BTBT)现象。另外，在传统的1-T DRAM的情况下，由于数据的重复读取数据和增加的维持时间(retention time)，所以会出现数据破坏(destruction)。
因此，本领域中需要克服与传统的1-T DRAM相关的上述缺点。
发明内容
本发明的示例性实施例包括一种半导体装置和一种半导体基底，半导体装置和半导体基底均包括设置在主体区之下的栅极图案。
根据本发明的示例性实施例，提供了一种半导体装置。所述半导体装置包括：半导体基底；栅极图案，设置在半导体基底上；主体区，设置在栅极图案上；第一掺杂区和第二掺杂区。栅极图案设置在主体区以及第一掺杂区和第二掺杂区之下。
第一掺杂区和第二掺杂区可从主体区沿向上方向突出并以预定的间隔分开，所述半导体装置还可包括阻挡绝缘区，所述阻挡绝缘区设置在第一掺杂区和第二掺杂区之间。
半导体装置还可包括埋置氧化物(BOX)绝缘区，所述BOX绝缘区设置在半导体基底和栅极图案之间。
半导体装置还可包括栅极绝缘区，所述栅极绝缘区设置在栅极图案和主体区之间。
半导体装置还可包括第一绝缘区，所述第一绝缘区设置在每个栅极图案和主体区的两侧，其中，第一绝缘区使栅极图案和主体区与它们的周围环境绝缘。
第一掺杂区可连接到源极线和位线中的一者；第二掺杂区可连接到位线和源极线中的另一者。半导体装置可包括双极结晶体管(BJT)，字线图案可结合到BJT的基极区，第一掺杂区可以是发射极区，第二掺杂区可以是集电极区，或者第一掺杂区可以是集电极区，第二掺杂区可以是发射极区。
主体区可以是与半导体基底分开的浮置主体区；主体区和半导体基底可由具有相同特性的材料形成。
根据本发明的示例性实施例，提供一种半导体基底。所述半导体基底包括：基底区；埋置氧化物(BOX)绝缘区，设置在基底区上；栅极图案，利用第一绝缘区与基底区分开并设置在BOX绝缘区上；栅极绝缘区，设置在栅极图案上。半导体基底还包括浮置主体区，利用栅极绝缘区与栅极图案分开，并设置在栅极绝缘区上。基底区和浮置主体区由具有相同特性的材料形成。
根据本发明的示例性实施例，提供一种制造半导体基底的方法。所述方法包括以下步骤：通过蚀刻体基底来形成至少一个浮置主体图案；通过蚀刻在所述至少一个浮置主体图案之下的主体区域来将体基底分为基底区和浮置主体区；在浮置主体区和基底区之间形成栅极图案。
在形成栅极图案之前，所述方法还可包括在基底区上形成BOX绝缘区，在形成栅极图案之后，所述方法还可包括在栅极图案上形成栅极绝缘层。
附图说明
通过下面结合附图进行的描述，能够更详细地理解本发明的示例性实施例，在附图中：
图1示出了作为用于与本发明示例性实施例进行对比的示例的1-晶体管动态随机存取存储器(1-T DRAM)的剖视图；
图2是图1的对其执行了建模的1-T DRAM的电路图；
图3是根据本发明的示例性实施例的半导体装置的剖视图；
图4是图3的对其执行了建模的半导体装置的电路图；
图5是图1和图3的结构中位线电流关于执行读取操作的次数的曲线图；
图6是图1和图3的结构中漏电流关于维持时间的曲线图；
图7是根据本发明示例性实施例的以阵列形式布置的半导体装置的正视图；
图8A和图8B是根据本发明示例性实施例的图7的对其执行了建模的半导体装置的电路图；
图9A和图9B是根据本发明示例性实施例的图7的对其执行了建模的半导体装置的电路图；
图10至图13是根据本发明示例性实施例的解释半导体装置的读写操作的视图；
图14是根据本发明示例性实施例的半导体基底的透视图；
图15是图14的半导体基底的基底区和主体区的透视图；
图16示出了在图14的基底区和主体区之间形成埋置氧化物(BOX)区、栅极图案和栅极绝缘区的情况；
图17A至图17H是根据本发明示例性实施例的制造半导体装置的方法的透视图；
图18A至图18G是根据本发明示例性实施例的制造半导体装置的方法的透视图。
具体实施方式
现在将详细地说明实施例，在附图中示出了实施例的示例，其中，相同的标号始终表示相同的元件。在这方面，本发明可以以许多不同的形式来实施，并且不应被理解为局限于在此阐述的示例性实施例。因此，下面仅通过参照附图描述示例性实施例来解释本发明的各方面。
图1示出了作为用于与本发明示例性实施例进行对比的示例的1-晶体管动态随机存取存储器(1-T DRAM)的剖视图。
图2是图1的对其执行了建模的1-T DRAM的电路图。
参照图1和图2，对比示例的1-T DRAM可以以双极结晶体管(BJT)的形式来进行建模，但实质上具有金属氧化物半导体(MOS)晶体管的结构。因此，对于对比示例的1-T DRAM，栅极图案130设置在包括掺杂区140和150的主体区之上。因此，栅极图案WL与掺杂区140和150中的每个之间的距离短，从而可能产生带-带隧穿(BTBT)现象。另外，对于对比示例的1-T DRAM，由于数据的重复读取和增加的维持时间，所以会出现数据破坏。
图3是根据本发明示例性实施例的半导体装置300的剖视图。
参照图3，半导体装置300包括半导体基底310、栅极图案330、主体区370、第一掺杂区340和第二掺杂区350。
栅极图案330设置在半导体基底310之上。主体区370设置在栅极图案330之上。第一掺杂区340和第二掺杂区350设置在主体区370之上。即，栅极图案330设置在主体区370以及第一掺杂区340和第二掺杂区350之下。
对于半导体装置300，由于栅极图案330设置在第一掺杂区340和第二掺杂区350之下，所以栅极图案330与第一掺杂区340和第二掺杂区350之间的距离大。因此，对于半导体装置300，可防止BTBT现象。例如，栅极图案330a和330b与第一掺杂区340和第二掺杂区350之间的距离比图1的对比示例的情况下的距离大。
第一掺杂区340和第二掺杂区350可沿向上方向从主体区370突出，并且可以以预定的间隔分开。阻挡绝缘区380设置在第一掺杂区340和第二掺杂区350之间。
阻挡绝缘区380可由例如包含氧化物的材料形成。然而，阻挡绝缘区380可以被由另一绝缘材料形成的绝缘区替代。在整个说明书中，包含氧化物的区域可被例如由除氧化物之外的绝缘材料形成的绝缘区替代。
半导体装置300还可包括例如形成在半导体基底310上的埋置氧化物(BOX)区315。可通过例如在由体基底形成的半导体基底310上形成氧化物区来形成BOX区315。可选地，例如，绝缘体上硅(SOI)基底的绝缘区可被用作BOX区315。
半导体装置300还可包括第一绝缘区320a和320b。第一绝缘区320a和320b分别设置在主体区370的两侧。第一绝缘区320a和320b使得栅极图案330和主体区370与它们的周围环境绝缘。
半导体装置300还可包括栅极绝缘区360。栅极绝缘区360设置在栅极图案330上。栅极绝缘区360可设置在栅极图案330和主体区370之间。
主体区370可以是与半导体基底310分开的浮置主体区。主体区370和半导体基底310可由具有相同特性的材料形成，这将在后面描述。
图4是图3的对其执行了建模的半导体装置300的电路图。
参照图4，图3的半导体装置300的第一掺杂区340可连接到源极线SL，第二掺杂区350可连接到位线BL。可选地，第一掺杂区340可连接到位线BL，第二掺杂区350可连接到源极线SL。
图3的半导体装置300可作为BJT晶体管。栅极图案330可以是JBT晶体管的基极区。第一掺杂区340可以是BJT晶体管的发射极区，第二掺杂区350可以是BJT晶体管的集电极区。可选地，第一掺杂区340可以是BJT晶体管的集电极区，第二掺杂区350可以是BJT晶体管的发射极区。
BJT晶体管的基极区可以是浮置区。
图5是图1和图3的结构中位线BL电流关于执行读取操作的次数的曲线图。
参照图5，在图1的对比示例的1-T DRAM中，当读取操作被重复大约10次或更多次时，示出的是数据状态“0”不能与数据状态“1”区分开。另一方面，在图3的半导体装置300中，尽管读取操作被重复了多达大约100次，但是数据状态“0”能够与数据状态“1”区分开。
图6是图1和图3的结构中漏电流关于维持时间的曲线图。
参照图6，在图1的对比示例的1-T DRAM中，当持续时间超过大约10ms时，示出的是数据状态“0”不能与数据状态“1”区分开。另一方面，在图3的半导体装置300中，尽管维持时间为大约1s，但是数据状态“0”能够与数据状态“1”清楚地区分开。
可以以阵列的形式来布置半导体装置。
图7是根据本发明示例性实施例的以阵列形式布置的半导体装置700的正视图。
参照图7，多个主体区771至777和多个栅极图案731至737以阵列的形式设置在半导体基底710上。栅极图案731至737可分别设置在半导体基底710和主体区771至777之间。
第一掺杂区741至747和第二掺杂区751至757可分别设置在主体区771至777上。阻挡绝缘区781至787可分别设置在第一掺杂区741至747与第二掺杂区751至757之间。BOX区751还可设置在半导体基底710上，第二绝缘区761至767可分别设置在栅极图案731至737与主体区771至777之间。
第一掺杂区741至747可连接到位线BL，第二掺杂区751至757可分别连接到源极线SL1至SL7。可选地，第一掺杂区741至747可分别连接到源极线SL1至SL7，第二掺杂区751至757可连接到位线BL。
因为在图7中从正面观察以阵列形式布置的半导体装置700，所以仅示出了设置在最前侧的半导体装置。然而，其他半导体装置可设置在这些半导体装置700后方。
图8A是根据本发明示例性实施例的图7的对其执行了建模的半导体装置700的电路图。
参照图8A，半导体装置700分别连接到栅极图案731至735。栅极图案731至735可作为字线。半导体装置700的第一掺杂区741至745可连接到单条位线BL。半导体装置700的第二掺杂区751至755可分别连接到源极线SL1至SL5。
图8B是根据本发明示例性实施例的图7的对其执行了建模的半导体装置700的电路图。
在图8B的半导体装置700中，第一掺杂区741至745分别连接到源极线SL1至SL5。第二掺杂区751至755连接到单条位线BL。除此之外，图8B的半导体装置与图8A的半导体装置相同。
图9A和图9B是根据本发明示例性实施例的图7的对其执行了建模的半导体装置700的电路图。
参照图9A和图9B，半导体装置700连接到多条位线BL1至BL4、多条源极线SL1至SL3以及多个字线WL1至WL4。
由于图9A和9B的电路图分别是与图8A和图8B的电路相同的多个电路的视图，所以在此将不重复对它们的详细描述。
图10和图11是根据本发明示例性实施例的用于解释在半导体装置中写入数据“1”并测试是否写入了数据“1”的过程的视图。
参照图10，由情形1指示的半导体装置是写入目标半导体装置。例如，大约1V被施加于连接到写入目标半导体装置的字线WL2，大约-2V被施加到其它字线WL1和WL3。例如，大约+2.5V被施加于连接到写入目标半导体装置的源极线SL2，大约0V被施加到其它源极线SL1和SL3。另外，例如，大约0V被施加到位线BL1至BL3。
由情形2指示的半导体装置是连接到写入目标半导体装置的源极线SL2的多个半导体装置中之一。由情形3指示的半导体装置是连接到写入目标半导体装置的位线BL2的多个半导体装置中之一。
参照图11，在第一曲线图中，示出了在写入目标半导体装置中写入数据“1”的情形(例如，PGM)以及读取数据“1”的情形(例如，READ)。在第二曲线图中，示出了在连接到写入目标半导体装置的源极线SL2的半导体装置中没有写入数据“1”的情形。在第三曲线图中，示出了在连接到写入目标半导体装置的位线BL2的半导体装置中没有写入数据“1”的情况。
图12和图13是根据本发明示例性实施例的用于解释在半导体装置中写入数据“0”并测试是否写入了数据“0”的过程的视图。
参照图12，由情形1指示的半导体装置是写入目标半导体装置。例如，大约0V被施加于连接到写入目标半导体装置的字线WL2，大约-2V被施加到其它字线WL1和WL3。例如，大约-1V被施加于连接到写入目标半导体装置的源极线SL2，大约0V被施加到其它源极线SL1和SL3。另外，例如，大约0V被施加到位线BL1至BL3。
由情形2指示的半导体装置是连接到写入目标半导体装置的源极线SL2的多个半导体装置中之一。由情形3指示的半导体装置是连接到写入目标半导体装置的位线BL2的多个半导体装置中之一。
参照图13，在第一曲线图中，示出了在写入目标半导体装置中写入数据“0”的情形(例如，PGM)以及读取数据“0”的情形(例如，READ)。在第二曲线图中，示出了在连接到写入目标半导体装置的源极线SL2的半导体装置中没有写入数据“0”的情形。在第三曲线图中，示出了在连接到写入目标半导体装置的位线BL2的半导体装置中没有写入数据“0”的情形。
图14是根据本发明示例性实施例的半导体基底的透视图。
参照图14，根据本发明示例性实施例的半导体基底包括基底区1410、栅极图案1430和主体区1470。
主体区1470可与基底区1410分开。即，主体区1470是浮置主体区。基底区1410和主体区1470可由具有相同特性的材料制成。
栅极图案1430设置在基底区1410和主体区1470之间，并且栅极图案1430与基底区1410和主体区1470分开。为实现这点，可在基底区1410和栅极图案1430之间设置BOX区1415，栅极绝缘区1460可设置在栅极图案1430和主体区1470之间。BOX区1415使基底区1410与栅极图案1430绝缘。栅极绝缘区1460使栅极图案1430与主体区1470绝缘。
第一绝缘区1490设置在每个栅极图案1430和主体区1470的两侧。第一绝缘区1490使栅极图案1430和主体区1470与周围环境绝缘。
例如，BOX区1415、栅极绝缘区1460或第一绝缘区1490可由硅的氧化物形成，或者可选地，可由不同的绝缘材料形成。另外，BOX区1415、栅极绝缘区1460或第一绝缘区1490可由至少两种绝缘材料形成。
为了制造根据本发明示例性实施例的半导体基底，可通过选择性地蚀刻体(bulk)基底的中部来将体基底分为上部和下部。彼此分开的上部和下部可以分别是主体区1470和基底区1410。另外，可通过例如形成至少一个主体图案并然后蚀刻主体图案之下的主体区域来形成至少一个主体区。
在形成彼此分开的基底区1410和主体区1470之后，在基底区1410和主体区1470之间形成栅极图案1430。如果形成了BOX区1415和栅极绝缘区1460，则BOX区1415可形成在基底区1410和主体区1470之间，然后可在BOX区1415上形成栅极图案1430。
根据本发明示例性实施例，第一掺杂区和第二掺杂区还可形成在半导体基底上。与图3的情况相同，第一掺杂区和第二掺杂区可形成在主体区1470之上。因此，栅极图案1430设置在主体区1470以及第一掺杂区和第二掺杂区之下。
图15是图14的半导体基底的基底区1410和主体区1470的透视图。参照图15，基底区1410和主体区1470彼此分开。
图16示出了在图14的基底区1410和主体区1470之间形成BOX区1415、栅极图案1430和栅极绝缘区1460的情况。
在图15和图16中，主体区1470与基底区1410分开。在这种情况下，由于基底区1410和主体区1470形成在同一基底上，所以基底区1410和主体区1470可包含相同的材料。还可参照下面的文献来理解选择性地蚀刻基底的中部的工艺，例如，Sphere-shaped-Recess-Channel-Array Transistor(S-RCAT)Technology for 70nm DRAM feature size and beyond，2005 Symposium on VLSITechnology Digest of Technical Papers，该文献公开的内容通过引用全部包含于此。
当通过外延生长在基底区1410上形成主体区1470时，包含在主体区1470和基底区1410中的材料不应具有相同的特性。相反，所述材料需要具有彼此不同的特性。
根据本发明示例性实施例，可由体半导体基底形成半导体基底。即，可通过例如选择性地蚀刻体半导体基底的中部，以由体半导体基底形成主体区1470。
图17A至图17H是根据本发明示例性实施例的制造半导体装置的方法的透视图。
参照图17A，通过沿第一方向(例如，Y方向)蚀刻体基底来形成沿第一方向(例如，Y方向)延伸的主体线图案1770。即，半导体基底的两个边缘的上端均会被图案化为预定的宽度和预定的长度。半导体基底可以是由体晶片形成的体半导体基底。作为图案化的结果，主体线图案1770形成在图案化部分之间，并且基底区1710形成在主体线图案1770之下。主体线图案1770的一部分形成为主体区1770a(见图17H)。根据主体区1770a需要的宽度，可改变将被图案化的部分的宽度。根据主体区1770a需要的厚度，可改变将被图案化的部分的长度。
参照图17B，将绝缘材料填充在主体线图案1770的两侧中，从而形成第一绝缘区1790。结果，第一绝缘区1790被设置在主体线图案1770的两个侧表面上。当通过选择性蚀刻将主体线图案1770与基底区1710分开以形成主体区1770a时，第一绝缘区1790可支撑主体区1770a。
参照图17C，主体线图案1770被沿第二方向(例如，Z方向)图案化。除了第一绝缘区1790之外，主体线图案1770被沿与第一方向垂直的第二方向(例如，Z方向)蚀刻，其中，主体线图案1770沿第一方向延伸。因此，形成了沿第二方向延伸的主体图案1770a、1770b和1770c。在图17C中，第一绝缘区1790未被图案化。在图17C中示出的图案化操作中，主体线图案1770可被图案化为与主体线图案1770的上端距离预定的长度。
掩模1780覆盖主体线图案1770的将不被图案化的部分和第一绝缘区1790，然后可只对未被掩模1780覆盖的部分进行图案化操作。
参照图17D，图案化部分的内表面1782和1784以及底表面被掩模覆盖，然后底表面的掩模被去除。然后，通过去除了掩模的底表面来择性地蚀刻主体图案1770a、1770b和1770c的下端。在图17E中，主体图案1770a、1770b和1770c的下端被选择性地蚀刻，并且主体图案1770a、1770b和1770c的底表面1788被暴露。结果，形成了与基底区1710分开的主体区1770a、1770b和1770c。
在整个说明书中，在将区域1770a、1770b和1770c与基底区1710分开之前，区域1770a、1770b和1770c被称为主体图案1770a、1770b和1770c。在将区域1770a、1770b和1770c与基底区1710分开之后，区域1770a、1770b和1770c被称为主体区1770a、1770b和1770c。
参照图17F，可在已经被选择性地蚀刻过的部分上沉积绝缘材料，从而形成BOX区1715。然后，可在BOX区1715上形成栅极图案1730。然后，参照图17H，在栅极图案1730上沉积绝缘材料，从而形成栅极绝缘区1760。
图18A至图18G是根据本发明另一示例性实施例的制造半导体装置的方法的透视图。
参照图18A，通过沿作为主轴方向的第一方向(例如，Y方向)蚀刻体基底来形成沿第一方向延伸的主体线图案1870。参照图18B，绝缘材料被填充在主体线图案1870的两侧中，从而形成第一绝缘区1890。图18A和图18B的操作分别与图17A和图17B的操作相同，因而这里将不重复对它们的描述。
参照图18C，主体线图案1870和第一绝缘区1890被沿第二方向(例如，Z方向)图案化。主体线图案1870被沿与第一方向垂直的第二方向(例如，Z方向)蚀刻，其中，主体线图案1870沿第一方向延伸。因此，形成了沿第二方向延伸的主体图案1870a、1870b和1870c。在图17C中，第一绝缘区1790未被图案化。然而在图18C中，第一绝缘区1890被图案化。在图18C中示出的图案化操作中，主体线图案1870可被图案化为与主体线图案1870的上端距离预定的长度。
掩模1880覆盖主体线图案1870的将不被图案化的部分和第一绝缘区1890的将不被图案化的部分，然后可只对未被掩模1880覆盖的部分进行图案化操作。
参照图18D至图18E，内表面1884和底表面1886被掩模覆盖，然后底表面1886的掩模被去除。然后，通过去除了掩模的底表面1886来选择性地蚀刻主体图案1870a、1870b和1870c的下端。在图18F中，主体图案1870a、1870b和1870c的下端被选择性地蚀刻，并且主体图案1870a、1870b和1870c的底表面1888被暴露。结果，形成了与基底区1810分开的主体区1870a、1870b和1870c。
参照图18G，可在已经被选择性地蚀刻的部分上沉积绝缘材料，从而形成BOX区1815。可在BOX区1815上形成栅极图案1830。然后，在栅极图案1830上沉积绝缘材料，从而形成栅极绝缘区1860。
已经描述了本发明的示例性实施例，还应注意的是，在不脱离由权利要求的范围限定的本发明的精神和范围的情况下，可进行各种修改，这对本领域技术人员来讲是显然的。

Claims (19)

1、一种半导体装置，所述半导体装置包括：
半导体基底；
栅极图案，设置在半导体基底上；
主体区，设置在栅极图案上；
第一掺杂区和第二掺杂区，其中，栅极图案设置在主体区以及第一掺杂区和第二掺杂区之下。
2、如权利要求1所述的半导体装置，其中，第一掺杂区和第二掺杂区从主体区沿向上方向突出，并且第一掺杂区和第二掺杂区以预定的间隔分开；
所述半导体装置还包括阻挡绝缘区，所述阻挡绝缘区设置在第一掺杂区和第二掺杂区之间。
3、如权利要求1所述的半导体装置，所述半导体装置还包括埋置氧化物绝缘区，所述埋置氧化物绝缘区设置在半导体基底和栅极图案之间。
4、如权利要求1所述的半导体装置，所述半导体装置还包括栅极绝缘区，所述栅极绝缘区设置在栅极图案和主体区之间。
5、如权利要求1所述的半导体装置，所述半导体装置还包括第一绝缘区，所述第一绝缘区设置在栅极图案和主体区中的每个的两侧，其中，第一绝缘区使得栅极图案和主体区与它们的周围环境绝缘。
6、如权利要求1所述的半导体装置，其中，第一掺杂区连接到源极线和位线中的一者；
第二掺杂区连接到位线和源极线中的另一者。
7、如权利要求1所述的半导体装置，其中，半导体装置包括双极结晶体管；
栅极图案是双极结晶体管的基极区；
第一掺杂区是发射极区，第二掺杂区是集电极区，或者第一掺杂区是集电极区，第二掺杂区是发射极区。
8、如权利要求1所述的半导体装置，其中，半导体装置包括双极结晶体管；
双极结晶体管的基极区浮置。
9、如权利要求1所述的半导体装置，其中，主体区是与半导体基底分开的浮置主体区；
主体区和半导体基底由具有相同特性的材料形成。
10、一种半导体基底，所述半导体基底包括：
基底区；
埋置氧化物绝缘区，设置在基底区之上；
栅极图案，利用埋置氧化物绝缘区与基底区分开，并且设置在埋置氧化物绝缘区之上；
栅极绝缘区，设置在栅极图案上；
浮置主体区，利用栅极绝缘区与栅极图案分开，并且设置在栅极绝缘区上；
其中，基底区和浮置主体区由具有相同特性的材料形成。
11、如权利要求10所述的半导体基底，其中，基底区由体半导体基底形成。
12、如权利要求10所述的半导体基底，其中，埋置氧化物绝缘区或栅极绝缘区由硅的氧化物形成。
13、一种半导体装置，所述半导体装置包括：
半导体基底；
至少一个栅极图案，设置在半导体基底上；
至少一个主体区，设置在所述至少一个栅极图案上；
第一掺杂区和第二掺杂区，设置在所述至少一个主体区上。
14、如权利要求13所述的半导体装置，其中，第一掺杂区和第二掺杂区从所述至少一个主体区沿向上方向突出，并且第一掺杂区和第二掺杂区以预定间隔分开，
半导体装置还包括阻挡绝缘区，所述阻挡绝缘区设置在第一掺杂区和第二掺杂区之间。
15、如权利要求13所述的半导体装置，所述半导体装置还包括埋置氧化物绝缘区，所述埋置氧化物绝缘区设置在半导体基底和所述至少一个栅极图案之间。
16、如权利要求13所述的半导体装置，所述半导体装置还包括栅极绝缘区，所述栅极绝缘区设置在所述至少一个栅极图案和所述至少一个主体区之间。
17、如权利要求13所述的半导体装置，所述半导体装置还包括第一绝缘区，所述第一绝缘区设置在所述至少一个栅极图案以及设置在栅极图案上的所述至少一个主体区的两侧，其中，第一绝缘区使所述至少一个栅极图案和所述至少一个主体区与它们的周围环境绝缘。
18、如权利要求13所述的半导体装置，其中，第一掺杂区连接到源极线和位线中的一者；
第二掺杂区连接到位线和源极线中的另一者。
19、一种制造半导体基底的方法，所述方法包括以下步骤：
通过蚀刻体基底来形成至少一个浮置主体图案；
通过蚀刻在所述至少一个浮置主体图案之下的主体区域来将体基底分为基底区和浮置主体区；
在浮置主体区和基底区之间形成栅极图案。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
JP2012256390A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3321899B2 (ja) * 1992-12-04 2002-09-09 株式会社デンソー 半導体装置
US6445032B1 (en) * 1998-05-04 2002-09-03 International Business Machines Corporation Floating back gate electrically erasable programmable read-only memory(EEPROM)
JP2003188383A (ja) * 2001-12-14 2003-07-04 Hitachi Ltd 半導体集積回路装置及びその製造方法
US7042052B2 (en) * 2003-02-10 2006-05-09 Micron Technology, Inc. Transistor constructions and electronic devices
US7102181B1 (en) * 2005-04-22 2006-09-05 International Business Machines Corporation Structure and method for dual-gate FET with SOI substrate
US7589995B2 (en) * 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate

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