TWI736811B - 具有橫向耦合結構和單層閘極的非揮發性記憶體裝置 - Google Patents

具有橫向耦合結構和單層閘極的非揮發性記憶體裝置 Download PDF

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Abstract

一種非揮發性記憶體裝置包括多個單位單元。多個單位單元中的每一個都包括：第一主動區，其被設置在基板中沿第一方向延伸；浮置閘極，其沿第二方向延伸以跨越第一主動區；第一選擇閘極，其被設置為與浮置閘極的第一側表面相鄰以跨越第一主動區；第二選擇閘極，其被設置為與浮置閘極的與第一選擇閘極相背離的第二側表面相鄰以跨越第一主動區；第一介電層，其被設置在浮置閘極和第一選擇閘極之間；以及第二介電層，其被設置在浮置閘極和第二選擇閘極之間。

Description

具有橫向耦合結構和單層閘極的非揮發性記憶體裝置
本公開的各種實施例一般涉及非揮發性記憶體裝置，並且更具體地涉及具有橫向耦合結構和單層閘極的非揮發性記憶體裝置。 相關申請的交叉引用
本申請案主張於2018年2月23日提交的申請號為10-2018-0022198的韓國專利申請的優先權，其全部內容通過引用合併於此。
即使在電源中斷時，非揮發性記憶體裝置也保留它們存儲的資料。已經提出了各種單元結構和單元陣列方案來改善非揮發性記憶體裝置的性能。典型非揮發性記憶體裝置的單位記憶體單元可以採用層疊閘極結構，其包括按順序層疊在半導體基板上的閘極絕緣層（也稱為穿隧絕緣層）、浮置閘極、閘極間介電層和控制閘極。
近來，隨著半導體裝置的製造技術的發展，電子系統變得越來越小，系統單晶片（SOC）產品已被展示為並利用作為高性能數位系統的重要裝置。每個SOC產品可包括在單個晶片中執行各種功能的多個半導體裝置。例如，SOC產品可以包括集成在單個晶片中的至少一個邏輯裝置和至少一個記憶體裝置。因此，可能需要嵌入式非揮發性記憶體裝置的製造技術來將非揮發性記憶體裝置嵌入SOC產品中。
為了將非揮發性記憶體裝置嵌入SOC產品中，非揮發性記憶體裝置的製程技術必須與SOC產品中包括的邏輯裝置的製程技術相容。通常，邏輯裝置採用具有單閘極結構的電晶體，而非揮發性記憶體裝置採用具有層疊閘極結構（即雙閘極結構）的單元電晶體。因此，可能需要複雜的製程技術來製造包括揮發性記憶體裝置和邏輯裝置的SOC產品。因此，採用單層閘極單元結構的非揮發性記憶體裝置作為嵌入式非揮發性記憶體裝置的候選者是非常有吸引力的。也就是說，用於製造邏輯裝置的互補金屬氧化物半導體（CMOS）製程技術可以容易地應用於採用單層閘極來製造非揮發性記憶體裝置。因此，如果SOC產品被設計為包括採用單層閘極單元結構的非揮發性記憶體裝置，則可以使用CMOS製程技術容易地製造SOC產品。
根據實施例，非揮發性記憶體裝置包括多個單位單元。多個單位單元中的每一個包括：第一主動區，其設置在基板中以沿第一方向延伸；浮置閘極，其沿第二方向延伸以跨越第一主動區；第一選擇閘極，其設置為與浮置閘極的第一側表面相鄰，以跨越第一主動區；第二選擇閘極，其設置為與浮置閘極的與第一選擇閘極相背離的第二側表面相鄰，以跨越第一主動區；第一介電層，其設置在浮置閘極的第一側表面和第一選擇閘極的第一側表面之間；以及第二介電層，其設置在浮置閘極的第二側表面和第二選擇閘極的第一側表面之間。
根據實施例，非揮發性記憶體裝置包括多個單位單元，所述多個單位單元分別位於多個行和多個列的相交點處。多個單位單元中的每一個包括第一選擇電晶體、第二選擇電晶體和存儲電晶體。第一選擇電晶體具有耦合到源極線的源極端子、耦合到第一接合端子的汲極端子、以及耦合到字元線的第一選擇閘極端子。第二選擇電晶體具有耦合到第二接合端子的源極端子、耦合到位元線的汲極端子、以及耦合到字元線的第二選擇閘極端子。存儲電晶體具有浮置單層閘極的浮置閘極端子、耦合到第一接合端子的源極端子、以及耦合到第二接合端子的汲極端子。垂直電容性構件被設置成具有耦合到浮置閘極端子的第一端子和耦合到擦除端子的第二端子。第一橫向耦合電容性構件被設置成具有耦合到第一選擇閘極端子的第一端子和耦合到浮置閘極端子的第二端子。第二橫向耦合電容性構件被設置成具有耦合到第二選擇閘極端子的第一端子和耦合到浮置閘極端子的第二端子。
根據實施例，非揮發性記憶體裝置包括第一主動區，該第一主動區沿第一方向延伸並且被設置為在與第一方向相交的第二方向上彼此間隔開。多組第二主動區設置在第一主動區之間。每組第二主動區沿第一方向排列在第一主動區之間的空間中的任何一個空間中。浮置閘極沿第一方向排列以與第一主動區中的每一個相交。這些浮置閘極中的兩個相鄰的浮置閘極的第一端沿第二方向延伸，以與第二主動區中的任何一個重疊。與第一主動區中的一個第一主動區相交的浮置閘極與同第一主動區中的另一個第一主動區相交的浮置閘極間隔開。提供沿第二方向延伸的第一選擇閘極。第一選擇閘極中的每一個設置在按直線排列的浮置閘極的第一側處以與所有第一主動區相交。提供沿第二方向延伸的第二選擇閘極。第二選擇閘極中的每一個設置在按直線排列的浮置閘極的第二側處以與所有第一主動區和一些第二主動區相交。導電連接線沿第一方向排列。導電連接線中的每一條將分別設置在浮置閘極中的每一個的兩側處的第一選擇閘極和第二選擇閘極彼此連接。
根據實施例，非揮發性記憶體裝置包括第一主動區，該第一主動區沿第一方向延伸並且被設置為在與第一方向相交的第二方向上彼此間隔開。多組第二主動區被設置在第一主動區之間。每組第二主動區沿第一方向排列在第一主動區之間的空間中的任何一個中。浮置閘極沿第一方向排列以與第一主動區中的每個相交。浮置閘極中的兩個相鄰的浮置閘極的第一端沿第二方向延伸以與第二主動區中的任何一個重疊，並且與第一主動區中的一個相交的浮置閘極與同第一主動區中的另一個相交的浮置閘極間隔開。提供沿第二方向延伸的第一選擇閘極。第一選擇閘極中的每一個設置在按直線排列的浮置閘極的第一側處以與所有第一主動區相交。提供沿第二方向延伸的第二選擇閘極。第二選擇閘極中的每一個設置在按直線排列的浮置閘極中的任何一個的第二側處，以在不與第二主動區重疊的情況下與第一主動區中的任何一個相交。導電連接線沿第一方向排列。導電連接線中的每一條將第一選擇閘極和第二選擇閘極彼此連接，所述第一選擇閘極和第二選擇閘極分別設置在與第一主動區中的第一個第一主動區相交的浮置閘極中的每一個的第一側和第二側處。提供附加導電連接線。附加導電連接線中的每一個將第一選擇閘極中的一個連接到與第一主動區中的第二個至最後一個第一主動區相交的第二選擇閘極中的任何一個。
在以下實施方案的描述中，應理解術語“第一”和“第二”旨在標識元件，但不用於僅定義元件本身或用於意指特定序列。另外，當一個元件被稱為位於另一個元件的“上”、“之上”、“上方”、“之下”或“下方”時，它旨在意味著相對位置關係，但不用於限制某些情況，即元件直接接觸另一元件，或者在它們之間存在至少一個居間元件。因此，這裡使用的諸如“上”、“之上”、“上方”、“之下”、“下方”、“下”等術語僅用於描述特定實施例的目的，並非旨在限制了本公開的範圍。此外，當一個元件被稱為“連接”或“耦合”到另一個元件時，該元件可以直接電或機械地連接或耦合到另一個元件，或者可以通過替換之間的另一個元件形成連接關係或耦合關係。
各種實施例涉及具有橫向耦合結構和單層閘極的非揮發性記憶體裝置。
具有層疊閘極結構的非揮發性記憶體裝置可以提供垂直耦合結構，當將閘極電壓施加到層疊閘極結構的控制閘極時，該垂直耦合結構將耦合電壓誘導到層疊閘極結構的浮置閘極。然而，在具有單層閘極的非揮發性記憶體裝置的情況下，必須將閘極電壓施加到形成在基板中的接合區以將耦合電壓誘導到浮置閘極，因為在非揮發性記憶體裝置中沒有設置控制閘極。在這種情況下，由於與具有層疊閘極結構的非揮發性記憶體裝置相比，具有單層閘極的非揮發性記憶體裝置通常具有相對低的單元耦合比，因此可能有必要增加具有單層閘極的非揮發性記憶體裝置的閘極電壓，以獲得與具有層疊閘極結構的非揮發性記憶體裝置相同的性能。結果，具有單層閘極的非揮發性記憶體裝置的功耗可能高於具有層疊閘極結構的非揮發性記憶體裝置的功耗。因此，以下實施例可以提供具有橫向耦合結構的非揮發性記憶體裝置，該橫向耦合結構表現出高於層疊閘極結構的垂直耦合結構的單元耦合比的單元耦合比，以便在不增加其功耗的情況下提高單元性能。另外，根據以下實施例的非揮發性記憶體裝置可以具有如下單元佈局圖，其足以將耦合到所選單元中的位元線的接合區與同所選單元相鄰的另一單元的浮置閘極分離，以便抑制程式化干擾現象，即施加到所選單元的位元線的電壓影響未被選擇但與所選單元相鄰的另一單元。下面將參考附圖詳細描述根據各種實施例的非揮發性記憶體裝置。
圖1是示出根據本公開的實施例的非揮發性記憶體裝置的單位單元100的示例的佈局圖。圖2是沿圖1中的線Ⅰ-Ⅰ'截取的截面圖，並圖3是沿圖1中的線Ⅱ-Ⅱ'截取的截面圖。在圖1、2和3中，相同的附圖標記表示相同的元件。參見圖1，根據實施例的非揮發性記憶體裝置的單位單元100可包括設置在基板（圖2和圖3中的101）中的第一井區110和第二井區120。第一井區110可以具有與第二井區120的導電類型相反的導電類型。例如，第一井區110可以是P型井（也稱為p井），並且第二井區120可以是N型井（也稱為n井。第一井區110可以通過井接觸部161耦合到井偏壓線WBL。第一主動區131可以設置在第一井區110中。第一主動區131可以由隔離層（圖2和3的102）限定。第一主動區131可以在第一方向（對應於圖1中的橫向方向）上延伸。
浮置閘極140可以在第二方向（對應於圖1中的垂直方向）上延伸以與第一主動區131相交。浮置閘極140可以具有彼此面對的第一側表面140-1和第二側表面140-2。第一選擇閘極151可以在第二方向上延伸以與浮置閘極140平行，並且可以定位成與同浮置閘極140的第一側表面140-1相鄰的第一主動區131相交。第一選擇閘極151可以具有彼此面對的第一側表面151-1和第二側表面151-2。第一選擇閘極151的第一側表面151-1可以面對浮置閘極140的第一側表面140-1。第二選擇閘極152可以在第二方向上延伸以與浮置閘極140平行，並且可以定位成與同浮置閘極140的第二側表面140-2相鄰的第一主動區131相交。第二選擇閘極152可以具有彼此面對的第一側表面152-1和第二側表面152-2。第二選擇閘極152的第一側表面152-1可以面對浮置閘極140的第二側表面140-2。結果，浮置閘極140可以設置在第一選擇閘極151和第二選擇閘極152之間。浮置閘極140可以與第一選擇閘極151和第二選擇閘極152中的每一個間隔開。
第一介電層155可以設置在浮置閘極140的第一側表面140-1和第一選擇閘極151的第一側表面151-1之間。浮置閘極140、第一介電層155和第一選擇閘極151可以沿第一方向彼此重疊。浮置閘極140、第一介電層155和第一選擇閘極151可以提供第一橫向耦合電容性構件CL1。第二介電層156可以設置在浮置閘極140的第二側表面140-2和第二選擇閘極152的第一側表面152-1之間。浮置閘極140、第二介電層156和第二選擇閘極152可以沿第一方向彼此重疊。浮置閘極140、第二介電層156和第二選擇閘極152可以提供第二橫向耦合電容性構件CL2。
第一選擇閘極151和第二選擇閘極152可以通過導電連接線153彼此電連接。導電連接線153可以在第一方向上延伸。導電連接線153的第一端部可以與第一選擇線151的端部的第一側表面151-1直接接觸。導電連接線153的第二端部可以與第二選擇閘極152的端部的第一側表面152-1直接接觸。在一個實施例中，導電連接線153在平面視圖中可以不與第一主動區131重疊，並且可以設置在包圍第一主動區131的隔離層102上。字元線接觸部162可以設置在導電連接線153上，用於將導電連接線153耦合到字元線WL。在當將偏置電壓施加到字元線WL時的操作中，偏置電壓可以通過導電連接線153施加到第一和第二選擇閘極151和152兩者。
參見圖1和圖2，多個接合區和多個通道區可以設置在第一主動區131中。第一主動區131可以通過隔離層102限定設置在基板101中的第一井區110的上部。第一接合區171、第一通道區181、第二接合區172、第二通道區182、第三接合區173、第三通道區183和第四接合區174在第一方向上可以順序且連續地排列在第一主動區131中。因此，第一接合區171和第二接合區172可以通過第一通道區181彼此間隔開。第二接合區172和第三接合區173可以通過第二通道區182彼此間隔開，第三接合區173和第四接合區174可以通過第三通道區183彼此間隔開。在一個實施例中，第一接合區171的側表面和第四接合區174的側表面可以與隔離層102的側表面接觸。
第一、第二、第三和第四接合區171、172、173和174所有可以具有與第一井區110的導電類型相反的導電類型。例如，如果第一井區110是P型井區，則第一、第二、第三和第四接合區171、172、173和174所有都可以是N型接合區。如圖2中所示，第一通道區181可以與第一選擇閘極151垂直地重疊。第一閘極絕緣層191可以設置在第一通道區181和第一選擇閘極151之間。第二通道區182可以與浮置閘極140垂直重疊。第二閘極絕緣層192可以設置在第二通道區182和浮置閘極140之間。第三通道區183可以與第二選擇閘極152垂直地重疊。第三閘極絕緣層193可以設置在第三通道區183和第二選擇閘極152之間。
第一接合區171可以設置在隔離層102和第一通道區181之間的第一主動區131中。第一接合區171可以通過源極線接觸部163耦合到源極線SL。第二接合區172可以設置在第一通道區181和第二通道區182之間的第一主動區131中。可以沒有直接施加到第二接合區172的偏置電壓。第三接合區173可以設置於在第二通道區182和第三通道區183之間的第一主動區131中。可以沒有直接施加到第三接合區173的偏置電壓。第四結174可以設置在第三通道區183和隔離層102之間的第一主動區131中。第四結174可以通過位元線接觸部164耦合到位元線BL。
如參考圖1所述，浮置閘極140、第一介電層155和第一選擇閘極151可以提供第一橫向耦合電容性構件電容性構件CL1。第一橫向耦合電容性構件CL1的第一電容值C1可以由第一介電層155在第一方向上的厚度、第一介電層155的沿著與第二方向平行的線截取的橫截面積、以及第一介電層155的介電常數來確定。此外，浮置閘極140、第二介電層156和第二選擇閘極152可以提供第二橫向耦合電容性構件CL2。第二橫向耦合電容性構件CL2的第二電容值C2可以由第二介電層156在第一方向上的厚度、第二介電層156的沿著與第二方向平行的線截取的垂直橫截面積、以及第二介電層156的介電常數來確定。在一個實施例中，第一電容值C1可以基本上等於第二電容值C2。例如，第一介電層155在第一方向上的厚度和第一介電層155在第二方向上的寬度可以分別基本上等於第二介電層156在第一方向上的厚度和第二介電層156在第二方向上的寬度。浮置閘極140、第二閘極絕緣層192和第一主動區131（即，第一井區110）可以提供第一垂直電容性構件CV1。對應於第一垂直電容性構件CV1的電容值的第三電容值C3可以由第二閘極絕緣層192的垂直厚度、第二閘極絕緣層192的與第一主動區131重疊的水平橫截面積、以及第二閘極絕緣層192的介電常數確定。
參見圖1和圖3，第二主動區132可以設置在第二井區120中。第二井區120可以包圍基板101中的第二主動區132。第二主動區132可以由隔離層102限定。在平面視圖中，第二主動區132可以設置為不與第一選擇閘極151重疊。相反，第二主動區132可以設置為在平面視圖中與第二選擇閘極152的一部分重疊。第二主動區132中的第二井區120的頂表面可以與第二閘極絕緣層192和第三閘極絕緣層193接觸。第二井區120可以通過擦除線接觸部165而耦合到擦除線EL。儘管未在附圖中示出，但是可以在第二井區120中設置重摻雜接觸區，用於減小擦除線接觸部165和第二井區120之間的接觸電阻值。浮置閘極140、第二閘極絕緣層192和第二主動區132（即，第二井區120）可以提供第二垂直電容性構件CV2。對應於第二垂直電容性構件CV2的電容值的第四電容值C4可以由第二閘極絕緣層192的垂直厚度、第二閘極絕緣層192的與第二主動區132重疊的水平橫截面積、以及第二閘極絕緣層192的介電常數來確定。
在根據實施例的非揮發性記憶體裝置的單位單元100中，可以使用熱電子注入機制來執行程式化操作，並且可以使用福勒-諾得海姆（Fowler-Nordheim，F-N）穿隧機制來執行擦除操作。在程式化操作期間，在第一主動區131中可能發生熱電子注入現象，其中熱電子被注入到浮置閘極140中。相反，在擦除操作期間，根據F-N穿隧機制，電子從第二主動區132中的浮置閘極140射出。在程式化操作期間，可以在浮置閘極140處誘導耦合電壓。耦合電壓可以由施加到第一和第二選擇閘極151和152的字元線電壓而誘導。在浮置閘極140處誘導的耦合電壓Vfg可以用以下等式1來表示。
Figure 02_image001
(等式 1)
在等式1中，“C1”、“C2”、“C3”和“C4”表示第一橫向耦合電容性構件CL1、第二橫向耦合電容性構件CL2、第一垂直電容性構件CV1、和第二垂直電容性構件CV2的電容值。另外，“Vwl”表示施加到第一和第二部分閘極151和152兩者的字元線電壓，“Vpw”表示施加到第一井區110的電壓，“Vnw”表示施加到第二井區120的電壓。從等式1可以看出，如果字元線電壓“Vwl”被施加到第一和第二選擇閘極151和152兩者，則與字元線電壓“Vwl”僅施加到第一和第二選擇閘極151和152中的任何一個的情況相比較，在浮置閘極140處誘導的耦合電壓Vfg可以變得更高。下面將參考圖4到9詳細描述根據本發明的實施例的單位單元100的程式化操作、擦除操作和讀取操作。
圖4和圖5是示出根據本公開的實施例的單位單元100的程式化操作的橫截面視圖。圖4中示出的橫截面視圖與沿圖1中的線Ⅰ-Ⅰ'截取的橫截面視圖基本相同，並且圖5中示出的橫截面視圖與沿圖1中的線Ⅱ-Ⅱ'截取的橫截面視圖基本相同。參考圖4和5，可以將正程式化電壓+Vpp（例如+ 6V）施加到字元線WL，以對單位單元100進行程式化。源極線SL可以接地，並且可以將正位元線程式化電壓+Vblp（例如+4.5V）施加到位元線BL。正位元線程式化電壓+Vblp可以低於正程式化電壓+Vpp。另外，井偏壓線WBL也可以接地。可以通過井偏壓線WBL將接地電壓施加到第一井區110，並且可以使擦除線EL浮置。因此，第二井區120可以被浮置。
正程式化電壓+Vpp可以通過字元線WL、字元線接觸部162和導電連接線153施加到第一和第二選擇閘極151和152兩者。因此，在第一和第三通道區181和183中可以形成N型反轉通道。當在第一通道區181中形成N型反轉通道時，第二接合區172可以具有與通過源極線SL施加到第一接合區171的接地電壓基本相同的電勢。另外，由於在第三通道區183中形成N型反轉通道，所以第三接合區173可以具有與通過位元線BL施加到第四接合區174的正位元線程式化電壓+Vblp基本相同的電勢。在這種情況下，由於在浮置閘極140處誘導出由等式1表示的耦合電壓Vfg，並且接地電壓和正位元線程式化電壓+Vblp分別被施加到第二和第三接合區172和173，所以通過在第二和第三接合區172和173之間建立的橫向電場可以在第三接合區173附近產生熱電子。在第三接合區173附近產生的熱電子可以通過在浮置閘極140和第二通道區182之間建立的垂直電場穿過第二閘極絕緣層192而注入到浮置閘極140中。結果，由於單位單元100的閾值電壓可以正向增加，所以可以對單位單元100進行程式化。
圖6和7是示出根據本公開的實施例的單位單元100的擦除操作的橫截面視圖。圖6中示出的橫截面視圖與沿圖1中的線Ⅰ-Ⅰ'截取的橫截面視圖基本相同，並且圖7中示出的橫截面視圖與沿圖1中的線Ⅱ-Ⅱ'截取的橫截面視圖基本相同。參見圖6和7，可以將正擦除電壓+Vee（例如+15V）施加到擦除線EL以擦除單位單元100。字元線WL、源極線SL和位元線BL可以接地。另外，井偏壓線WBL也可以接地。因此，可以通過井偏壓線WBL將接地電壓施加到第一井區110。第二井區120可以具有與施加到擦除線EL的正擦除電壓+Vee基本相同的電勢。
由於字元線WL接地且第一井區110具有接地電壓的電勢，因此在第一主動區131中限定的第一、第二和第三通道區181、182和183中的任何一個中不形成通道，以及在浮置閘極140與第一主動區131之間的電壓差可以基本為零，從而忽略不計。相反，可以跨在浮置閘極140和第二主動區132之間的第二閘極絕緣層192建立對應於正擦除電壓+Vee的垂直電場。因此，浮置閘極140中的電子可以通過垂直電場穿過第二閘極絕緣層192注入到第二主動區132。當來自浮置閘極140的電子注入到第二主動區132中時，單位單元100的閾值電壓降低並且單位單元100被擦除。
圖8和9是示出根據本公開的實施例的單位單元100的讀取操作的橫截面視圖。圖8中示出的橫截面視圖與沿圖1中的線Ⅰ-Ⅰ'截取的橫截面視圖基本相同，並且圖9中示出的橫截面視圖與沿圖1中的線Ⅱ-Ⅱ'截取的橫截面視圖基本相同。參見圖8和9，可以將正讀取電壓+Vrr（例如+2.5V）施加到字元線WL，用於讀取存儲在單位單元100中的資料。正讀取電壓+Vrr可以設置為能夠在至少第一和第三通道區181和183中形成反轉通道的電壓位準。源極線SL可以接地，並且正位元線讀取電壓+Vblr（例如+1V）可以施加到位元線BL。正位元線讀取電壓+Vblr可以低於正讀取電壓+Vrr。另外，井偏壓線WBL可以接地以讀取存儲在單位單元100中的資料。第一井區110也可以通過井偏壓線WBL接地。擦除線EL可以是浮置的。因此，第二井區120也可以是浮置的。
正讀取電壓+Vrr可以通過字元線WL、字元線接觸部162和導電連接線153施加到第一和第二選擇閘極151和152兩者。因此，可以在第一和第三通道區181和183兩者中形成N型反轉通道。當在第一通道區181中形成N型反轉通道時，第二接合區172可以具有與通過源極線SL施加到第一接合區171的接地電壓基本相同的電勢。另外，由於N型反轉通道形成在第三通道區183中，所以第三接合區173可以具有與通過位元線BL施加到第四接合區174的正位元線讀取電壓+Vblr基本相同的電勢。
可以在浮置閘極140處誘導出由等式1表示的耦合電壓Vfg，並且可以根據單位單元100是具有程式化狀態、還是具有擦除狀態來確定是否在第二通道區182中形成反轉通道。例如，如果單位單元100具有程式化狀態（即，相對高的閾值電壓），則可以不在第二通道區182中形成反轉通道，並且沒有電流流過位元線BL和源極線SL。代替地，如果單位單元100具有擦除狀態（即，相對低的閾值電壓），則可以在第二通道區182中形成N型反轉通道，並且單元電流可以流過位元線BL和源極線SL。因此，可以通過在讀取操作期間感測流過位元線BL的單元電流來確定單位單元100是具有程式化狀態、還是具有擦除狀態。
圖10是示出根據本公開的實施例的非揮發性記憶體裝置的單位單元的等效電路圖200。圖10中示出的等效電路圖200對應於參照圖1、圖2和圖3描述的單位單元100。參見圖10，等效電路圖200可以包括具有第一選擇閘極端子SG1的第一選擇電晶體210、具有第二選擇閘極端子SG2的第二選擇電晶體220、以及具有浮置閘極端子FG的存儲電晶體230。第一選擇閘極端子SG1和第二選擇閘極端子SG2可以共同耦合到字元線WL。浮置閘極端子FG可以耦合到第二垂直電容性構件（圖3的CV2）的一個端子、第一橫向耦合電容性構件（圖1、2和3的CL1）的一個端子、以及第二橫向耦合電容性構件（圖1、2和3的CL2）的一個端子。第二垂直電容性構件CV2的另一個端子可以耦合到擦除線EL。第一橫向耦合電容性構件CL1的另一個端子可以耦合到第一選擇閘極端子SG1。第二橫向耦合電容性構件CL2的另一個端子可以耦合到第二選擇閘極端子SG2。
第一選擇電晶體210的源極端子S可以耦合到源極線SL。第二選擇電晶體220的汲極端子D可以耦合到位元線BL。第一選擇電晶體210的汲極端子和存儲電晶體230的源極端子可以耦合到對應於圖2的第二接合區172的第一接合端子J1。第一接合端子J1可以用作第一選擇電晶體210的汲極接合區並且用作存儲電晶體230的源極接合區。第二選擇電晶體220的源極端子和存儲電晶體230的汲極端子可以耦合到對應於圖2的第三接合區173的第二接合端子J2。第二接合端子J2可以用作第二選擇電晶體220的源極接合區並且用作存儲電晶體230的汲極接合區。第一選擇電晶體210、第二選擇電晶體220和存儲電晶體230彼此共用的塊體區可以耦合到井偏壓線（圖1的WBL）。
具有等效電路圖200的單位單元的程式化操作、擦除操作和讀取操作可以使用與參考圖4至圖9描述的相同的方法來執行。因此，為了程式化具有等效電路圖200的單位單元，將正程式化電壓和正位元線程式化電壓分別施加到字元線WL和位元線BL，源極線SL和井偏壓線WBL接地，並且擦除線EL浮置。在上述偏壓條件下，在存儲電晶體230的塊體區中產生熱電子並該熱電子被注入到存儲電晶體230的浮置閘極端子FG中。結果，使用字元線WL作為閘極電極的單位單元的閾值電壓變得更高，並且單位單元被程式化。
為了執行擦除操作，在字元線WL、源極線SL、位元線BL和井偏壓線WBL所有都接地的時候，將正擦除電壓施加到擦除線EL。在上述偏壓條件下，存儲在存儲電晶體230的浮置閘極端子FG中的電子通過第二垂直電容性構件CV2被注入存儲電晶體230的塊體區中，並通過擦除線EL移出單位單元。結果，使用字元線WL作為閘極電極的單位單元的閾值電壓降低，並且單位單元被擦除。
為了執行讀取操作，將正讀取電壓和正位元線讀取電壓分別施加到字元線WL和位元線BL，使源極線SL和井偏壓線WBL接地，並且使擦除線EL浮置。在上述偏壓條件下，如果單位單元具有程式化狀態以具有相對高的閾值電壓，則沒有電流可以流過位元線BL。代替地，如果單位單元具有擦除狀態以具有相對低的閾值電壓，則單元電流可以流過位元線BL。
圖11是示出在其中圖1的單位單元100重複排列的單元陣列300的示例的佈局圖。單元陣列300可以包括以矩陣形式排列的多個單位單元100。因此，多個單位單元100可以分別位於多個行和多個列的相交點處。在圖11的單元陣列300中僅省略了第一介電層155（設置在圖1的第一選擇閘極151和浮置閘極140之間）以及第二介電層156（設置在圖1的第二選擇閘極152和浮置閘極140之間）的指示。單元陣列300示出了參考圖1描述的第一和第二橫向耦合電容性構件CL1和CL2。參見圖11，單元陣列300可以包括第一井區310-1和310-2以及第二井區320-1和320-2，它們交替排列以在第二方向上彼此間隔開。第一井區310-1（對應於第一井區310-1和310-2中的第一個）可以由排列在第一列R0中的單位單元100共用。第二井區320-1（對應於第二井區320-1和320-2中的第一個）可以由排列在第一列R0中的單位單元100和排列在第二列R1中的單位單元100共用。第一井區310-2（對應於第一井區310-1和310-2中的第二個）可以由排列在第二列R1和第三列R2中的單位單元100共用。第二井區320-2（對應於第二井區320-1和320-2中的第二個）可以由排列在第三列R2和第四列R3中的單位單元100共用。在一個實施例中，第一井區310-1和310-2可以是P型井區，第二井區320-1和320-2可以是N型井區。
第一主動區331-1（對應於第一主動區331-1、331-2和331-3中的第一個）可以設置在第一井區310-1中。第一主動區331-2（對應於第一主動區331-1、331-2和331-3中的第二個）和第一主動區331-3（對應於第一主動區331-1、331-2和331-3中的第三個）可以設置成在第一井區310-2中在第二方向上彼此間隔開。第一主動區331-1、331-2和331-3中的每一個可以具有在第一方向上延伸的條帶形狀。第一主動區331-1、331-2和331-3可以分別設置在列R0，R1和R2中，使得第一主動區331-1、331-2和331-3中的每一個由排列在第一至第三列R0，R1和R2中的任何一個中的單位單元共用。例如，第一主動區331-1可以由排列在第一列R0中的單位單元共用，第一主動區331-2可以由排列在第二列R1中的單位單元共用，以及第一主動區331-3可以由排列在第三列R2中的單位單元共用。
第一組第二主動區332-1可以設置成在第二井區320-1中在第一方向上彼此間隔開。第二組第二主動區332-2可以設置成在第二井區320-2中在第一方向上彼此間隔開。所有第一組第二主動區332-1可以耦合到第一擦除線EL0。所有第二組第二主動區332-2可以耦合到第二擦除線EL1。第n組第二主動區332-n可以由排列在第（2（n - 1）+1）列中的單位單元和排列在第（2（n - 1）+2）列中的單位單元共用，其中，“n”表示自然數。因此，如果“n”是1，則第一組第二主動區332-1可以由第一列R0中的單位單元和第二列R1中的單位單元共用。另外，如果“n”是2，則第二組第二主動區332-2可以由第三列R2中的單位單元和第四列R3中的單位單元共用。第n組第二主動區332-n當中的在第一方向上的第m個第二主動區可以由位於第（2（n - 1）+1）列和第（2（m - 1）+1）行的相交點處的單位單元、位於第（2（n - 1）+2）列和第（2（m - 1）+1）行的相交點處的單位單元、位於在第（2（n - 1）+1）列和第（2（m - 1）+2）行的相交點處的單位單元、以及位於第（2（n - 1）+2）列和第（2（m - 1）+2）行的相交點的單位單元共用，其中，“m”表示自然數。因此，如果“n”是1並且“m”是1，則第一組第二主動區332-1當中最左邊的一個可以由位於第一列R0和第一行CLM0的相交點處的單位單元、位於第二列R1和第一行CLM0的相交點處的單位單元、位於第一列R0和第二行CLM1的相交點處的單位單元、以及位於第二列R1和第二行CLM1的相交點處的單位單元共用。代替地，如果“n”是1並且“m”是2，則第一組第二主動區332-1當中的最左邊第二個（即，圖11中的中間一個）可以由位於第一列R0和第三行CLM2的相交點處的單位單元、位於第二列R1和第三行CLM2的相交點處的單位單元、位於第一列R0和第四行CLM3的相交點處的單位單元、和位於第二列R1和第四行CLM3的相交點處的單位單元共用。另外，如果“n”是1並且“m”是3，則第一組第二主動區332-1當中的最左邊第三個（即，圖11中最右邊的一個）可以由位於第一列R0和第五行CLM4的相交點處的單位單元、位於第二列R1和第五行CLM4的相交點處的單位單元、位於第一列R0和第六行CLM5的相交點處的單位單元、和位於第二列R1和第六行CLM5的相交點處的單位單元共用。此外，如果“n”是2，則第二組第二主動區332-2中的每一個可以以與上面結合“n”為1的情況相同的方式由單位單元共用。
對應於圖1中所示的浮置閘極140的浮置閘極340可以在第一方向和第二方向上設置成彼此間隔開。每個浮置閘極340可以被分配在任何一個單位單元中。具體地，排列在預定列中在第一方向上彼此間隔開的浮置閘極340可以分別被分配在被排列在預定列中的單位單元中。例如，排列在第一列R0中的浮置閘極340中的最左邊的一個可以被分配在位於第一列R0和第一行CLM0的相交點處的單位單元中。每個浮置閘極340可以設置為與彼此相鄰的第一井區310-1或310-2和第二井區320-1或320-2重疊。例如，分配在被排列在第一列R0中的每個單位單元中的浮置閘極340可以設置為與彼此相鄰的第一井區310-1和第二井區320-1重疊。另外，分配在被排列在第二列R1中的每個單位單元中的浮置閘極340可以設置為與彼此相鄰的第一井區310-2和第二井區320-1重疊。
每個浮置閘極340可以在第二方向上延伸以在平面視圖中與設置在第一井區310-1和310-2中的一個中的第一主動區331-1、331-2和331-3中的任何一個相交。例如，分配在被排列在第一列R0中的單位單元中的浮置閘極340可以設置為與第一主動區331-1、331-2和331-3的第一個第一主動區331-1相交。另外，分配在被排列在第二列R1中的單位單元中的浮置閘極340可以設置為與第一主動區331-1、331-2和331-3的第二個第一主動區331-2相交。在平面視圖中，每個浮置閘極340的一端可以與第二主動區332-1和332-2中的任何一個重疊。例如，包括在分別位於第一和第二列R0和R1以及第一和第二行CLM0和CLM1的四個相交點處的單位單元100中的浮置閘極340的第一端可以與第一組第二主動區332-1當中最左邊的一個重疊。另外，包括在分別位於第一和第二列R0和R1以及第三和第四行CLM2和CLM3的四個相交點處的單位單元100中的浮置閘極340的第一端可以與第一組第二主動區332-1當中的最左邊第二個（即，中間一個）重疊。
第一選擇閘極351中的一個和第二選擇閘極352中的一個可以設置在這些浮置閘極340中的特定一個浮置閘極的兩側與該特定浮置閘極340平行。例如，在排列在奇數行CLM0、CLM2和CLM4中的每個單位單元中，第一選擇閘極351和第二選擇閘極352可以分別設置在浮置閘極340的左側和右側。相反，在排列在偶數行CLM1，CLM3和CLM5中的每個單位單元中，第一選擇閘極351和第二選擇閘極352可以分別設置在浮置閘極340的右側和左側。因此，如果“i”是偶數，則設置在第i行中的第二選擇閘極352可以被設置為與設置在第（i - 1）行中的第二選擇閘極352相鄰並且面對設置在第（i - 1）行中的第二選擇閘極352。另外，設置在第i行中的第一選擇閘極351可以設置為與設置在第（i + 1）行中的第一選擇閘極351相鄰並且面對設置在第（i + 1）行中的第一選擇閘極351。
每行中的第一選擇閘極351和第二選擇閘極352可以在第二方向上延伸，以與所有第一井區310-1和310-2以及第二井區320-1和320-2（它們交替排列在第二個方向）重疊。每個第一選擇閘極351可以在第二方向上延伸，以與設置在第一井區310-1和310-2中的所有第一主動區331-1、331-2和331-3重疊，但是不與設置在第二井區320-1和320-2中的第二主動區332-1和332-2重疊。相反，每個第二選擇閘極352可以在第二方向上延伸，以與設置在第一井區310-1和310-2中的所有第一主動區331-1、331-2和331-3、設置在第二井區320-1中的第二主動區332-1中的任何一個、以及設置在第二井區320-2中的第二主動區332-2中的任何一個重疊。設置在每行中的第一選擇閘極351和第二選擇閘極352可以通過對應於圖1中所示的導電連接線153的導電連接線353彼此耦合。排列在每行中的單位單元可以共用通過導電連接線353而彼此耦合的第一和第二選擇閘極351和352。將第一行R0中的第一和第二選擇閘極351和352彼此連接的導電連接線353可以耦合到第一字元線WL0。類似地，第二至第六行CLM1~CLM5中的導電連接線353可以分別耦合到第二至第六字元線WL1~WL5。
對應於圖1和圖2中所示的第一接合區171的第一接合區371可以分別設置在與第一和第六行CLM0和CLM5中的第一選擇閘極351相鄰的第一主動區331-1、331-2和331-3的兩端中。第一接合區371也可以設置在彼此相鄰的一對第一選擇閘極351之間的第一主動區331-1、331-2和331-3中。因此，第一接合區371可以由排列在第i行和第（i + 1）行中的單位單元共用（其中，“i”是偶數）。所有第一接合區371可以耦合到源極線SL。對應於圖1和圖2中所示的第二接合區172的第二接合區372可以設置在第一選擇閘極351和與第一選擇閘極351相鄰的浮置閘極340之間的第一主動區331-1、331-2和331-3中。對應於圖1和圖2中所示的第三接合區173的第三接合區373可以設置在第二選擇閘極352和與第二選擇閘極352相鄰的浮置閘極340之間的第一主動區331-1、331-2和331-3中。對應於圖1和圖2中所示的第四接合區174的第四接合區374可以分別設置在彼此相鄰的一對第二選擇閘極352之間的第一主動區331-1、331-2和331-3中。如果“j”是奇數，則第四接合區374可以由排列在第j行和第（j + 1）行中的單位單元共用。設置在第一、第二和第三列R0、R1和R2中的每一個中的第四接合區374可以耦合到第一至第三位元線BL0、BL1和BL2中的任何一個。第一接合區371可以對應於單位單元的源極區，第四接合區374可以對應於單位單元的汲極區。
源極線SL可以耦合到在所有列和所有行中排列的單位單元的所有第一接合區371。相反，位元線BL0、BL1和BL2中的每一個可以耦合到排列在第一至第三列R0、R1和R2中的任何一個中的單位單元的所有第四接合區374。因此，設置在第一列R0中的第一主動區331-1中的第四接合區374可以耦合到第一位元線BL0，並且設置在第二列R1中的第一主動區331-2中的第四接合區374可以耦合到第二位元線BL1。另外，設置在第三列R2中的第一主動區331-3中的第四接合區374可以耦合到第三位元線BL2。如果“j”是奇數，則排列在第j列和第（j + 1）行中的所有單位單元可以耦合到擦除線EL0和EL1中的任何一個。因此，設置在第一和第二列R0和R1中的第一組第二主動區332-1可以耦合到第一擦除線EL0，並且設置在第三和第四列R2和R3中的第二組第二主動區332-2可以耦合到第二擦除線EL1。
圖12是沿圖11中的線Ⅲ-Ⅲ'截取的橫截面視圖。在圖12中，與圖11中使用的相同的附圖標記數位或相同的附圖標記字母表示相同的元件。圖11中所示的單元陣列300的程式化操作、擦除操作和讀取操作可以使用與參考圖4至圖9描述的基本相同的偏壓條件來執行。特別地，根據單元陣列300的配置，在將正位元線程式化電壓+ Vblp施加給從位元線中選擇的任何一個位元線以執行程式化操作時，由於存在第二選擇閘極352，所以可以有效地抑制單元到單元干擾現象。參見圖12，第一井區310-1可以設置在基板301的上部中，以沿第一方向延伸。由隔離層302限定的第一主動區331-1可以設置在第一井區310-1的上部中。
位於第一列R0和第一行CLM0的相交點處的單位單元11和位於第一列R0和第二行CLM1的相交點處的單位單元12可以沿第一方向連續設置。單位單元11和單位單元12中的每一個可以被配置為具有浮置閘極340、第一選擇閘極351和第二選擇閘極352。第一閘極絕緣層391可以設置在第一選擇閘極351和第一主動區331-1的表面之間。第二閘極絕緣層392可以設置在浮置閘極340和第一主動區331-1的表面之間。第三閘極絕緣層393可以設置在第二選擇閘極353和第一主動區331-1的表面之間。
單位單元11可以與單位單元12共用第四接合區374，並且單位單元11和單位單元12可以具有與第四接合區374對稱的結構。因此，單位單元11的第一至第三接合區371、372和373以及單位單元12的第一至第三接合區371、372和373可以相對於第四接合區374對稱。單位單元11和12的第一接合區371可以耦合到源極線SL。第四接合區374可以耦合到第一位元線BL0。單位單元11的第一選擇閘極351和第二選擇閘極352可以耦合到第一字元線WL0。單位單元12的第一選擇閘極351和第二選擇閘極352可以耦合到第二字元線WL1。
為了選擇性地程式化單位單元11，可以將正程式化電壓+Vpp施加到第一字元線WL0，並且可以將正位元線程式化電壓+Vblp施加到第一位元線BL0。另外，源極線SL和第一井區310-1可以接地。連接到對應於未選擇的單位單元的單位單元12的第二字元線WL1可以接地。由於第一位元線BL0由單位單元11和12共用，因此單位單元11和12二者都可以通過第一位元線BL0接收正位元線程式化電壓+Vblp。
在上述偏壓條件下，單位單元11可以通過參考圖4和5描述的熱電子注入機制選擇性地被程式化。然而，在對應於未選擇的單位單元的單位單元12的情況下，即使正位元線程式化電壓+Vblp被施加到第一位元線BL0，單位單元12也可能不被程式化，因為第二字元線WL1接地。儘管單位單元11和12二者共用正位元線程式化電壓+Vblp被施加於的第一位元線BL0，但是未選擇的單位單元12的第二選擇閘極352可以防止施加到第一位元線BL0的正位元線程式化電壓+Vblp在所選擇的單位單元11的程式化操作期間影響未選擇的單位單元12，因為未選擇的單位單元12的第二選擇閘極352設置在耦合到第一位元線BL0的第四接合區374和未選擇的單位單元12的浮置閘極340之間。結果，在選擇性地對單位單元11進行程式化時，未選擇的單位單元12的第二選擇閘極352可以抑制程式化干擾現象，即不期望地將熱電子通過施加到第一位元線BL0的正位元線程式化電壓+Vblp注入到未選擇的單位單元12的浮置閘極340中。
圖13是圖11中所示的單元陣列300的等效電路圖。參見圖13，圖10中示出的單位單元200可以沿著列R0~R3和行CLM0~CLM5重複排列，以具有矩陣形式。圖13中示出的單位單元200中的每個可以包括第一選擇電晶體210、第二選擇電晶體220和存儲電晶體230。因為圖13中所示的每個單位單元200具有與參照圖10描述的配置相同的配置，所以以下將省略每個單位單元200的詳細描述。排列在每行中的單位單元200可以共用多個字元線（例如，第一至第六字元線WL0、WL1、WL2、WL3、WL4和WL5）中的任何一個。例如，排列在第一行CLM0中的單位單元200可以共用第一字元線WL0。排列在每列中的單位單元200可以共用多個位元線（例如，第一至第四位元線BL0、BL1、BL2和BL3）中的任何一個。例如，排列在第一列R0中的單位單元200可以共用第一位元線BL0。圖13中的所有單位單元200都共用源極線SL。排列在兩個相鄰列（例如，奇數列和偶數列）中的單位單元200可以共用任何一個擦除線（例如，第一和第二擦除線EL0和EL1）。例如，排列在第一和第二列R0和R1中的單位單元200可以共用第一擦除線EL0，並且排列在第三和第四列R2和R3中的單位單元200可以共用第二擦除線EL1。
為了對所選擇的單位單元進行程式化，將正程式化電壓和正位元線程式化電壓分別施加到耦合到所選擇的單位單元的字元線和位元線，而其餘的字元線接地，剩餘的位元線接地，且源極線SL也接地。例如，為了對位於第一列R0和第一行CLM0的相交點處的單位單元20進行程式化，可以將正程式化電壓和正位元線程式化電壓分別施加到第一字元線WL0和第一位元線BL0。剩餘的字元線（例如，第二至第六字元線WL1~WL5）和剩餘的位元線（例如，第二至第四位元線BL1~BL3）可以接地。在上述偏壓條件下，可以選擇性地對位於第一列R0和第一行CLM0的相交點處的單位單元200進行程式化。如果正程式化電壓施加到第一字元線WL0，則正程式化電壓可以通過第一字元線WL0施加到排列在第一行CLM0中的單位單元200的所有第一和第二選擇閘極。然而，由於第二至第四位元線BL1~BL3接地，因此第一行CLM0中的單位單元當中除了所選擇的單位單元之外的、未選擇的單位單元可以不被程式化。另外，如果正位元線程式化電壓施加到第一位元線BL0，則正位元線程式化電壓可以通過第一位元線BL0施加到排列在第一列R0中的單位單元200的所有第四接合區。然而，由於第二至第六字元線WL1~WL5接地，因此第一列R0中的單位單元當中除了所選擇的單位單元之外的未選擇的單位單元可以不被程式化。此外，可以不對耦合到接地字元線和接地位元線的所有未選擇的單位單元進行程式化。為了執行所選擇的單位單元200的讀取操作，可以僅將正程式化電壓和正位元線程式化電壓分別改變為正讀取電壓和正位元線讀取電壓。
圖14是示出根據本公開的實施例的非揮發性記憶體裝置的單位單元500的佈局圖。在圖14中，與圖1中使用的相同的附圖標記數位或相同的附圖標記字母表示相同的元件。因此，在下文中將省略與參照圖1所述的相同的元件的詳細描述，以避免重複描述。參考圖14，單位單元500可以具有與圖1中所示的單位單元100基本相同的配置，除了對應於圖1的第二選擇閘極152的第二選擇閘極532不與第二主動區132重疊。在一個實施例中，第二選擇閘極532可以在第二方向上延伸，以與第二井區120重疊而不與第二主動區132重疊。在另一個實施例中，儘管未在附圖中示出，但是第二選擇閘極532可以設置為不與第二井區120和第二主動區132兩者重疊。如果正程式化電壓施加到字元線WL以執行單位單元500的程式化操作，則正程式化電壓可以施加到第一和第二選擇閘極151和532兩者。在這種情況下，由於第一和第二選擇閘極151和532都不與第二主動區132重疊，所以浮置的第二井區120的電勢受正程式化電壓的影響可以較小。因此，單位單元500的程式化操作可以更穩定。
圖15是示出根據本公開的另一實施例的非揮發性記憶體裝置的單元陣列600的佈局圖。在圖15中，與圖11中使用的相同的附圖標記數位或相同的附圖標記字母表示相同的元件。因此，以下將省略參照圖11所述的相同元件的詳細描述，以避免重複描述。參考圖15，單元陣列600可以包括第二選擇閘極532，而不是圖11中所示的第二選擇閘極352。結果，第二選擇閘極532都不與第二主動區332-1和332-2重疊。因此，一些第二選擇閘極（例如由位於第一行CLM0以及第二和第三列R1和R2的兩個相交點處的單位單元共用的第二選擇閘極532）可以與設置在第一行CLM0中的第一選擇閘極351斷開，以進行電隔離。因此，單元陣列600還可以包括附加的導電連接線554，它們中的一個導電連接線554將第一行CLM0中的第一選擇閘極351電連接到第一行CLM0中的被隔離的第二選擇閘極532。結果，將特定電壓施加到字元線WL0~WL5中的任何一個（例如第一字元線WL0），該特定電壓可以施加到第一行CLM0中的第一選擇閘極351，並且也可以是通過導電連接線353或附加導電連接線554施加到第一行CLM0中的第二選擇閘極532。如圖14和15所示，由於第二選擇閘極532都沒有與第二主動區332-1和332-2重疊，所以浮置的第二井區320-1和320-2的電勢受到施加到耦合到所選單位單元的字元線的正程式化電壓的影響較小。
以上為了說明的目的公開了本公開的實施例。本領域普通技術人員將理解，在不脫離所附申請專利範圍中公開的本發明的範圍和精神的情況下，可以進行各種修改、添加和替換。
100‧‧‧單位單元 101‧‧‧基板 102‧‧‧隔離層 110‧‧‧井區 120‧‧‧井區 131‧‧‧主動區 132‧‧‧主動區 140‧‧‧浮置閘極 140-1‧‧‧側表面 140-2‧‧‧側表面 151‧‧‧選擇閘極 151-1‧‧‧側表面 151-2‧‧‧側表面 152‧‧‧選擇閘極 152-1‧‧‧側表面 152-2‧‧‧側表面 153‧‧‧導電連接線 155‧‧‧介電層 156‧‧‧介電層 161‧‧‧井接觸部 162‧‧‧字元線接觸部 163‧‧‧源極線接觸部 164‧‧‧位元線接觸部 165‧‧‧擦除線接觸部 171‧‧‧接合區 172‧‧‧接合區 173‧‧‧接合區 174‧‧‧接合區 181‧‧‧通道區 182‧‧‧通道區 183‧‧‧通道區 191‧‧‧閘極絕緣層 192‧‧‧閘極絕緣層 193‧‧‧閘極絕緣層 200‧‧‧等效電路圖 210‧‧‧選擇電晶體 220‧‧‧選擇電晶體 230‧‧‧存儲電晶體 300‧‧‧單元陣列 301‧‧‧基板 302‧‧‧隔離層 310-1‧‧‧井區 320-1‧‧‧井區 320-2‧‧‧井區 331-1‧‧‧主動區 331-2‧‧‧主動區 331-3‧‧‧主動區 332-1‧‧‧主動區 332-2‧‧‧主動區 340‧‧‧浮置閘極 351‧‧‧選擇閘極 352‧‧‧選擇閘極 353‧‧‧導電連接線 371‧‧‧接合區 372‧‧‧接合區 373‧‧‧接合區 374‧‧‧接合區 391‧‧‧閘極絕緣層 392‧‧‧閘極絕緣層 393‧‧‧閘極絕緣層 500‧‧‧單位單元 532‧‧‧選擇閘極 600‧‧‧單元陣列
將參考以下附圖來描述本發明構思的各種實施例，其中：
圖1是示出根據本公開的實施例的非揮發性記憶體裝置的單位單元的示例的佈局圖；
圖2是沿圖1中的線Ⅰ-Ⅰ'截取的截面圖。
圖3是沿圖1中的線Ⅱ-Ⅱ'截取的截面圖。
圖4和圖5是示出根據本公開的實施例的非揮發性記憶體裝置的程式化操作的截面圖；
圖6和圖7是示出根據本公開的實施例的非揮發性記憶體裝置的擦除操作的截面圖；
圖8和圖9是示出根據本公開的實施例的非揮發性記憶體裝置的讀取操作的截面圖；
圖10是示出根據本公開的實施例的非揮發性記憶體裝置的單位單元的等效電路圖；
圖11是示出根據本公開的實施例的非揮發性記憶體裝置的單元陣列的示例的佈局圖；
圖12是沿圖11中的線Ⅲ-Ⅲ'截取的截面圖；
圖13是圖11中所示的單元陣列的等效電路圖；
圖14是示出根據本公開的實施例的非揮發性記憶體裝置的單位單元的佈局圖；以及
圖15是示出根據本公開的實施例的非揮發性記憶體裝置的單元陣列的另一示例的佈局圖。
100‧‧‧單位單元
110‧‧‧井區
120‧‧‧井區
131‧‧‧主動區
132‧‧‧主動區
140‧‧‧浮置閘極
140-1‧‧‧側表面
140-2‧‧‧側表面
151‧‧‧選擇閘極
151-1‧‧‧側表面
151-2‧‧‧側表面
152‧‧‧選擇閘極
152-1‧‧‧側表面
152-2‧‧‧側表面
153‧‧‧導電連接線
155‧‧‧介電層
156‧‧‧介電層
161‧‧‧井接觸部
162‧‧‧字元線接觸部
163‧‧‧源極線接觸部
164‧‧‧位元線接觸部
165‧‧‧擦除線接觸部
171‧‧‧接合區
174‧‧‧接合區

Claims (20)

  1. 一種非揮發性記憶體裝置，其包括多個單位單元，所述多個單位單元中的每一個單位單元包括： 第一主動區，其被設置在基板中以沿第一方向延伸； 浮置閘極，其沿第二方向延伸以跨越所述第一主動區； 第一選擇閘極，其被設置為與所述浮置閘極的第一側表面相鄰，以跨越所述第一主動區； 第二選擇閘極，其被設置為與所述浮置閘極的與所述第一選擇閘極相背離的第二側表面相鄰，以跨越所述第一主動區； 第一介電層，其被設置在所述浮置閘極的第一側表面和所述第一選擇閘極的第一側表面之間；以及 第二介電層，其被設置在所述浮置閘極的第二側表面和所述第二選擇閘極的第一側表面之間。
  2. 如請求項1所述的非揮發性記憶體裝置，其中，所述多個單位單元分別位於多個列和多個行的相交點處。
  3. 如請求項1所述的非揮發性記憶體裝置，還包括導電連接線，其將所述第一選擇閘極的端部連接到所述第二選擇閘極的端部， 其中，所述導電連接線不與所述第一主動區重疊，並且被設置在包圍所述第一主動區的隔離層上。
  4. 如請求項1所述的非揮發性記憶體裝置，還包括： 第一接合區，其形成在所述第一主動區的、與所述第一選擇閘極的同所述浮置閘極相背離的第二側表面相鄰的一端中，其中所述第一接合區被耦合到源極線； 第二接合區，其形成在所述第一選擇閘極的第一側表面與所述浮置閘極的第一側表面之間的所述第一主動區中，其中所述第二接合區是電性浮置的； 第三接合區，其形成在所述浮置閘極的第二側表面和所述第二選擇閘極的第一側表面之間的所述第一主動區中，其中所述第三接合區是電性浮置的；以及 第四接合區，其形成在所述第一主動區的、與所述第二選擇閘極的同所述浮置閘極相背離的所述第二側表面相鄰的另一端，其中所述第四接合區被耦合到位元線。
  5. 如請求項4所述的非揮發性記憶體裝置，其中，所述第一至第四接合區是N型接合區。
  6. 如請求項4所述的非揮發性記憶體裝置， 其中，所述第一選擇閘極和所述第二選擇閘極被耦合到字元線；以及 其中，通過將所述正程式化電壓施加到所述字元線、將正位元線程式化電壓施加到所述位元線、以及將接地電壓施加到所述源極線來對所述多個單位單元中的每一個單位單元程式化。
  7. 如請求項1所述的非揮發性記憶體裝置，還包括： 第一閘極絕緣層，其被設置在所述基板和所述浮置閘極之間； 第二閘極絕緣層，其被設置在所述基板和所述第一選擇閘極之間；以及 第三閘極絕緣層，其被設置在所述基板和所述第二選擇閘極之間。
  8. 如請求項1所述的非揮發性記憶體裝置，其中，所述第一介電層在所述第二方向上的寬度基本上等於所述第二介電層在所述第二方向上的寬度。
  9. 如請求項1所述的非揮發性記憶體裝置，還包括第二主動區，其被設置為與所述第一主動區間隔開並且與所述浮置閘極重疊。
  10. 如請求項9所述的非揮發性記憶體裝置，其中，所述第二主動區與所述第一選擇閘極和所述第二選擇閘極中的任何一個重疊。
  11. 如請求項9所述的非揮發性記憶體裝置，其中，所述第一選擇閘極和所述第二選擇閘極都不與所述第二主動區重疊。
  12. 如請求項9所述的非揮發性記憶體裝置，還包括： 第一井區，其被設置為包圍所述第一主動區並被耦合到井偏壓線；以及 第二井區，其被設置為在所述第二方向上與所述第一井區域間隔開並且被設置為包圍所述第二主動區， 其中所述第二井區被耦合到擦除線。
  13. 如請求項12所述的非揮發性記憶體裝置，其中，所述第二井區具有與所述第一井區的導電類型相反的導電類型。
  14. 如請求項12所述的非揮發性記憶體裝置，其中，通過向所述擦除線施加正擦除電壓而使用福勒-諾得海姆（F-N）穿隧機制來擦除所述多個單位單元中的每一個。
  15. 如請求項1所述的非揮發性記憶體裝置，還包括： 被設置在所述基板中的第一井區和第二井區，所述第一井區具有與所述第二井區的導電類型相反的導電類型，以及 其中，所述浮置閘極、所述第一介電層和所述第一選擇閘極沿所述第一方向彼此重疊並提供第一橫向耦合電容性構件，以及 其中，所述浮置閘極、所述第二介電層和所述第二選擇閘極沿所述第一方向彼此重疊並提供第二橫向耦合電容性構件。
  16. 一種非揮發性記憶體裝置，其包括多個單位單元，所述多個單位單元分別位於多個列和多個行的相交點處，所述多個單位單元中的每一個包括： 第一選擇電晶體，其具有耦合到源極線的源極端子、耦合到第一接合端子的汲極端子、以及耦合到字元線的第一選擇閘極端子； 第二選擇電晶體，其具有耦合到第二接合端子的源極端子、耦合到位元線的汲極端子、以及耦合到所述字元線的第二選擇閘極端子； 存儲電晶體，其具有浮置的單層閘極的浮置閘極端子、耦合到所述第一接合端子的源極端子，以及耦合到所述第二接合端子的汲極端子； 垂直電容性構件，其具有耦合到所述浮置閘極端子的第一端子和耦合到擦除端子的第二端子； 第一橫向耦合電容性構件，其具有耦合到所述第一選擇閘極端子的第一端子和耦合到所述浮置閘極端子的第二端子；以及 第二橫向耦合電容性構件，其具有耦合到所述第二選擇閘極端子的第一端子和耦合到所述浮置閘極端子的第二端子。
  17. 如請求項16所述的非揮發性記憶體裝置，其中，所述第一選擇電晶體、所述第二選擇電晶體和所述存儲電晶體共用耦合到井偏壓線的塊體區。
  18. 如請求項17所述的非揮發性記憶體裝置，其中，通過將正程式化電壓施加到所述字元線、將正位元線程式化電壓施加到所述位元線、將所述源極線和所述井偏壓線接地、並將所述擦除線電性浮置來對所述多個單位單元中的每一個程式化。
  19. 如請求項17所述的非揮發性記憶體裝置，其中，通過將正擦除電壓施加給所述擦除線並將所有所述字元線、所述源極線、所述位元線和所述井偏壓線接地來擦除所述多個單位單元中的每一個。
  20. 如請求項17所述的非揮發性記憶體裝置，其中，通過將正讀取電壓施加給所述字元線、將正位元線讀取電壓施加給所述位元線、將所述源極線和所述井偏壓線接地、以及將所述擦除線電性浮置來執行所述多個單位單元中的每一個的讀取操作。
TW107142434A 2018-02-23 2018-11-28 具有橫向耦合結構和單層閘極的非揮發性記憶體裝置 TWI736811B (zh)

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11245004B2 (en) * 2019-12-11 2022-02-08 Ememory Technology Inc. Memory cell with isolated well region and associated non-volatile memory
CN111463210B (zh) * 2020-04-08 2021-07-20 长江存储科技有限责任公司 一种外围电路及三维存储器
US11855204B2 (en) 2020-04-20 2023-12-26 Unist (Ulsan National Institute Of Science And Technology) Ultra high-density memory and multi-level memory device and method of fabricating the same
US11211469B2 (en) * 2020-05-28 2021-12-28 Taiwan Semiconductor Manufacturing Company Limited Third generation flash memory structure with self-aligned contact and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4933048B2 (ja) * 2002-10-28 2012-05-16 サンディスク コーポレイション メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ
TW201515239A (zh) * 2013-10-01 2015-04-16 Ememory Technology Inc 非揮發性記憶體結構
US9224743B2 (en) * 2014-04-21 2015-12-29 SK Hynix Inc. Nonvolatile memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102088319B1 (ko) * 2013-09-06 2020-03-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR102075004B1 (ko) * 2013-11-11 2020-02-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
KR102170334B1 (ko) * 2014-10-31 2020-10-26 에스케이하이닉스 주식회사 단일층 게이트를 갖는 불휘발성 메모리소자
KR102373596B1 (ko) * 2015-11-23 2022-03-14 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
KR102554495B1 (ko) * 2016-01-22 2023-07-12 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이
US9734910B1 (en) * 2016-01-22 2017-08-15 SK Hynix Inc. Nonvolatile memory cells having lateral coupling structures and nonvolatile memory cell arrays including the same
KR20170092770A (ko) 2016-02-04 2017-08-14 에스케이하이닉스 주식회사 싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이와, 그 동작 방법들
KR102463920B1 (ko) * 2016-02-12 2022-11-07 에스케이하이닉스 주식회사 싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이, 동작 방법
KR102567072B1 (ko) * 2016-03-21 2023-08-17 에스케이하이닉스 주식회사 수평형 바이폴라 접합 트랜지스터를 갖는 안티퓨즈 불휘발성 메모리 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4933048B2 (ja) * 2002-10-28 2012-05-16 サンディスク コーポレイション メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ
TW201515239A (zh) * 2013-10-01 2015-04-16 Ememory Technology Inc 非揮發性記憶體結構
US9224743B2 (en) * 2014-04-21 2015-12-29 SK Hynix Inc. Nonvolatile memory device

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