KR20210083545A - 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지 - Google Patents

씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지 Download PDF

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KR20210083545A
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최용혁
임봉순
전홍수
유재덕
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Abstract

메모리 장치는 제1 및 제2 반도체 층들을 포함한다. 제1 반도체 층은 제1 및 제2 방향들로 연장되는 복수의 워드 라인들 및 복수의 비트 라인들이 배치되는 상부 기판, 및 상부 기판 상에 배치되며 제2 방향을 따라 배열되는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이가 형성된다. 제2 반도체 층은 하부 기판을 포함하고, 제1 반도체 층의 하부에 제3 방향으로 배치되며, 메모리 셀 어레이를 제어하는 어드레스 디코더가 형성된다. 복수의 메모리 블록들 각각은, 복수의 메모리 셀들을 포함하는 코어 영역, 코어 영역의 제1 측에 형성되고 복수의 워드 라인 컨택들을 포함하는 제1 연장(extension) 영역, 및 코어 영역의 제2 측에 형성되고 절연 몰드 구조체를 포함하는 제2 연장 영역을 포함한다. 제2 연장 영역은 단면이 계단 형태인 복수의 계단 구간들, 및 단면이 편평한 형태인 적어도 하나의 평면 구간(flat zone)을 포함한다. 평면 구간에 절연 몰드 구조체를 관통하는 복수의 관통 홀 비아들이 형성되며, 복수의 관통 홀 비아들을 통해 복수의 워드 라인들과 어드레스 디코더가 전기적으로 연결된다.

Description

씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지{MEMORY DEVICE HAVING COP STRUCTURE AND MEMORY PACKAGE INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 씨오피(Cell Over Periphery; COP) 구조의 메모리 장치 및 상기 메모리 장치를 포함하는 메모리 패키지에 관한 것이다.
최근, 반도체 장치의 고집적화를 위해 기판의 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 상기 기판의 상면으로부터 연장하는 수직 채널이 배치될 수 있으며, 상기 수직 채널 주위로 게이트 라인들 및 절연막들이 반복적으로 적층될 수 있다.
이와 같이 메모리 장치의 사이즈를 감소하기 위하여 수직형 구조를 채용하더라도, 메모리 어레이를 구동하기 위한 주변 회로 및 이들과의 전기적 연결을 위한 배선 구조가 복잡해짐에 따라 메모리 장치의 사이즈 감소가 제한될 수 있다. 이에 따라, 소형화 및 고집적화를 구현하면서도 전기적 특성이 우수한 메모리 장치가 요구되고 있다.
본 발명의 일 목적은 사이즈가 감소되면서도 제조 비용이 감소하고 성능 열화를 방지할 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 장치를 포함하는 메모리 패키지를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 제1 반도체 층 및 제2 반도체 층을 포함한다. 상기 제1 반도체 층은 제1 방향으로 연장되는 복수의 워드 라인들 및 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트 라인들이 배치되는 상부 기판, 및 상기 상부 기판 상에 배치되며 상기 제2 방향을 따라 배열되는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이가 형성된다. 상기 제2 반도체 층은 하부 기판을 포함하고, 상기 제1 반도체 층의 하부에 상기 제1 및 제2 방향들과 수직인 제3 방향으로 배치되며, 상기 메모리 셀 어레이를 제어하는 어드레스 디코더가 형성된다. 상기 복수의 메모리 블록들 각각은, 복수의 메모리 셀들을 포함하는 코어 영역, 상기 코어 영역의 제1 측에 형성되고 상기 복수의 워드 라인들의 전기적인 연결을 위한 복수의 워드 라인 컨택들을 포함하는 제1 연장(extension) 영역, 및 상기 제1 측에 대향하는 상기 코어 영역의 제2 측에 형성되고 절연 몰드 구조체를 포함하는 제2 연장 영역을 포함한다. 상기 제2 연장 영역은 단면이 계단 형태인 복수의 계단 구간들, 및 단면이 편평한 형태인 적어도 하나의 평면 구간(flat zone)을 포함한다. 상기 평면 구간에 상기 절연 몰드 구조체를 관통하는 복수의 관통 홀 비아들이 형성되며, 상기 복수의 관통 홀 비아들을 통해 상기 복수의 워드 라인들과 상기 어드레스 디코더가 전기적으로 연결된다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 베이스 기판 및 상기 베이스 기판 상에 적층되는 복수의 메모리 칩들을 포함한다. 상기 복수의 메모리 칩들 각각은 제1 반도체 층 및 제2 반도체 층을 포함한다. 상기 제1 반도체 층은 제1 방향으로 연장되는 복수의 워드 라인들 및 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트 라인들이 배치되는 상부 기판, 및 상기 상부 기판 상에 배치되며 상기 제2 방향을 따라 배열되는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이가 형성된다. 상기 제2 반도체 층은 하부 기판을 포함하고, 상기 제1 반도체 층의 하부에 상기 제1 및 제2 방향들과 수직인 제3 방향으로 배치되며, 상기 메모리 셀 어레이를 제어하는 어드레스 디코더가 형성된다. 상기 복수의 메모리 블록들 각각은, 복수의 메모리 셀들을 포함하는 코어 영역, 상기 코어 영역의 제1 측에 형성되고 상기 복수의 워드 라인들의 전기적인 연결을 위한 복수의 워드 라인 컨택들을 포함하는 제1 연장(extension) 영역, 및 상기 제1 측에 대향하는 상기 코어 영역의 제2 측에 형성되고 절연 몰드 구조체를 포함하는 제2 연장 영역을 포함한다. 상기 제2 연장 영역은 단면이 계단 형태인 복수의 계단 구간들, 및 단면이 편평한 형태인 적어도 하나의 평면 구간(flat zone)을 포함한다. 상기 평면 구간에 상기 절연 몰드 구조체를 관통하는 복수의 관통 홀 비아들이 형성되며, 상기 복수의 관통 홀 비아들을 통해 상기 복수의 워드 라인들과 상기 어드레스 디코더가 전기적으로 연결된다.
상기와 같은 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 패키지는, 반도체 기판 상에 주변 회로를 형성하고 주변 회로 상에 메모리 셀 어레이를 적층하는 씨오피 구조를 채용하여 사이즈가 감소될 수 있다.
또한, 워드 라인들을 주변 회로와 전기적으로 연결하기 위한 관통 홀 비아들을 절연 몰드 구조체를 포함하는 연장 영역 내의 평면 구간에 형성하면서 절연 몰드 구조체를 관통하도록 형성할 수 있다. 이에 따라, 배선 추가 없이 모든 워드 라인을 효과적으로 연결할 수 있어, 사이즈가 감소되면서도 제조 비용이 감소하고 성능 열화를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 4는 도 3을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 5는 본 발명의 실시예들에 따른 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 평면도이다.
도 6은 도 5의 메모리 셀 어레이의 A부분을 확대하여 나타낸 평면도이다.
도 7a는 도 6의 메모리 셀 어레이가 I-I'에 의해 절단된 일 예를 나타내는 단면도이다.
도 7b는 도 6의 메모리 셀 어레이가 II-II'에 의해 절단된 일 예를 나타내는 단면도이다.
도 8a, 8b, 8c, 8d, 8e 및 8f는 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 도 5의 메모리 셀 어레이의 코어 영역의 일 예를 나타내는 평면도이다.
도 10, 11, 12 및 13은 본 발명의 실시예들에 따른 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 평면도들이다.
도 14는 본 발명의 실시예들에 따른 메모리 장치에 포함되는 어드레스 디코더의 일 예를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 메모리 패키지를 나타내는 단면도이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 사시도이다.
본 명세서에서, 반도체 기판의 제1 면(예를 들어, 상면)에 실질적으로 평행하면서 서로 교차하는 두 방향들을 각각 제1 방향(D1) 및 제2 방향(D2)으로, 상기 반도체 기판의 제1 면에 실질적으로 수직한 방향을 제3 방향(D3)으로 정의한다. 예를 들면, 제1 방향(D1) 및 제2 방향(D2)은 실질적으로 서로 수직하게 교차할 수 있다. 도면 상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1을 참조하면, 메모리 장치(10)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함한다. 제1 반도체 층(L1)은 제2 반도체 층(L2) 상에 제3 방향(D3)으로 적층되고, 제2 반도체 층(L2)은 제1 반도체 층(L1)의 하부에 제3 방향(D3)으로 배치된다.
제1 반도체 층(L1)은 메모리 셀 어레이(MCA)를 포함하며, 제2 반도체 층(L2)은 주변 회로를 포함할 수 있다. 이에 따라, 제1 반도체 층(L1)은 메모리 셀 영역(memory cell region, MCR)이라 부를 수 있고, 제2 반도체 층(L2)은 주변 회로 영역(peripheral circuit region, PCR)이라 부를 수 있다.
예를 들어, 주변 회로는 어드레스 디코더(ADEC)를 포함할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 도 2를 참조하여 후술하는 것처럼 상기 주변 회로는 제어 회로, 페이지 버퍼 회로 등을 더 포함할 수 있다.
예를 들어, 도 7a를 참조하여 후술하는 것처럼, 제2 반도체 층(L2)은 하부 기판을 포함할 수 있고, 상기 하부 기판 상에 트랜지스터와 같은 반도체 소자들 및 소자들을 배선하기 위한 패턴들을 형성함으로써, 제2 반도체 층(L2)에 상기 주변 회로 및 각종 다양한 회로가 형성될 수 있다.
제2 반도체 층(L2)에 회로들이 형성된 후, 메모리 셀 어레이(MCA), 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)을 포함하는 제1 반도체 층(L1)이 형성될 수 있다.
예를 들어, 도 7a를 참조하여 후술하는 것처럼, 제1 반도체 층(L1)은 상부 기판을 포함할 수 있고, 상기 상부 기판 상에 적층된 복수의 게이트 도전층들 및 복수의 게이트 도전층들을 관통하여 상기 상부 기판의 상면에 수직한 방향(예를 들어, 제3 방향(D3))으로 연장되는 복수의 필라들을 형성함으로써, 제1 반도체 층(L1)에 메모리 셀 어레이(MCA)가 형성될 수 있다. 예를 들어, 워드 라인들(WL)은 제1 방향(D1)으로 연장되어 제2 방향(D2)을 따라 배열될 수 있다. 또한, 비트 라인들(BL)은 제2 방향(D2)으로 연장되어 제1 방향(D1)을 따라 배열될 수 있다.
또한, 제1 반도체 층(L1)에는 메모리 셀 어레이(MCA)(즉, 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL))와 제2 반도체 층(L2)에 형성된 회로들을 전기적으로 연결하기 위한 패턴들이 형성될 수 있다. 예를 들어, 도 5, 6, 7a, 7b를 참조하여 후술하는 것처럼, 메모리 셀 어레이(MCA)의 일 측에 형성되고 절연 몰드 구조체를 포함하는 연장 영역 내의 평면 구간(flat zone)에 형성되는 복수의 관통 홀 비아들(THV)을 통해 복수의 워드 라인들(WL)과 어드레스 디코더(ADEC)가 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 메모리 장치(10)는, 주변 회로를 하부에 형성하고 주변 회로 상에 메모리 셀 어레이(MCA)를 적층하는 구조, 즉 주변 회로와 메모리 셀 어레이(MCA)가 제3 방향(D3)으로 배치된 씨오피(Cell Over Periphery; COP) 구조를 채용함으로써, 사이즈가 감소될 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(500)는 메모리 셀 어레이(510), 어드레스 디코더(520), 페이지 버퍼 회로(530), 데이터 입출력 회로(540), 전압 발생기(550) 및 제어 회로(560)를 포함한다.
본 발명의 실시예들에 따른 메모리 장치(500)는 비휘발성 메모리 장치일 수 있다. 메모리 장치(500)는 상술한 씨오피 구조를 가질 수 있다. 예를 들어, 메모리 셀 어레이(510)는 제1 반도체 층(L1)에 형성되고, 어드레스 디코더(520), 페이지 버퍼 회로(530), 데이터 입출력 회로(540), 전압 발생기(550) 및 제어 회로(560)는 제2 반도체 층(L2)에 형성될 수 있다.
메모리 셀 어레이(510)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 어드레스 디코더(520)와 연결된다. 또한, 메모리 셀 어레이(510)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(530)와 연결된다. 메모리 셀 어레이(510)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(510)는 각각 메모리 셀들을 포함하는 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)로 구분될 수 있다. 또한, 메모리 블록들(BLK1~BLKz) 각각은 복수의 페이지들로 구분될 수 있다.
일 실시예에서, 도 3 및 4를 참조하여 후술하는 것처럼, 메모리 셀 어레이(510)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(510)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 셀 스트링들, 예를 들어 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(560)는 외부(예를 들어, 호스트 장치 및/또는 메모리 컨트롤러)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 장치(500)의 소거 루프(예를 들어, 소거 동작과 소거 검증 동작), 프로그램 루프(예를 들어, 프로그램 동작과 프로그램 검증 동작) 및 독출 동작을 제어한다.
예를 들어, 제어 회로(560)는 커맨드(CMD)에 기초하여 전압 발생기(550)를 제어하기 위한 제어 신호들(CON) 및 페이지 버퍼 회로(530)를 제어하기 위한 제어 신호들(PBC)을 발생하고, 어드레스(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 발생할 수 있다. 제어 회로(560)는 로우 어드레스(R_ADDR)를 어드레스 디코더(520)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(540)에 제공할 수 있다.
어드레스 디코더(520)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(510)와 연결된다. 예를 들어, 소거/프로그램/독출 동작 시에, 어드레스 디코더(520)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나 및 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 워드 라인, 선택 스트링 선택 라인 및 선택 접지 선택 라인으로 각각 결정할 수 있다.
전압 발생기(550)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 메모리 장치(500)의 동작에 필요한 전압들(VS)을 발생할 수 있다. 전압들(VS)은 어드레스 디코더(520)를 통해 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)에 인가될 수 있다. 또한, 전압 발생기(550)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 발생할 수 있다.
페이지 버퍼 회로(530)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(510)와 연결될 수 있다. 페이지 버퍼 회로(530)는 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 회로(530)는 메모리 셀 어레이(510)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(510)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다. 즉, 페이지 버퍼 회로(530)는 메모리 장치(500)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다.
데이터 입출력 회로(540)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(530)와 연결될 수 있다. 데이터 입출력 회로(540)는 컬럼 어드레스(C_ADDR)에 응답하여, 데이터(DAT)를 페이지 버퍼 회로(530)를 거쳐서 메모리 셀 어레이(510)에 제공하거나 메모리 셀 어레이(510)로부터 페이지 버퍼 회로(530)를 거쳐서 출력되는 데이터(DAT)를 외부에 제공할 수 있다.
도 3은 도 2의 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 3을 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들어, 기판(111)은 붕소(B, boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있다. 이하에서, 기판(111)은 P-웰인 것으로 가정한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, 제2 방향(D2)을 따라 복수의 도핑 영역들(311, 312, 313, 314)이 형성된다. 예를 들어, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 N-타입의 도전체로 형성될 수 있다. 이하에서, 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로 가정한다. 그러나 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로만 한정되지 않는다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제1 방향(D1)을 따라 신장되는 복수의 절연 물질들(112)이 제3 방향(D3)을 따라 순차적으로 제공된다. 예를 들어, 복수의 절연 물질들(112)은 제3 방향(D3)을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예를 들어, 복수의 절연 물질들(112)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제1 방향(D1)을 따라 순차적으로 배치되며 제3 방향(D3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113)이 형성된다. 예를 들어, 복수의 필라들(113)은 복수의 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 또한, 복수의 필라들(113)은 도핑 영역들(312, 313) 사이의 기판 상에, 및 도핑 영역들(313, 314) 사이의 기판 상에도 형성된다.
일 실시예에서, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들어, 각 필라(113)의 내부층(115)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들어, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 복수의 절연 물질들(112), 복수의 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예를 들어, 제3 방향(D3)을 따라 제공되는 마지막 절연 물질(112)의 제3 방향(D3) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 복수의 제1 도전 물질들(211, 221, 231, 241, 251, 261, 271, 281, 291)이 제공된다. 예를 들어, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제1 방향(D1)을 따라 신장되는 제1 도전 물질(211)이 제공될 수 있다. 구체적으로, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제1 방향(D1)으로 신장되는 제1 도전 물질(211)이 제공될 수 있다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제1 방향(D1)을 따라 신장되는 제1 도전 물질이 제공된다. 예를 들어, 절연 물질들(112) 사이에, 제1 방향(D1)으로 신장되는 제1 도전 물질들(221~281)이 제공될 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 금속 물질일 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도핑 영역들(312, 313) 사이의 영역에서, 그리고 도핑 영역들(313, 314) 사이의 영역에서, 도핑 영역들(311, 312) 사이의 영역 상의 구조물과 동일한 구조물이 제공될 수 있다.
복수의 필라들(113) 상에 복수의 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, 제2 방향(D2)으로 신장된 복수의 제2 도전 물질들(331, 332, 333)이 제공된다. 제2 도전 물질들(331~333)은 제1 방향(D1)을 따라 순차적으로 배치된다. 제2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인(320)과 연결된다. 예를 들어, 드레인들(320) 및 제2 방향(D2)으로 신장된 제2 도전 물질들(331~333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도 3의 예에서, 제1 도전 물질들(211~291)은 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 형성할 수 있다. 제2 도전 물질들(331~333)은 비트 라인들(BL)을 형성할 수 있다. 또한, 도 3의 예에서, 제1 도전 물질들(211~291)의 층수는 예시적인 것에 불과하다.
도 4는 도 3을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 4에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 4를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11, NS12, NS13, NS21, NS22, NS23, NS31, NS32, NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 비트 라인들(BL1~BL3)은 도 3의 제2 도전 물질들(331~333)에 대응할 수 있고, 도 3의 도핑 영역들(311~314)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC8)은 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 열을 형성하고, 하나의 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 행을 형성한다. 예를 들어, 제1 비트 라인(BL1)에 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 열을 형성하고, 제1 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 행을 형성할 수 있다.
동일한 층의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1~GSL3) 및 스트링 선택 라인(SSL1~SSL3)은 각각 분리될 수 있다. 동일한 반도체 층의 메모리 셀들은 워드 라인을 공유하고, 동일한 행의 셀 스트링들은 스트링 선택 라인을 공유하며, 공통 소스 라인(CSL)은 모든 셀 스트링들에 공통으로 연결될 수 있다.
도 4의 예에서, 워드 라인들(WL1~WL8), 비트 라인들(BL1~BL3) 및 메모리 셀들(MC1~MC8)의 개수는 예시적인 것에 불과하다.
수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
한편, NAND 플래시 메모리 장치에 기초하여 본 발명의 실시예들에 따른 메모리 장치에 포함되는 메모리 셀 어레이 및 메모리 블록을 설명하였으나, 본 발명의 실시예들에 따른 메모리 장치는 PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
도 5는 본 발명의 실시예들에 따른 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 평면도이다.
도 5를 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1, BLK2, BLK3, BLK4)을 포함한다.
복수의 메모리 블록들(BLK1~BLK4)은 제2 방향(D2)을 따라 배열된다. 예를 들어, 복수의 메모리 블록들(BLK1~BLK4)은 제2 방향(D2)을 따라 순차적으로 배열되는 제1 메모리 블록(BLK1), 제2 메모리 블록(BLK2), 제3 메모리 블록(BLK3) 및 제4 메모리 블록(BLK4)을 포함할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 메모리 블록들의 개수는 변경될 수 있다.
복수의 메모리 블록들(BLK1~BLK4) 각각은 코어 영역들(COR1, COR2, COR3, COR4) 중 하나, 제1 연장(extension) 영역들(EXR1-1, EXR2-1, EXR3-1, EXR4-1) 중 하나 및 제2 연장 영역들(EXR1-2, EXR2-2, EXR3-2, EXR4-2) 중 하나를 포함한다.
코어 영역들(COR1~COR4) 각각은 복수의 메모리 셀들을 포함하며, 제3 방향(D3)으로 연장되는 복수의 채널들을 포함할 수 있다. 코어 영역들(COR1~COR4)의 채널 구조에 대해서는 도 9를 참조하여 후술하도록 한다. 제1 연장 영역들(EXR1-1~EXR4-1) 각각은 코어 영역들(COR1~COR4) 중 대응하는 코어 영역의 제1 측에 형성될 수 있다. 도 6을 참조하여 후술하는 것처럼, 제1 연장 영역들(EXR1-1~EXR4-1) 각각은 복수의 워드 라인들(WL) 및 복수의 워드 라인들(WL)의 전기적인 연결을 위한 복수의 워드 라인 컨택들(WC)을 포함할 수 있다. 제2 연장 영역들(EXR1-2~EXR4-2) 각각은 상기 대응하는 코어 영역의 제1 측에 대향하는 제2 측에 형성되고, 절연 몰드 구조체들(IMD1, IMD2, IMD3, IMD4) 중 하나를 포함할 수 있다. 다시 말하면, 제1 연장 영역들(EXR1-1~EXR4-1)은 복수의 워드 라인들(WL)의 형성을 위한 도전성 물질이 적층되어 있는 영역이며, 제2 연장 영역들(EXR1-2~EXR4-2)은 도전성 물질을 포함하지 않고 절연 물질만이 적층되어 있는 영역일 수 있다.
예를 들어, 제1 메모리 블록(BLK1)은 코어 영역(COR1), 코어 영역(COR1)의 제1 측(예를 들어, 우측)에 형성되고 복수의 워드 라인 컨택들(WC)을 포함하는 제1 연장 영역(EXR1-1), 및 코어 영역(COR1)의 제2 측(예를 들어, 좌측)에 형성되고 절연 몰드 구조체(IMD1)를 포함하는 제2 연장 영역(EXR1-2)을 포함할 수 있다.
일 실시예에서, 제1 연장 영역들(EXR1-1~EXR4-1) 및 제2 연장 영역들(EXR1-2~EXR4-2)은 제2 방향(D2)을 따라 정렬되며 교번적으로 배치될 수 있다. 예를 들어, 메모리 셀 어레이(100)의 우측에는 제1 메모리 블록(BLK1)의 제1 연장 영역(EXR1-1), 제2 메모리 블록(BLK2)의 제2 연장 영역(EXR2-2), 제3 메모리 블록(BLK3)의 제1 연장 영역(EXR3-1) 및 제4 메모리 블록(BLK4)의 제2 연장 영역(EXR4-2)이 제2 방향(D2)을 따라 정렬되며, 이에 따라 제1 연장 영역들(EXR1-1, EXR3-1) 사이에는 제2 연장 영역(EXR2-2)이 배치될 수 있다. 이와 유사하게, 좌측에는 제1 메모리 블록(BLK1)의 제2 연장 영역(EXR1-2), 제2 메모리 블록(BLK2)의 제1 연장 영역(EXR2-1), 제3 메모리 블록(BLK3)의 제2 연장 영역(EXR3-2) 및 제4 메모리 블록(BLK4)의 제1 연장 영역(EXR4-1)이 제2 방향(D2)을 따라 정렬될 수 있다.
제1 연장 영역들(EXR1-1~EXR4-1) 각각은 단면이 계단 형태인 워드 라인 계단 구간들(WSZ1-1, WSZ1-2, WSZ2-1, WSZ2-2, WSZ3-1, WSZ3-2, WSZ4-1, WSZ4-2) 중 2개 이상, 및 단면이 편평한 형태인 워드 라인 평면 구간들(WFZ1-1, WFZ2-1, WFZ3-1, WFZ4-1) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 연장 영역(EXR1-1)은 2개의 워드 라인 계단 구간들(WSZ1-1, WSZ1-2), 및 워드 라인 계단 구간들(WSZ1-1, WSZ1-2) 사이에 배치되는 1개의 워드 라인 평면 구간(WFZ1-1)을 포함할 수 있다. 도 6을 참조하여 후술하는 것처럼, 복수의 워드 라인 컨택들(WC)은 워드 라인 계단 구간들(WSZ1-1~WSZ4-2)에 형성될 수 있다.
제2 연장 영역들(EXR1-2~EXR4-2) 각각은 단면이 계단 형태인 계단 구간들(SZ1-1, SZ1-2, SZ2-1, SZ2-2, SZ3-1, SZ3-2, SZ4-1, SZ4-2) 중 2개 이상, 및 단면이 편평한 형태인 평면 구간들(FZ1-1, FZ2-1, FZ3-1, FZ4-1) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 연장 영역(EXR2-2)은 2개의 계단 구간들(SZ2-1, SZ2-2), 및 계단 구간들(SZ2-1, SZ2-2) 사이에 배치되는 1개의 평면 구간(FZ2-1)을 포함할 수 있다.
제2 연장 영역들(EXR1-2~EXR4-2) 내의 평면 구간들(FZ1-1~FZ4-1)에 절연 몰드 구조체들(IMD1~IMD4)을 관통하는 복수의 관통 홀 비아들(THV)이 형성될 수 있다. 도 6, 7a를 참조하여 후술하는 것처럼, 워드 라인들(WL)은 워드 라인 컨택들(WC), 상부 도전 라인들(UPM) 및 관통 홀 비아들(THV)을 통해 어드레스 디코더(522)와 전기적으로 연결될 수 있다.
일 실시예에서, 제1 연장 영역들(EXR1-1~EXR4-1) 내의 워드 라인 계단 구간들(WSZ1-1~WSZ4-2) 및 제2 연장 영역들(EXR1-2~EXR4-2) 내의 계단 구간들(SZ1-1~SZ4-2)은 제2 방향(D2)을 따라 정렬되고, 제1 연장 영역들(EXR1-1~EXR4-1) 내의 워드 라인 평면 구간들(WFZ1-1~WFZ4-1) 및 제2 연장 영역들(EXR1-2~EXR4-2) 내의 평면 구간들(FZ1-1~FZ4-1) 또한 제2 방향(D2)을 따라 정렬될 수 있다.
도 6은 도 5의 메모리 셀 어레이의 A부분을 확대하여 나타낸 평면도이다.
도 5 및 6을 참조하면, 제1 메모리 블록(BLK1)의 제1 연장 영역(EXR1-1)은 제1 방향(D1)을 따라 교번적으로 배열되는 워드 라인 계단 구간(WSZ1-1), 워드 라인 평면 구간(WFZ1-1) 및 워드 라인 계단 구간(WSZ1-2)을 포함할 수 있다. 이와 유사하게, 제2 메모리 블록(BLK2)의 제2 연장 영역(EXR2-2)은 계단 구간(SZ2-1), 평면 구간(FZ2-1) 및 계단 구간(SZ2-1)을 포함하고, 제3 메모리 블록(BLK3)의 제1 연장 영역(EXR3-1)은 워드 라인 계단 구간(WSZ3-1), 워드 라인 평면 구간(WFZ3-1) 및 워드 라인 계단 구간(WSZ3-2)을 포함하며, 제4 메모리 블록(BLK4)의 제2 연장 영역(EXR4-2)은 계단 구간(SZ4-1), 평면 구간(FZ4-1) 및 계단 구간(SZ4-1)을 포함할 수 있다. 도 5 및 6의 실시예는 계단 구간들 및 워드 라인 계단 구간들의 개수가 평면 구간들 및 워드 라인 평면 구간들의 개수보다 많은 경우를 나타낸다.
제1 연장 영역(EXR1-1), 제2 연장 영역(EXR2-2), 제1 연장 영역(EXR3-1) 및 제2 연장 영역(EXR4-2)이 제2 방향(D2)을 따라 정렬됨에 따라, 워드 라인 계단 구간(WSZ1-1), 계단 구간(SZ2-1), 워드 라인 계단 구간(WSZ3-1) 및 계단 구간(SZ4-1) 또한 제2 방향(D2)을 따라 정렬될 수 있다. 이와 유사하게, 워드 라인 평면 구간(WFZ1-1), 평면 구간(FZ2-1), 워드 라인 평면 구간(WFZ3-1) 및 평면 구간(FZ4-1)은 제2 방향(D2)을 따라 정렬되고, 워드 라인 계단 구간(WSZ1-2), 계단 구간(SZ2-1), 워드 라인 계단 구간(WSZ3-2) 및 계단 구간(SZ4-1)은 제2 방향(D2)을 따라 정렬될 수 있다.
제1 연장 영역들(EXR1-1, EXR3-1)은 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 형성하는 게이트 도전층들(GL11, GL12, GL13, GL14, GL31, GL32, GL33, GL34)을 포함할 수 있다. 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)의 전기적인 연결을 위한 복수의 워드 라인 컨택들(WC)(또는 게이트 컨택들)은 제1 연장 영역들(EXR1-1, EXR3-1) 내의 워드 라인 계단 구간들(WSZ1-1, WSZ3-1)에 형성될 수 있다.
제2 연장 영역들(EXR2-2, EXR4-2)은 절연 몰드 구조체들(IMD2, IMD4)을 포함할 수 있다. 복수의 관통 홀 비아들(THV)은 제2 연장 영역들(EXR2-2, EXR4-2) 내의 평면 구간들(FZ2-1, FZ4-1)에서 절연 몰드 구조체들(IMD2, IMD4)을 관통하도록 형성될 수 있다. 상부 도전 라인들(UPM)을 통해 워드 라인 컨택들(WC)과 관통 홀 비아들(THV)이 전기적으로 연결될 수 있다.
일 실시예에서, 제1 메모리 블록(BLK1)과 연결되는 워드 라인들의 일부(예를 들어, 게이트 도전층(GL14)에 포함되는 워드 라인들) 및 제3 메모리 블록(BLK3)과 연결되는 워드 라인들의 일부(예를 들어, 게이트 도전층(GL31)에 포함되는 워드 라인들)는, 제1 및 제3 메모리 블록들(BLK1, BLK3)사이의 제2 메모리 블록(BLK2)의 제2 연장 영역(EXR2-2) 내의 평면 구간(FZ2-1)에 형성되는 관통 홀 비아들(THV)을 통해 어드레스 디코더(522)와 전기적으로 연결될 수 있다.
일 실시예에서, 제3 메모리 블록(BLK3)과 연결되는 워드 라인들 중, 제2 메모리 블록(BLK2)의 제2 연장 영역(EXR2-2) 내의 평면 구간(FZ-2-1)에 형성되는 관통 홀 비아들(THV)을 통해 어드레스 디코더(522)와 전기적으로 연결되는 상기 일부를 제외한 나머지(예를 들어, 게이트 도전층(GL34)에 포함되는 워드 라인들)는, 제4 메모리 블록(BLK4)의 제2 연장 영역(EXR4-2) 내의 평면 구간(FZ4-1)에 형성되는 관통 홀 비아들(THV)을 통해 어드레스 디코더(522)와 전기적으로 연결될 수 있다.
일 실시예에서, 제1 메모리 블록(BLK1)은 메모리 셀 어레이(100)의 가장자리에 배치될 수 있다. 제1 메모리 블록(BLK1)과 연결되는 워드 라인들 중, 제2 메모리 블록(BLK2)의 제2 연장 영역(EXR2-2) 내의 평면 구간(FZ-2-1)에 형성되는 관통 홀 비아들(THV)을 통해 어드레스 디코더(522)와 전기적으로 연결되는 상기 일부를 제외한 나머지(예를 들어, 게이트 도전층(GL11)에 포함되는 워드 라인들)는, 어드레스 디코더(522)와 전기적으로 연결되지 않는 더미 워드 라인일 수 있다.
한편, 도 6에서는 편의상 일부 게이트 도전층들에만 워드 라인 컨택들(WC)이 형성되는 것으로 도시하였으나, 워드 라인 컨택들(WC)은 전기적인 연결이 필요한 모든 게이트 도전층들에 형성될 수 있다. 실시예에 따라서, 워드 라인 계단 구간들(WSZ1-2, WSZ3-2)에 포함되는 게이트 도전층들은 도 10, 11 등을 참조하여 후술하는 방식으로 어드레스 디코더(522)와 연결되거나, 이와 다른 방식으로 어드레스 디코더(522)와 연결되거나, 또는 어드레스 디코더(522)와 연결되지 않을 수 있다.
도 7a는 도 6의 메모리 셀 어레이가 I-I'에 의해 절단된 일 예를 나타내는 단면도이다. 도 7b는 도 6의 메모리 셀 어레이가 II-II'에 의해 절단된 일 예를 나타내는 단면도이다.
도 5, 6, 7a 및 7b를 참조하면, 제2 반도체 층(L2)은 하부 기판(LSUB) 및 하부 기판(LSUB)에 형성된 어드레스 디코더(522)를 포함할 수 있다. 또한, 제2 반도체 층(L2)은 어드레스 디코더(522)와 전기적으로 연결된 하부 컨택들(LMC), 하부 컨택들(LMC)과 전기적으로 연결된 하부 도전 라인들(LPM), 및 하부 컨택들(LMC)과 하부 도전 라인들(LPM)을 덮는 하부 절연층(IL1)을 포함할 수 있다.
어드레스 디코더(522)는 하부 기판(LSUB) 상의 일부 영역에 형성될 수 있다. 즉, 복수의 트랜지스터들(TR)이 하부 기판(LSUB) 상에 형성되어, 어드레스 디코더(522)를 구성할 수 있다.
제1 반도체 층(L1)은 상부 기판(USUB), 상부 기판(USUB) 상에 배치된 수직 구조체(VS) 및 절연 몰드 구조체(IMD2)를 포함할 수 있다. 또한, 제1 반도체 층(L1)은 수직 구조체(VS)와 전기적으로 연결되는 상부 컨택들(UMC), 비트 라인들(BL_1, BL_2), 워드 라인 컨택들(WC) 및 상부 도전 라인들(UPM)을 포함할 수 있다. 제1 반도체 층(L1)은 절연 몰드 구조체(IMD2)에 형성되고 워드 라인 컨택들(WC)과 전기적으로 연결되는 관통 홀 비아들(THV)을 포함할 수 있다. 제1 반도체 층(L1)은 수직 구조체(VS) 및 절연 몰드 구조체(IMD2)와 각종 도전 라인들을 덮는 상부 절연층(IL2)을 포함할 수 있다.
상부 기판(USUB)은 게이트 도전층들(GL31, GL14)을 지지하는 지지층일 수 있다. 상부 기판(USUB)은, 예를 들어 베이스 기판으로 명명될 수도 있다.
수직 구조체(VS)는 상부 기판(USUB) 상에 배치된 게이트 도전층들(GL31, GL14), 및 게이트 도전층들(GL31, GL14)을 관통하여 상부 기판(USUB) 의 상면에 제3 방향(D3)으로 연장되는 필라들(P1, P2)을 포함할 수 있다. 게이트 도전층들(GL31, GL14)은 접지 선택 라인들(GSL_1, GSL_2), 워드 라인들(WL1_1, WL2_1, WL3_1, WL4_1, WL1_2, WL2_2, WL3_2, WL4_2) 및 스트링 선택 라인들(SSL_1, SSL_2)을 포함할 수 있다. 상부 기판(USUB) 상에 접지 선택 라인들(GSL_1, GSL_2), 워드 라인들(WL1_1~WL4_2) 및 스트링 선택 라인들(SSL_1, SSL_2)이 순차적으로 형성될 수 있으며, 게이트 도전층들(GL31, GL14) 각각의 하부 또는 상부에는 층간 절연막들(52)이 배치될 수 있다. 다시 말하면, 도전성 물질을 포함하는 접지 선택 라인들(GSL_1, GSL_2), 워드 라인들(WL1_1~WL4_2) 및 스트링 선택 라인들(SSL_1, SSL_2)과, 절연 물질을 포함하는 층간 절연막들(52)이 제3 방향(D3)으로 교대로 적층될 수 있다. 수직 구조체(VS)는 코어 영역 및 제1 연장 영역에 대응할 수 있다.
필라들(P1, P2)은 표면 층(surface layer)(S1, S2) 및 내부(I1, I2)를 포함할 수 있다. 구체적으로, 필라들(P1, P2)의 표면 층(S1, S2)은 불순물이 도핑된 실리콘 물질을 포함할 수 있고, 이와 달리 불순물이 도핑되지 않은 실리콘 물질을 포함할 수도 있다.
예를 들어, 접지 선택 라인들(GSL_1, GSL_2)과 접지 선택 라인들(GSL_1, GSL_2)에 인접한 표면 층(S1, S21) 부분은 접지 선택 트랜지스터(도 4의 GST)를 구성할 수 있다. 또한, 워드 라인들(WL1_1~WL4_2)과 워드 라인들(WL1_1~WL4_2)에 인접한 표면 층(S1, S2) 부분은 메모리 셀들(도 4의 MC1~MC8)을 구성할 수 있다. 또한, 스트링 선택 라인들(SSL_1, SSL_2)과 스트링 선택 라인들(SSL_1, SSL_2)에 인접한 표면 층(S1, S2) 부분은 스트링 선택 트랜지스터(도 4의 SST)를 구성할 수 있다.
필라들(P1, P2) 상에 드레인 영역(DR)이 형성될 수 있다. 예를 들어, 드레인 영역(DR)은 상부 컨택들(UMC)을 통해 비트 라인들(BL_1, BL_2)과 전기적으로 연결될 수 있다. 드레인 영역(DR)의 측벽 상에는 식각 정지막(53)이 형성될 수 있다. 식각 정지막(53)의 상면은 드레인 영역(DR)의 상면과 동일한 레벨 상에 형성될 수 있다.
도시된 바와 같이, 수직 구조체(VS) 중에서 제1 연장 영역(EXR3-1)에 배치되는 부분의 단면은 계단 형태일 수 있다. 이러한 계단 형태 또는 계단형 패드 구조물은, "워드 라인 패드"로 지칭될 수 있다. 또한, 계단 형태의 중간에는 평면 구간이 존재할 수 있다.
절연 몰드 구조체(IMD2)는 상부 기판(USUB) 상에 제3 방향(D3)으로 교대로 적층되는 희생막들(51) 및 층간 절연막들(52)을 포함할 수 있다. 희생막들(51) 및 층간 절연막들(52)은 모두 절연 물질을 포함하며, 각각 서로 다른 성질의 절연 물질을 포함할 수 있다. 절연 몰드 구조체(IMD2) 또한 계단 구간 및 평면 구간을 포함할 수 있다. 관통 홀 비아들(THV)은 절연 몰드 구조체(IMD2)를 관통하여 평면 구간에 형성될 수 있다. 따라서, 관통 홀 비아들(THV)을 둘러싸는 절연 물질을 추가로 형성할 필요가 없고, 제조 공정 상 유리할 수 있다.
도 8a, 8b, 8c, 8d, 8e 및 8f는 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 설명의 편의상, 도 5, 6, 7a 및 7b에 도시된 구조들 중 일부에 대한 제조 과정은 생략될 수 있다.
도 8a를 참조하면, 하부 기판(LSUB) 상에 게이트 구조물들 및 소스/드레인 영역들을 형성하고, 하부 컨택들(LMC), 하부 도전 라인들(LPM) 및 하부 절연층(IL1)을 형성할 수 있다.
하부 기판(LSUB)으로서 단결정 실리콘 혹은 단결정 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판을 사용할 수 있다. 예를 들어, 하부 기판(LSUB)은 실리콘 웨이퍼로부터 제조될 수 있다.
하부 기판(LSUB) 상에 게이트 절연막 및 게이트 전극막을 형성한 후, 이를 식각하여 순차적으로 적층된 게이트 절연막 패턴들 및 게이트 전극들을 포함하는 상기 게이트 구조물들을 형성할 수 있다.
상기 게이트 구조물들을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 상기 게이트 구조물들과 인접한 하부 기판(LSUB) 상부에 상기 소스/드레인 영역들을 형성할 수 있다. 상기 게이트 구조물들 및 상기 소스/드레인 영역들에 의해 하부 기판(LSUB) 상에 복수의 트랜지스터들(TR)이 정의될 수 있다.
상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물을 사용하여 화학 기상 증착(CVD: chemical vapor deposition) 공정, 플라즈마 강화 화학 기상 증착(PECVD: plasma enhanced CVD) 공정, 스핀 코팅 공정, 원자층 증착(ALD: atomic layer deposition) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 게이트 절연막은 하부 기판(LSUB) 상면에 대해 열 산화 공정을 수행하여 형성될 수도 있다. 상기 게이트 전극막은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여, ALD 공정, 스퍼터링(sputtering) 공정 등을 통해 형성될 수 있다.
이후, 하부 컨택들(LMC), 하부 도전 라인들(LPM) 및 하부 절연층(IL1)을 형성할 수 있다.
예를 들어, 하부 기판(LSUB) 상에 상기 게이트 구조물들을 덮는 제1 하부 절연막을 형성하고, 상기 제1 하부 절연막을 관통하여 상기 게이트 전극들과 접촉하는 하부 컨택들(LMC)을 형성하고, 상기 제1 하부 절연막 상에 하부 컨택들(LMC)과 전기적으로 연결되는 하부 도전 라인들(LPM)을 형성하며, 상기 제1 하부 절연막 상에 하부 도전 라인들(LPM)을 덮는 제2 하부 절연막을 형성할 수 있다. 하나의 하부 절연층(IL1)인 것으로 도시하였으나, 실제로는 2층 이상의 복수의 하부 절연막들을 포함할 수 있다.
하부 절연층(IL1)은 실리콘 산화물과 같은 절연 물질을 사용하여 CVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다. 하부 컨택들(LMC) 및 하부 도전 라인들(LPM)은 금속 혹은 금속 질화물을 사용하여 ALD 공정 혹은 스퍼터링 공정 등을 통해 형성될 수 있다.
도 8b를 참조하면, 하부 절연층(IL1) 상에 상부 기판(USUB) 또는 베이스층을 형성하고, 상부 기판(USUB) 상에 층간 절연막들(52) 및 희생막들(51)을 교대로 반복적으로 적층하여 몰드 구조물을 형성할 수 있다.
일 실시예에서, 상부 기판(USUB)은 폴리실리콘을 사용하여 스퍼터링 공정, CVD 공정, ALD 공정, 물리 기상 증착(PVD: physical vapor deposition:) 공정 등을 통해 형성될 수 있다. 상부 기판(USUB)은 예를 들면, p형 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다. 이 경우, 상부 기판(USUB)은 p형 웰로서 제공될 수 있다.
일 실시예에서, 상부 기판(USUB)은 하부 절연층(IL1) 상에 비정질 실리콘 층을 형성한 후, 열처리 또는 레이저 빔 조사에 의해 상기 비정질 실리콘 층을 단결정 실리콘 층으로 변화시킴으로써 형성될 수도 있다. 이 경우, 상부 기판(USUB) 내의 결함이 제거되어 예를 들면, p형 웰로서의 상부 기판(USUB)의 기능을 향상시킬 수 있다.
일 실시예에서, 상부 기판(USUB)은 웨이퍼 본딩(wafer bonding) 공정을 통해 형성될 수 있다. 이 경우, 하부 절연층(IL1) 상에 예를 들면, 단결정 실리콘 웨이퍼를 부착시키고 상기 웨이퍼의 상부를 부분적으로 제거 혹은 평탄화하여 상부 기판(USUB)을 형성할 수 있다.
일 실시예에서, 층간 절연막들(52)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 희생막들(51)은 층간 절연막들(52)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성할 수 있다. 예를 들어, 희생막들(51)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
층간 절연막들(52) 및 희생막들(51)은 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성할 수 있다.
희생막들(51)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL 이 형성되는 공간을 제공할 수 있다. 예를 들어, 상기 GSL 및 상기 SSL은 각각 1개의 층으로 형성되고, 상기 워드 라인은 4개의 층으로 형성될 수 있다. 이 경우, 희생막들(51)은 모두 6개의 층으로 적층되며 층간 절연막들(52)은 모두 7개의 층으로 적층될 수 있다. 다만, 층간 절연막들(52) 및 희생막들(51)이 적층되는 개수가 이에 한정되는 것은 아니다.
도 8c를 참조하면, 상기 몰드 구조물의 측부 중 제1 연장 영역들(EXR1-1~EXR4-1) 및 제2 연장 영역들(EXR1-2~EXR4-2)에 대응하는 부분을 선택적/부분적으로 제거한다. 이에 따라, 도 5, 6, 7a 및 7b를 참조하여 상술한 계단 구간들 및 평면 구간들이 형성될 수 있다.
도 8d를 참조하면, 희생막들(51) 중 코어 영역들(COR1~COR4) 및 제1 연장 영역들(EXR1-1~EXR4-1)에 포함되는 부분을 제거하기 위한 워드 라인 컷(cut) 영역들(또는 게이트 라인 컷 영역들)을 형성한다. 도 8d에서 굵은 점선으로 도시된 부분이 상기 워드 라인 컷 영역들을 나타낸다.
일 실시예에서, 상기 워드 라인 컷 영역들은 코어 영역들(COR1~COR4)의 경계 및 제1 연장 영역들(EXR1-1~EXR4-1)의 경계를 따라 형성되고, 코어 영역들(COR1~COR4) 및 제1 연장 영역들(EXR1-1~EXR4-1)의 내부 일부(예를 들어, 중심부)를 가로지르도록 형성되며, 제2 연장 영역들(EXR1-2~EXR4-2) 내에는 형성되지 않을 수 있다(WL-Cut skip). 이에 따라, 제2 연장 영역들(EXR1-2~EXR4-2)에 포함되는 희생막들(51)은 제거되지 않고 유지될 수 있다(즉, W-replacement가 발생하지 않을 수 있다).
도 8e를 참조하면, 상기 몰드 구조물을 관통하는 채널 홀들(미도시)을 형성하고, 상기 채널 홀들 내부에 표면 층(S1, S2) 및 내부(I1, I2)를 포함하는 필라들(P1, P2)을 형성할 수 있다. 필라들(P1) 상에 상기 채널 홀들을 캡핑하는 드레인 영역(DR)을 형성할 수 있다.
이후에, 상기 워드 라인 컷 영역들을 통해 코어 영역들(COR1~COR4) 및 제1 연장 영역들(EXR1-1~EXR4-1)의 희생막들(51)을 제거하고, 희생막들(51)이 제거된 공간에 접지 선택 라인들(GSL_1, GSL_2), 워드 라인들(WL1_1~WL4_2) 및 스트링 선택 라인들(SSL_1, SSL_2)을 형성할 수 있다.
도 8f를 참조하면, 상부 컨택들(UMC), 비트 라인들(BL_1, BL_2), 워드 라인 컨택들(WC), 관통 홀 비아들(THV), 상부 도전 라인들(UPM) 및 상부 절연층(IL2)을 형성할 수 있다.
예를 들어, 상부 기판(USUB) 상에 수직 구조체(VS) 및 절연 몰드 구조체(IMD2)를 덮는 제1 상부 절연막을 형성하고, 상기 제1 상부 절연막을 관통하여 상부 컨택들(UMC), 워드 라인 컨택들(WC) 및 관통 홀 비아들(THV)을 형성하고, 상기 제1 상부 절연막 상에 상부 컨택들(UMC), 워드 라인 컨택들(WC) 및 관통 홀 비아들(THV)과 전기적으로 연결되는 비트 라인들(BL_1, BL_2) 및 상부 도전 라인들(UPM)을 형성하며, 상기 제1 상부 절연막 상에 비트 라인들(BL_1, BL_2) 및 상부 도전 라인들(UPM)을 덮는 제2 상부 절연막을 형성할 수 있다. 하나의 상부 절연층(IL2)인 것으로 도시하였으나, 실제로는 2층 이상의 복수의 상부 절연막들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 수직 구조의 메모리 셀 어레이 및 씨오피 구조를 갖는 메모리 장치(10)에서, 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 주변 회로와 전기적으로 연결하기 위한 관통 홀 비아들(THV)을 제2 연장 영역들(EXR1-2~EXR4-2) 내의 평면 구간들(FZ1-1~FZ4-1)에 형성하면서 절연 몰드 구조체들(IMD1~IMD4)을 관통하도록 형성할 수 있다. 이에 따라, 메모리 셀 어레이의 워드 라인 단수가 증가하더라도 배선 추가 없이 모든 워드 라인을 효과적으로 연결할 수 있어, 사이즈가 감소되면서도 제조 비용이 감소하고 성능 열화를 방지할 수 있다.
도 9는 도 5의 메모리 셀 어레이의 코어 영역의 일 예를 나타내는 평면도이다.
도 9를 참조하면, 코어 영역(CR)은 복수의 채널 홀들(CH)을 포함한다.
채널 홀 사이즈, 예를 들어, 채널 홀 직경(diameter)은 코어 영역(CR) 내의 위치에 따라 다를 수 있다. 구체적으로, 제1 및 제2 에지들(EDG1, EDG2)에 인접한 채널 홀들(CHa)의 경우 주변 밀도가 낮으므로, 공정 상의 이유로 다른 채널 홀들(CHb)과 직경이 다를 수 있다. 코어 영역(CR)의 중심 영역에 위치한 채널 홀들(CHb)의 직경은, 제1 및 제2 에지들(EDG1, EDG2)에 인접한 채널 홀들(CHa)의 직경보다 클 수 있다. 메모리 블록(BLKa)은 제2 에지(EDG2)에 인접하고, 제2 에지(EDG2)로부터 제1 거리(d1)만큼 이격될 수 있다. 메모리 블록(BLKb)은 제1 및 제2 에지들(EDG1, EDG2)에 인접하지 않고, 코어 영역(CR)의 중심에 위치하며, 제2 에지(EDG2)로부터 제2 거리(d2)만큼 이격될 수 있다. 메모리 블록(BLKa)에 포함된 제1 채널 홀(CHa)의 제1 직경은, 메모리 블록(BLKb)에 포함된 제2 채널 홀(CHb)의 제2 직경보다 작을 수 있다.
도 10, 11, 12 및 13은 본 발명의 실시예들에 따른 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 평면도들이다. 이하 도 5, 6, 7a 및 7b와 중복되는 설명은 생략한다.
도 10, 11, 12 및 13의 실시예들은 도 6과 유사하게 메모리 셀 어레이의 일부 부분을 확대하여 나타낸 평면도들이다. 편의상 도 10, 11, 12 및 13에서 상부 도전 라인들(UPM)을 선으로 도시하였다.
도 10을 참조하면, 메모리 셀 어레이(100a)는 워드 라인 평면 구간들(WFZ1-2, WFZ3-2) 및 평면 구간(FZ2-2)을 더 포함하는 것을 제외하면 도 6의 실시예와 실질적으로 동일할 수 있다. 도 10의 실시예는 계단 구간들 및 워드 라인 계단 구간들의 개수와 평면 구간들 및 워드 라인 평면 구간들의 개수가 실질적으로 동일한 경우를 나타낸다.
복수의 관통 홀 비아들(THV)은 제2 연장 영역(EXR2-2) 내의 평면 구간들(FZ2-1, FZ2-2)에서 절연 몰드 구조체(IMD2)를 관통하도록 형성될 수 있다. 도 10의 실시예에서, 평면 구간들(FZ2-1, FZ2-2)의 크기(또는 면적) 및 평면 구간들(FZ2-1, FZ2-2)에 형성되는 관통 홀 비아들(THV)의 개수(또는 밀도)는 실질적으로 동일할 수 있다. 워드 라인 계단 구간들(WSZ1-1, WSZ3-1)에 형성되는 워드 라인 컨택들(WC)은 평면 구간(FZ2-1) 내의 관통 홀 비아들(THV)과 연결되고, 워드 라인 계단 구간들(WSZ1-2, WSZ3-2)에 형성되는 워드 라인 컨택들(WC)은 평면 구간(FZ2-2) 내의 관통 홀 비아들(THV)과 연결될 수 있다.
도 11을 참조하면, 메모리 셀 어레이(100b)는 워드 라인 평면 구간들(WFZ1-1b, WFZ3-1b) 및 평면 구간(FZ2-1b)이 변경되는 것을 제외하면 도 6의 실시예와 실질적으로 동일할 수 있다.
도 11의 실시예에서, 워드 라인 평면 구간들(WFZ1-1b, WFZ3-1b) 및 평면 구간(FZ2-1b)의 크기와 평면 구간(FZ2-1b)에 형성되는 관통 홀 비아들(THV)의 개수는 도 6의 실시예보다 넓고 많을 수 있다. 워드 라인 계단 구간들(WSZ1-1, WSZ1-2, WSZ3-1, WSZ3-2)에 형성되는 워드 라인 컨택들(WC)은 평면 구간(FZ2-1b) 내의 관통 홀 비아들(THV)과 연결될 수 있다.
도 12를 참조하면, 메모리 셀 어레이(100c)는 워드 라인 평면 구간들(WFZ1-1c, WFZ1-2c, WFZ3-1c, WFZ3-2c) 및 평면 구간들(FZ2-1c, FZ2-2c)이 변경되는 것을 제외하면 도 10의 실시예와 실질적으로 동일할 수 있다.
복수의 관통 홀 비아들(THV1, THV2)은 제2 연장 영역(EXR2-2) 내의 평면 구간들(FZ2-1c, FZ2-2c)에서 절연 몰드 구조체(IMD2)를 관통하도록 형성될 수 있다. 도 12의 실시예에서, 평면 구간들(FZ2-1c, FZ2-2c)에 형성되는 관통 홀 비아들(THV1, THV2)의 개수는 서로 다를 수 있다. 예를 들어, 워드 라인 평면 구간들(WFZ1-1c, WFZ3-1c) 및 평면 구간(FZ2-1c)의 크기는 워드 라인 평면 구간들(WFZ1-2c, WFZ3-2c) 및 평면 구간(FZ2-2c)의 크기보다 넓으며, 이에 따라 평면 구간(FZ2-1c) 내의 관통 홀 비아들(THV1)의 개수는 평면 구간(FZ2-2c) 내의 관통 홀 비아들(THV2)의 개수보다 많을 수 있다. 워드 라인 계단 구간들(WSZ1-1, WSZ3-1)에 형성되는 워드 라인 컨택들(WC) 및 워드 라인 계단 구간들(WSZ1-2, WSZ3-2)에 형성되는 워드 라인 컨택들(WC)의 일부는 평면 구간(FZ2-1c) 내의 관통 홀 비아들(THV1)과 연결되고, 워드 라인 계단 구간들(WSZ1-2, WSZ3-2)에 형성되는 워드 라인 컨택들(WC)의 나머지는 평면 구간(FZ2-2c) 내의 관통 홀 비아들(THV2)과 연결될 수 있다.
도 13을 참조하면, 메모리 셀 어레이(100d)는 워드 라인 계단 구간들(WSZ1-1d, WSZ1-2d, WSZ3-1d, WSZ3-2d), 계단 구간들(SZ2-1d, SZ2-2d) 및 평면 구간들(FZ2-1d, FZ2-2d)이 변경되는 것을 제외하면 도 10의 실시예와 실질적으로 동일할 수 있다.
복수의 관통 홀 비아들(THV1, THV2)은 제2 연장 영역(EXR2-2) 내의 평면 구간들(FZ2-1d, FZ2-2d)에서 절연 몰드 구조체(IMD2)를 관통하도록 형성될 수 있다. 도 13의 실시예에서, 평면 구간들(FZ2-1d, FZ2-2d)에 형성되는 관통 홀 비아들(THV1, THV2)의 개수는 서로 다를 수 있다. 예를 들어, 워드 라인 계단 구간들(WSZ1-1d, WSZ3-1d) 및 계단 구간(SZ2-1d)의 크기는 워드 라인 계단 구간들(WSZ1-2d, WSZ3-2d) 및 계단 구간(SZ2-2d)의 크기보다 넓으며, 이에 따라 평면 구간(FZ2-1d) 내의 관통 홀 비아들(THV1)의 개수는 평면 구간(FZ2-2d) 내의 관통 홀 비아들(THV2)의 개수보다 많을 수 있다. 워드 라인 계단 구간들(WSZ1-1d, WSZ3-1d)에 형성되는 워드 라인 컨택들(WC)은 평면 구간(FZ2-1d) 내의 관통 홀 비아들(THV1)과 연결되고, 워드 라인 계단 구간들(WSZ1-2d, WSZ3-2d)에 형성되는 워드 라인 컨택들(WC)은 평면 구간(FZ2-2d) 내의 관통 홀 비아들(THV2)과 연결될 수 있다.
한편, 상술한 실시예들 중 2개 이상을 조합하여 본 발명의 실시예들에 따른 메모리 장치를 구현할 수도 있다. 또한, 특정 개수의 메모리 블록들, 계단 구간들, 평면 구간들, 관통 홀 비아들에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않을 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 장치에 포함되는 어드레스 디코더의 일 예를 나타내는 블록도이다.
도 14를 참조하면, 어드레스 디코더(600)는 디코더(610) 및 스위치 회로(620)를 포함할 수 있다.
디코더(610)는 어드레스(ADDR)를 수신하고, 어드레스(ADDR)가 지시하는 바에 따라 메모리 셀 어레이(MCA)의 적어도 일부를 선택하는 선택 신호(SS)를 생성할 수 있다. 디코더(610)는 선택 신호(SS)를 스위치 회로(620)에 제공할 수 있다.
스위치 회로(620)는 전압 발생기(700)에 연결되는 선택 라인들(SL)에 연결될 수 있다. 스위치 회로(620)는 메모리 셀 어레이(MCA)와 적어도 하나의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL1~WLn) 및 적어도 하나의 접지 선택 라인(GSL)을 통하여 연결될 수 있다.
스위치 회로(620)는 선택 라인들(SL)을 통해 전압 발생기(700)와 연결되고 메모리 셀 어레이(MCA)의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL1~WLn) 및 접지 선택 라인(GSL) 각각과 연결되는 복수의 패스 트랜지스터들(PT11, PT12, PT13, PT14) 및 스위치 컨트롤러(621)를 포함할 수 있다. 스위치 컨트롤러(621)는 선택 신호(SS)에 기초하여 패스 트랜지스터들(PT11~PT14)의 턴-온과 턴-오프를 제어할 수 있다.
스트링 선택 라인(SSL), 복수의 워드 라인들(WL1~WLn) 및 접지 선택 라인(GSL)은 도 5 등을 참조하여 상술한 관통 홀 비아들(THV)을 통해 패스 트랜지스터들(PT11~PT14)과 연결될 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 패키지를 나타내는 단면도이다.
도 15를 참조하면, 메모리 패키지(700)는 베이스 기판(710) 및 베이스 기판(710) 상에 적층되는 복수의 메모리 칩들(CHP1, CHP2, CHP3)을 포함한다.
메모리 칩들(CHP1~CHP3) 각각은 주변 회로 영역(PCR) 및 메모리 셀 영역(MCR)을 포함할 수 있고, 입출력 패드들(IOPAD)을 더 포함할 수 있다. 주변 회로 영역(PCR) 및 메모리 셀 영역(MCR)은 도 1을 참조하여 상술한 제2 반도체 층(L2) 및 제1 반도체 층(L1)에 각각 대응할 수 있다. 입출력 패드들(IOPAD)은 메모리 셀 영역(MCR) 상에 형성될 수 있다. 메모리 칩들(CHP1~CHP3)은 본 발명의 실시예들에 따른 메모리 장치를 포함할 수 있다.
일 실시예에서, 메모리 칩들(CHP1~CHP3)은 입출력 패드들(IOPAD)이 형성된 면이 위를 향하도록 적층될 수 있다. 예를 들어, 메모리 칩들(CHP1~CHP3) 각각에 대하여 주변 회로 영역(PCR)이 아래쪽에 메모리 셀 영역(MCR)이 위쪽에 위치할 수 있다.
일 실시예에서, 메모리 칩들(CHP1~CHP3) 각각에 대하여, 입출력 패드들(IOPAD)은 일 모서리에 인접하여 배열될 수 있다. 일 모서리에 인접하여 배열된 입출력 패드들(IOPAD)이 노출되도록, 메모리 칩들(CHP1~CHP3)은 계단 형태로 적층될 수 있다. 계단 형태로 적층된 상태에서, 메모리 칩들(CHP1~CHP3)의 입출력 패드들(IOPAD)은 본딩 와이어(BW)를 통하여 베이스 기판(710)과 전기적으로 연결될 수 있다.
적층된 메모리 칩들(CHP1~CHP3)과 본딩 와이어(BW)는 밀봉 부재(740)로 고정될 수 있고, 베이스 기판(710)과 메모리 칩들(CHP1~CHP3) 사이에는 접착 부재(730)가 개재될 수 있다. 베이스 기판(710)의 하면에는 외부와의 전기적인 연결을 위한 도전성 범프들(720)이 형성될 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 16을 참조하면, 저장 장치(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 컨트롤러(1200)를 포함한다.
컨트롤러(1200)는 복수의 채널들(CH1, CH2, CH3, ..., CHi)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. 컨트롤러(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(error correction circuit; ECC)(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 컨트롤러(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)는 외부의 장치 및 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
비휘발성 메모리 장치들(1100)은 본 발명의 실시예들에 따른 메모리 장치이며, 옵션적으로 외부 고전압(VPP)을 제공받을 수 있다.
본 발명의 실시예들은 메모리 장치 및 메모리 패키지를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 방향으로 연장되는 복수의 워드 라인들 및 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트 라인들이 배치되는 상부 기판, 및 상기 상부 기판 상에 배치되며 상기 제2 방향을 따라 배열되는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이가 형성되는 제1 반도체 층; 및
    하부 기판을 포함하고, 상기 제1 반도체 층의 하부에 상기 제1 및 제2 방향들과 수직인 제3 방향으로 배치되며, 상기 메모리 셀 어레이를 제어하는 어드레스 디코더가 형성되는 제2 반도체 층을 포함하고,
    상기 복수의 메모리 블록들 각각은, 복수의 메모리 셀들을 포함하는 코어 영역, 상기 코어 영역의 제1 측에 형성되고 상기 복수의 워드 라인들의 전기적인 연결을 위한 복수의 워드 라인 컨택들을 포함하는 제1 연장(extension) 영역, 및 상기 제1 측에 대향하는 상기 코어 영역의 제2 측에 형성되고 절연 몰드 구조체를 포함하는 제2 연장 영역을 포함하며,
    상기 제2 연장 영역은 단면이 계단 형태인 복수의 계단 구간들, 및 단면이 편평한 형태인 적어도 하나의 평면 구간(flat zone)을 포함하고,
    상기 평면 구간에 상기 절연 몰드 구조체를 관통하는 복수의 관통 홀 비아들이 형성되며, 상기 복수의 관통 홀 비아들을 통해 상기 복수의 워드 라인들과 상기 어드레스 디코더가 전기적으로 연결되는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 블록들은 상기 제2 방향을 따라 순차적으로 배열되는 제1, 제2 및 제3 메모리 블록들을 포함하고,
    상기 제1 메모리 블록의 제1 연장 영역, 상기 제2 메모리 블록의 제2 연장 영역 및 상기 제3 메모리 블록의 제1 연장 영역은 상기 제2 방향을 따라 정렬되며,
    상기 복수의 워드 라인들 중 상기 제1 메모리 블록과 연결되는 워드 라인들의 일부 및 상기 제3 메모리 블록과 연결되는 워드 라인들의 일부는, 상기 제2 메모리 블록의 상기 제2 연장 영역 내의 평면 구간에 형성되는 관통 홀 비아들을 통해 상기 어드레스 디코더와 전기적으로 연결되는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제2 연장 영역에 포함되는 상기 복수의 계단 구간들 및 상기 평면 구간은 상기 제1 방향을 따라 교번적으로 배열되는 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 복수의 계단 구간들은 상기 제1 방향을 따라 순차적으로 배열되는 제1 및 제2 계단 구간들을 포함하고,
    상기 평면 구간은 상기 제1 방향을 따라 순차적으로 배열되는 제1 및 제2 평면 구간들을 포함하며,
    상기 제1 평면 구간은 상기 제1 및 제2 계단 구간들 사이에 배치되고, 상기 제2 계단 구간은 상기 제1 및 제2 평면 구간들 사이에 배치되는 것을 특징으로 하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 복수의 관통 홀 비아들 중 상기 제1 평면 구간에 형성되는 관통 홀 비아들의 제1 개수는 상기 제2 평면 구간에 형성되는 관통 홀 비아들의 제2 개수와 다른 것을 특징으로 하는 메모리 장치.
  6. 제 4 항에 있어서,
    상기 복수의 관통 홀 비아들 중 상기 제1 평면 구간에 형성되는 관통 홀 비아들의 제1 개수는 상기 제2 평면 구간에 형성되는 관통 홀 비아들의 제2 개수와 동일한 것을 특징으로 하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 연장 영역은 단면이 계단 형태인 복수의 워드 라인 계단 구간들, 및 단면이 편평한 형태인 적어도 하나의 워드 라인 평면 구간을 포함하고,
    상기 복수의 워드 라인 컨택들은 상기 복수의 워드 라인 계단 구간들에 형성되며,
    상기 제1 연장 영역 내의 상기 복수의 워드 라인 계단 구간들 및 상기 제2 연장 영역 내의 상기 복수의 계단 구간들은 상기 제2 방향을 따라 정렬되고,
    상기 제1 연장 영역 내의 상기 워드 라인 평면 구간 및 상기 제2 연장 영역 내의 상기 평면 구간은 상기 제2 방향을 따라 정렬되는 것을 특징으로 하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제1 연장 영역 내에서 상기 복수의 워드 라인들 및 복수의 층간 절연막들이 상기 제3 방향으로 교대로 적층되는 것을 특징으로 하는 메모리 장치.
  9. 제 15 항에 있어서,
    상기 제2 연장 영역 내에서 복수의 희생막들 및 상기 복수의 층간 절연막들이 상기 제3 방향으로 교대로 적층되는 것을 특징으로 하는 메모리 장치.
  10. 베이스 기판; 및
    상기 베이스 기판 상에 적층되는 복수의 메모리 칩들을 포함하고,
    상기 복수의 메모리 칩들 각각은,
    제1 방향으로 연장되는 복수의 워드 라인들 및 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트 라인들이 배치되는 상부 기판, 및 상기 상부 기판 상에 배치되며 상기 제2 방향을 따라 배열되는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이가 형성되는 제1 반도체 층; 및
    하부 기판을 포함하고, 상기 제1 반도체 층의 하부에 상기 제1 및 제2 방향들과 수직인 제3 방향으로 배치되며, 상기 메모리 셀 어레이를 제어하는 어드레스 디코더가 형성되는 제2 반도체 층을 포함하고,
    상기 복수의 메모리 블록들 각각은, 복수의 메모리 셀들을 포함하는 코어 영역, 상기 코어 영역의 제1 측에 형성되고 상기 복수의 워드 라인들의 전기적인 연결을 위한 복수의 워드 라인 컨택들을 포함하는 제1 연장(extension) 영역, 및 상기 제1 측에 대향하는 상기 코어 영역의 제2 측에 형성되고 절연 몰드 구조체를 포함하는 제2 연장 영역을 포함하며,
    상기 제2 연장 영역은 단면이 계단 형태인 복수의 계단 구간들, 및 단면이 편평한 형태인 적어도 하나의 평면 구간(flat zone)을 포함하고,
    상기 평면 구간에 상기 절연 몰드 구조체를 관통하는 복수의 관통 홀 비아들이 형성되며, 상기 복수의 관통 홀 비아들을 통해 상기 복수의 워드 라인들과 상기 어드레스 디코더가 전기적으로 연결되는 메모리 패키지.
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