KR20240020093A - 비휘발성 메모리 장치 - Google Patents

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KR20240020093A
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김승연
타쿠야 후타츠야마
박주용
조백형
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Abstract

비휘발성 메모리 장치는 제1 반도체 층 및 제2 반도체 층을 포함한다. 제1 반도체 층은, 제1 방향으로 각각 연장된 복수의 비트 라인들 및 제2 방향으로 각각 연장되고 수직 방향으로 적층된 복수의 워드 라인들에 연결되는 복수의 메모리 셀들, 복수의 워드 라인들에 각각 대응하고 제1 방향 및 제2 방향에 따른 계단 형상으로 배치된 복수의 워드 라인 패드들, 및 복수의 워드 라인 패드들에 각각 연결된 복수의 워드 라인 컨택들을 포함한다. 제2 반도체 층은 복수의 워드 라인 패드들에 대해 수직 방향으로 각각 오버랩되고 복수의 워드 라인 컨택들에 각각 연결되는 복수의 패스 트랜지스터들을 포함한다. 복수의 워드 라인 패드들 각각은 제1 방향으로 제1 너비를 갖고, 제2 방향으로 제2 너비를 갖는다. 복수의 패스 트랜지스터들 각각은 제1 방향으로 제1 피치를 갖고 제2 방향으로 제2 피치를 갖는다.

Description

비휘발성 메모리 장치{Non-volatile Memory Device}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 메모리 셀 어레이가 주변 회로에 대해 수직 방향으로 배치되는 3차원 비휘발성 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치에 대한 고용량화 및 소형화 요구에 따라, 메모리 셀 어레이와 주변 회로가 수직 방향으로 배치되는 3차원 메모리 장치가 개발되었다. 비휘발성 메모리 장치의 고용량화를 위해, 기판 상에 적층되는 워드 라인들의 개수가 증가함에 따라 워드 라인들에 연결되는 패스 트랜지스터들의 개수가 증가할 수 있다. 이에 따라, 워드 라인들과 패스 트랜지스터들 사이의 연결을 위한 연결 배선들의 개수, 길이 및 복잡도가 증가하고, 이에 따라, 연결 배선들 사이의 커플링 이슈 등으로 인해 메모리 장치의 신뢰성이 저하될 수 있다.
본 개시의 기술적 사상은 워드 라인들과 패스 트랜지스터들 사이의 연결 배선들의 개수, 길이 및 복잡도를 줄일 수 있는 비휘발성 메모리 장치를 제공한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 제1 방향으로 각각 연장된 복수의 비트 라인들 및 제2 방향으로 각각 연장되고 수직 방향으로 적층된 복수의 워드 라인들에 연결되는 복수의 메모리 셀들, 상기 복수의 워드 라인들에 각각 대응하고 상기 제1 방향 및 상기 제2 방향에 따른 계단 형상으로 배치된 복수의 워드 라인 패드들, 및 상기 복수의 워드 라인 패드들에 각각 연결된 복수의 워드 라인 컨택들을 포함하는 제1 반도체 층; 및 상기 복수의 워드 라인 패드들에 대해 상기 수직 방향으로 각각 오버랩되고 상기 복수의 워드 라인 컨택들에 각각 연결되는 복수의 패스 트랜지스터들을 포함하는 제2 반도체 층을 포함하고, 상기 복수의 워드 라인 패드들 각각은, 상기 제1 방향으로 제1 너비를 갖고, 상기 제2 방향으로 제2 너비를 갖고, 상기 복수의 패스 트랜지스터들 각각은, 상기 제1 방향으로 제1 피치를 갖고, 상기 제2 방향으로 제2 피치를 갖는다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 제1 방향으로 인접한 상단(upper) 메모리 블록 및 하단(lower) 메모리 블록; 상기 상단 메모리 블록에 연결되고, 상기 상단 메모리 블록에 제2 방향으로 인접하며, 상기 제1 방향 및 상기 제2 방향에 따른 계단 형상으로 배치된 상단 워드 라인 패드들; 상기 하단 메모리 블록에 연결되고, 상기 하단 메모리 블록에 상기 제2 방향으로 인접하며, 상기 제1 방향 및 상기 제2 방향에 따른 계단 형상으로 배치된 하단 워드 라인 패드들; 상기 상단 워드 라인 패드들에 각각 연결된 상단 워드 라인 컨택들; 상기 하단 워드 라인 패드들에 각각 연결된 하단 워드 라인 컨택들; 상기 상단 워드 라인 패드들에 대해 상기 수직 방향으로 각각 오버랩되고, 상기 상단 워드 라인 컨택들에 각각 연결되는 상단 패스 트랜지스터들; 및 상기 하단 워드 라인 패드들에 대해 수직 방향으로 각각 오버랩되고, 상기 하단 워드 라인 컨택들에 각각 연결되는 하단 패스 트랜지스터들을 포함하고, 상기 상단 워드 라인 패드들 및 상기 하단 워드 라인 패드들은 상기 제2 방향으로 동일한 너비를 갖고, 상기 상단 패스 트랜지스터들 및 상기 하단 패스 트랜지스터들 각각은 상기 제2 방향으로 동일한 피치를 갖는다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 제1 방향으로 각각 연장된 복수의 비트 라인들 및 제2 방향으로 각각 연장되고 수직 방향으로 적층된 복수의 워드 라인들에 연결되는 복수의 메모리 셀들; 상기 복수의 워드 라인들에 각각 대응하고 상기 제1 방향 및 상기 제2 방향에 따른 계단 형상으로 배치된 복수의 워드 라인 패드들; 상기 복수의 워드 라인 패드들에 각각 연결된 복수의 워드 라인 컨택들; 및 상기 복수의 워드 라인 패드들에 대해 상기 수직 방향으로 각각 오버랩되고 상기 복수의 워드 라인 컨택들에 각각 연결되는 복수의 패스 트랜지스터들을 포함하고, 상기 복수의 워드 라인 패드들은 상기 제2 방향으로 동일한 너비를 갖고, 상기 복수의 워드 라인 컨택들 및 상기 복수의 패스 트랜지스터들 각각은 상기 제2 방향으로 제1 피치를 갖는다.
본 개시의 기술적 사상에 따르면, 비휘발성 메모리 장치는 계단 형상으로 배치된 워드 라인 패드들 및 복수의 워드 라인 패드들에 대해 수직 방향으로 각각 오버랩되는 패스 트랜지스터들을 포함함으로써, 워드 라인 패드들과 패스 트랜지스터들의 연결에 이용되는 연결 배선의 길이를 줄일 수 있다. 구체적으로, 워드 라인 패드들과 패스 트랜지스터들은 동일 피치로 형성됨으로써, 연결 배선은 수평 방향으로 연장되는 메탈 라인 대신 수직 방향으로 중첩되는 메탈 라인들 및 메탈 컨택들을 이용하여 구현할 수 있고, 이로써, 연결 배선 사용 영역도 줄일 수 있고, 인접하는 메탈 라인들 사이의 커플링 이슈도 줄일 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치의 구조를 개략적으로 나타낸다.
도 3은 본 개시의 일 실시예에 따른 메모리 셀 어레이를 예시적으로 나타낸다.
도 4는 본 개시의 일 실시예에 따른 로우 디코더, 패스 트랜지스터 회로 및 메모리 블록을 나타낸다.
도 5는 본 개시의 일 실시예에 따른 패스 트랜지스터 회로와 제1 메모리 블록을 예시적으로 나타내는 회로도이다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
도 7a 및 도 7b는 본 개시의 일부 실시예들에 따른 워드 라인 패드 구조를 각각 나타낸다.
도 8은 본 개시의 일 실시예에 따라 도 6의 메모리 장치를 나타내는 평면도이다.
도 9a는 본 개시의 일 실시예에 따른 도 6의 메모리 장치에 대한 제2 방향의 측면도이고, 도 9b는 본 개시의 일 실시예에 따른 도 6의 메모리 장치에 대한 제1 방향의 측면도이다.
도 9c는 본 개시의 일 실시예에 따른 메모리 장치에 대한 제1 방향의 측면도이다.
도 10a는 본 개시의 일 실시예에 따른 메모리 장치에 대한 제2 방향의 측면도이고, 도 10b는 본 개시의 일 실시예에 따른 메모리 장치에 대한 제1 방향의 측면도이다.
도 11a는 본 개시의 일 실시예에 따른 메모리 장치에 대한 제2 방향의 측면도이고, 도 11b는 본 개시의 일 실시예에 따른 메모리 장치에 대한 제1 방향의 측면도이다.
도 12a는 본 개시의 일 실시예에 따른 메모리 장치에 대한 제2 방향의 측면도이고, 도 12b는 본 개시의 일 실시예에 따른 메모리 장치에 대한 제1 방향의 측면도이다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
도 14a는 본 개시의 일 실시예에 따른 도 13의 메모리 장치에 대한 제2 방향의 측면도이고, 도 14b는 본 개시의 일 실시예에 따른 도 13의 메모리 장치에 대한 제1 방향의 측면도이다.
도 15a 내지 도 15c는 본 개시의 일부 실시예들에 따른 메모리 장치를 나타내는 단면도들이다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
도 17a는 본 개시의 일 실시예에 따른 도 16의 메모리 장치를 나타내는 평면도이고, 도 17b는 본 개시의 일 실시예에 따라 도 16의 메모리 장치를 나타내는 측면도이다.
도 18a는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 평면도이고, 도 18b는 본 개시의 일 실시예에 따라 도 18a의 메모리 장치를 나타내는 측면도이다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
도 20은 본 개시의 일 실시예에 따라 도 19의 메모리 장치를 나타내는 측면도이다.
도 21은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
도 22는 본 개시의 일 실시예에 따라 도 21의 메모리 장치를 나타내는 측면도이다.
도 23a 및 도 23b는 본 개시의 일부 실시예들에 따라 1단으로 배치된 워드 라인 패드와 패스 트랜지스터의 연결 구조를 나타낸다.
도 24a 내지 도 24d는 본 개시의 일부 실시예들에 따라 2단으로 배치된 워드 라인 패드와 패스 트랜지스터의 연결 구조를 나타낸다.
도 25a 및 도 25b는 본 개시의 일부 실시예들에 따라 3단으로 배치된 워드 라인 패드와 패스 트랜지스터의 연결 구조를 나타내고, 도 25c는 본 개시의 일 실시예에 따라 4단으로 배치된 워드 라인 패드와 패스 트랜지스터의 연결 구조를 나타낸다.
도 26은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
도 27a 내지 도 27d는 본 개시의 일부 실시예들에 따른 워드 라인 패드 구조를 각각 나타낸다.
도 28는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 측면도이다.
도 29a는 본 개시의 일 실시예에 따른 패스 트랜지스터들을 나타내는 평면도이고, 도 29b는 본 개시의 일 실시예에 따른 워드 라인 패드 구조를 나타내는 평면도이다.
도 30a 및 도 30b는 본 개시의 일부 실시예들에 따른 메모리 장치를 각각 나타내는 평면도이다.
도 31a 및 도 31b는 본 개시의 일부 실시예들에 따른 메모리 장치에서 워드 라인 구동 신호의 배선을 각각 나타내는 평면도이다.
도 32a 내지 도 32c는 본 개시의 일부 실시예들에 따른 메모리 장치를 각각 나타내는 평면도들이다.
도 33은 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치의 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(11) 및 주변 회로(PECT)를 포함할 수 있고, 주변 회로(PECT)는 패스 트랜지스터 회로(12), 로우 디코더(13), 제어 로직 회로(14) 및 페이지 버퍼 회로(15)를 포함할 수 있다. 도시되지는 않았으나, 주변 회로(PECT)는 전압 생성부, 데이터 입출력 회로, 입출력 인터페이스, 온도 센서, 커맨드 디코더, 또는 어드레스 디코더 등을 더 포함할 수 있다. 본 개시의 실시예들에서, 메모리 장치(10)는 비휘발성 메모리 장치일 수 있고, 이하에서, "메모리 장치"는 비휘발성 메모리 장치를 지칭하기로 한다.
메모리 셀 어레이(11)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 패스 트랜지스터 회로(12)에 연결될 수 있고, 비트 라인들(BL)을 통해 페이지 버퍼(15)에 연결될 수 있다. 메모리 셀 어레이(11)는 복수의 메모리 셀들을 포함할 수 있고, 예를 들어, 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
일 실시예에서, 메모리 셀 어레이(11)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 메모리 셀 어레이(11)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
제어 로직 회로(14)는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(11)에 데이터를 프로그램하거나, 메모리 셀 어레이(11)로부터 데이터를 독출하거나, 또는 메모리 셀 어레이(11)에 저장된 데이터를 소거하기 위한 각종 제어 신호를 생성할 수 있다. 예를 들어, 제어 로직 회로(14)는 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 출력할 수 있다. 이로써, 제어 로직 회로(14)는 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다.
로우 디코더(13)는 로우 어드레스(X-ADDR)에 응답하여, 복수의 메모리 블록들 중 하나를 선택하기 위한 블록 선택 신호를 블록 선택 신호 라인들(BS)에 출력할 수 있다. 또한, 로우 디코더(13)는 로우 어드레스(X-ADDR)에 응답하여, 선택된 메모리 블록의 워드 라인들(WL) 중 하나를 선택하기 위한 워드 라인 구동 신호를 워드 라인 구동 신호 라인들(SI)에 출력하고, 스트링 선택 라인들(SSL) 중 하나를 선택하기 위한 스트링 선택 라인 구동 신호를 스트링 선택 라인 구동 신호 라인들(SS)에 출력하고, 그라운드 선택 라인들(GSL) 중 하나를 선택하기 위한 그라운드 선택 라인 구동 신호를 그라운드 선택 라인 구동 신호 라인들(GS)에 출력할 수 있다. 일부 실시예에서, 워드 라인 구동 신호 라인(SI)은 "글로벌 워드 라인"이라고 지칭할 수 있다. 페이지 버퍼 회로(15)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 페이지 버퍼(15)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작한다.
패스 트랜지스터 회로(12)는 블록 선택 신호 라인들(BS), 스트링 선택 라인 구동 신호 라인들(SS), 워드 라인 구동 신호 라인들(SI) 및 그라운드 선택 라인 구동 신호 라인들(GS)을 통해 로우 디코더(13)에 연결될 수 있다. 스트링 선택 라인 구동 신호 라인들(SS), 워드 라인 구동 신호 라인들(SI) 및 그라운드 선택 라인 구동 신호 라인들(GS)은 "구동 신호 라인들"이라고 지칭할 수 있다. 패스 트랜지스터 회로(12)는 복수의 패스 트랜지스터들(예를 들어, 도 4의 1211 내지 1226)을 포함할 수 있고, 복수의 패스 트랜지스터들은 블록 선택 신호 라인들(BS)을 통해 수신되는 블록 선택 신호들에 의해 제어될 수 있고, 스트링 선택 라인 구동 신호들, 워드 라인 구동 신호들 및 그라운드 선택 라인 구동 신호들을 스트링 선택 라인들(SSL), 워드 라인들(WL), 및 그라운드 선택 라인들(GSL)에 각각 제공할 수 있다.
반도체 공정의 발달에 따라, 메모리 셀 어레이(11)에 배치되는 메모리 셀들의 단수가 높아질수록, 다시 말해, 수직 방향으로 적층되는 워드 라인들(WL)의 개수가 증가할수록 워드 라인들(WL)을 구동하기 위한 패스 트랜지스터들의 개수가 증가하게 되고, 이에 따라, 패스 트랜지스터 회로(12)가 차지하는 면적이 증가하게 된다. 본 실시예에 따르면, 주변 회로(PECT)를 메모리 셀 어레이(11)에 대해 수직 방향으로 상부 또는 하부에 배치하고, 특히, 패스 트랜지스터 회로(12)를 워드 라인들(WL)의 계단 영역 또는 워드 라인 연장(extension) 영역(예를 들어, 도 2의 SA)에 대해 수직 방향으로 상부 또는 하부에 배치할 수 있다. 이로써, 패스 트랜지스터 회로(12)가 배치되는 면적이 워드 라인들(WL)의 계단 영역과 수직 방향으로 오버랩되므로, 워드 라인들(WL)의 적층 개수 증가에 따른 패스 트랜지스터들의 개수 증가에도 불구하고 메모리 장치(10)의 칩 사이즈 증가를 방지할 수 있다. 이에 대해, 도 2를 참조하여 더욱 자세하게 설명하기로 한다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치(10)의 구조를 개략적으로 나타낸다.
도 1 및 도 2를 함께 참조하면, 메모리 장치(10)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(Z)으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제1 반도체 층(L1)에 대해 수직 방향(Z)으로 하부에 배치될 수 있다. 일 실시예에서, 메모리 셀 어레이(11)는 제1 반도체 층(L1)에 형성될 수 있고, 주변 회로(PECT)는 제2 반도체 층(L2)에 형성될 수 있다. 이에 따라, 메모리 장치(10)는 메모리 셀 어레이(11)가 일부 주변 회로의 상부에 배치된 구조, 즉 COP(Cell Over Periphery) 구조 또는 B-VNAND(Bonding VNAND) 구조를 가질 수 있다.
제1 반도체 층(L1)은 셀 영역(Cell Area)(CA) 및 계단 영역(Stair Area)(SA)을 포함할 수 있고, 셀 영역(CA)에는 복수의 메모리 셀들이 배치될 수 있다. 제1 반도체 층(L1)에서 복수의 비트 라인들(BL)은 제1 방향(Y)으로 연장되고, 복수의 워드 라인들(WL)은 제2 방향(X)으로 연장될 수 있다. 복수의 워드 라인들(WL)의 일단들은 계단 형상으로 구현될 수 있고, 본 명세서에서는 제1 반도체 층(L1)에서 계단 형상의 복수의 워드 라인들(WL)을 포함하는 영역을 "계단 영역(SA)", "워드 라인 연장 영역" 또는 "연장 영역"이라고 지칭하기로 한다. 일 실시예에서, 계단 영역(SA)에서 복수의 워드 라인들(WL)의 일단들은 제1 방향(Y) 및 제2 방향(X)에 따른 계단 형상으로 배치될 수 있고, 이러한 계단 형상의 단부들을 "워드 라인 패드들"이라고 지칭할 수 있다. 각 워드 라인 패드는 대응하는 워드 라인 컨택을 통해 대응하는 패스 트랜지스터에 전기적으로 연결될 수 있다.
제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터와 같은 반도체 소자들 및 소자들을 배선하기 위한 패턴을 형성함으로써 제2 반도체 층(L2)에 주변 회로(PECT)를 형성할 수 있다. 제2 반도체 층(L2)은 계단 영역(SA)에 대응하는 제1 영역(R1) 및 셀 영역(CA)에 대응하는 제2 영역(R2)을 포함할 수 있다. 일 실시예에서, 패스 트랜지스터 회로(12)는 제1 영역(R1)에 배치될 수 있으나, 본 발명은 이에 한정되지 않는다.
일 실시예에서, 메모리 장치(10)가 COP 구조인 경우, 제2 반도체 층(L2)에 주변 회로(PECT)가 형성된 후, 메모리 셀 어레이(11)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(11)의 워드 라인들(WL) 및 비트 라인들(BL)과 제2 반도체 층(L2)에 형성된 주변 회로(PECT)를 전기적으로 연결하기 위한 패턴들이 형성될 수 있다. 일 실시예에서, 메모리 장치(10)가 B-VNAND 구조인 경우, 제2 반도체 층(L2)에 주변 회로(PECT) 및 하부 본딩 패드들이 형성되고, 제1 반도체 층(L1)에 메모리 셀 어레이(11) 및 상부 본딩 패드들이 형성된 후, 제1 반도체 층(L1) 상의 상부 본딩 패드들과 제2 반도체 층(L2) 상의 하부 본딩 패드들이 본딩 방식으로 연결될 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 셀 어레이(11)를 예시적으로 나타낸다. 도 3을 참조하면, 메모리 셀 어레이(11)는 복수의 메모리 블록들(BLK0 내지 BLKi)을 포함할 수 있고, i는 양의 정수일 수 있다. 복수의 메모리 블록들(BLK0 내지 BLKi) 중 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK0 내지 BLKi) 각각은 수직 방향(Z)을 따라 신장된 복수의 낸드 스트링들을 포함할 수 있다. 이때, 복수의 낸드 스트링들은 제1 및 제2 방향들(X, Y)을 따라 특정 거리만큼 이격되어 제공될 수 있다. 복수의 메모리 블록들(BLK0 내지 BLKi)은 로우 디코더(도 1의 13)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(13)는 복수의 메모리 블록들(BLK0 내지 BLKi) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 4는 본 개시의 일 실시예에 따른 로우 디코더(13), 패스 트랜지스터 회로(12) 및 제1 및 제2 메모리 블록들(BLK0, BLK1)을 나타낸다.
도 4를 참조하면, 메모리 장치(10)는 패스 트랜지스터 회로(12)를 포함할 수 있고, 패스 트랜지스터 회로(12)는 복수의 메모리 블록들(예를 들어, 도 3의 BLK0 내지 BLKi)에 각각 대응하는 복수의 패스 트랜지스터 회로들을 포함할 수 있다. 제1 및 제2 메모리 블록들(BLK0, BLK1)은 서로 인접하게 배치될 수 있고, 제1 및 제2 메모리 블록들(BLK0, BLK1) 각각은 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL0 내지 WLm) 및 스트링 선택 라인(SSL)을 포함할 수 있으며, m은 양의 정수이다.
로우 디코더(13)는 블록 디코더(131) 및 구동 신호 라인 디코더(132)를 포함할 수 있다. 패스 트랜지스터 회로(12)는 제1 메모리 블록(BLK0)에 대응하는 제1 패스 트랜지스터 회로(121) 및 제2 메모리 블록(BLK1)에 대응하는 제2 패스 트랜지스터 회로(122)를 포함할 수 있다. 제1 패스 트랜지스터 회로(121)는 복수의 패스 트랜지스터들(1211 내지 1216)을 포함할 수 있고, 제2 패스 트랜지스터 회로(122)는 복수의 패스 트랜지스터들(1221 내지 1226)을 포함할 수 있다.
블록 디코더(131)는 제1 블록 선택 신호 라인(BS0)을 통해 제1 패스 트랜지스터 회로(121)에 연결될 수 있고, 제2 블록 선택 신호 라인(BL1)을 통해 제2 패스 트랜지스터 회로(122)에 연결될 수 있다. 제1 블록 선택 신호 라인(BS0)은 복수의 패스 트랜지스터들(1211 내지 1216)의 게이트들에 연결될 수 있다. 예를 들어, 제1 블록 선택 신호 라인(BS0)을 통해 제공되는 제1 블록 선택 신호가 활성화되면, 복수의 패스 트랜지스터들(1211 내지 1216)이 턴온되고, 이에 따라, 제1 메모리 블록(BLK0)이 선택될 수 있다. 또한, 제2 블록 선택 신호 라인(BS1)은 복수의 패스 트랜지스터들(1221 내지 1226)의 게이트들에 연결될 수 있다. 예를 들어, 제2 블록 선택 신호 라인(BS1)을 통해 제공되는 제2 블록 선택 신호가 활성화되면, 복수의 패스 트랜지스터들(1221 내지 1226)이 턴온되고, 이에 따라, 제2 메모리 블록(BLK1)이 선택될 수 있다.
구동 신호 라인 디코더(132)는 스트링 선택 라인 구동 신호 라인(SS), 워드 라인 구동 신호 라인들(SI1 내지 SIm), 및 그라운드 선택 라인 구동 신호 라인(GS)을 통해 제1 및 제2 패스 트랜지스터 회로들(121, 122)에 연결될 수 있다. 구체적으로, 스트링 선택 라인 구동 신호 라인(SS), 워드 라인 구동 신호 라인들(SI0 내지 SIm), 및 그라운드 선택 라인 구동 신호 라인(GS)은 복수의 패스 트랜지스터들(1211 내지 1216, 1221 내지 1226)의 소스들에 각각 연결될 수 있다.
제1 패스 트랜지스터 회로(121)는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL0 내지 WLm), 및 스트링 선택 라인(SSL)을 통해 제1 메모리 블록(BLK0)에 연결될 수 있다. 패스 트랜지스터(1211)는 그라운드 선택 라인 구동 신호 라인(GS)과 그라운드 선택 라인(GSL) 사이에 연결될 수 있다. 패스 트랜지스터들(1212 내지 1215)은 워드 라인 구동 신호 라인들(SI1 내지 SIm)과 복수의 워드 라인들(WL0 내지 WLm) 사이에 각각 연결될 수 있다. 패스 트랜지스터(1216)는 스트링 선택 라인 구동 신호 라인(SS)과 스트링 선택 라인(SSL) 사이에 연결될 수 있다. 예를 들어, 제1 블록 선택 신호가 활성화되면, 패스 트랜지스터들(1211 내지 1216)은 그라운드 선택 라인 구동 신호 라인(GS), 워드 라인 구동 신호 라인들(SI1 내지 SIm), 및 스트링 선택 라인 구동 신호 라인(SS)을 통해 제공되는 구동 신호들을 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL0 내지 WLm), 및 스트링 선택 라인(SSL)에 각각 제공할 수 있다. 제1 패스 트랜지스터 회로(121)에 대한 설명은 제2 패스 트랜지스터 회로(122)에도 적용될 수 있는바, 중복된 설명은 생략하기로 한다.
도 4에서는, 제1 및 제2 메모리 블록들(BLK0, BLK1)에 대해 블록 공유(block share)가 이루어지지 않는 경우가 예시되었다. 이에 따라, 제1 패스 트랜지스터 회로(121)에 포함되는 패스 트랜지스터들(1211 내지 1216)의 게이트들은 제1 블록 선택 신호 라인(BS0)에 연결되고, 제2 패스 트랜지스터 회로(122)에 포함되는 패스 트랜지스터들(1221 내지 1226)의 게이트들은 제2 블록 선택 신호 라인(BS1)에 연결될 수 있다. 이때, 제1 패스 트랜지스터 회로(121)에 포함되는 각 패스 트랜지스터(예를 들어, 1212)의 소스 및 제2 패스 트랜지스터 회로(122)에 포함되는 각 패스 트랜지스터(예를 들어, 1222)의 소스는 동일한 워드 라인 구동 신호 라인(예를 들어, SI0)에 연결될 수 있다. 이와 같이, 블록 공유가 이루어지지 않는 경우, 각 패스 트랜지스터의 상부에서 제1 방향(Y)을 따라 연장되는 구동 신호 라인의 개수는, 메모리 블록의 제1 방향(Y)의 높이, 즉, 블록 높이에 대응하는 패스 트랜지스터들의 단수(stages)의 개수에 대응할 수 있다.
한편, 일부 실시예들에서, 제1 및 제2 메모리 블록들(BLK0, BLK1)에 대해 블록 공유가 이루어질 수도 있다. 이에 따라, 제1 패스 트랜지스터 회로(121)에 포함되는 패스 트랜지스터들(1211 내지 1216)의 게이트들과 제2 패스 트랜지스터 회로(122)에 포함되는 패스 트랜지스터들(1221 내지 1226)의 게이트들은 동일한 블록 선택 신호 라인에 연결될 수 있다. 이때, 제1 패스 트랜지스터 회로(121)에 포함되는 각 패스 트랜지스터(예를 들어, 1212)의 소스 및 제2 패스 트랜지스터 회로(122)에 포함되는 각 패스 트랜지스터(예를 들어, 1222)의 소스는 서로 다른 워드 라인 구동 신호 라인들에 각각 연결될 수 있다. 이와 같이, 블록 공유가 이루어지는 경우, 각 패스 트랜지스터의 상부에서 제1 방향(Y)을 따라 연장되는 구동 신호 라인의 개수는, 메모리 블록의 제1 방향(Y)의 높이, 즉, 블록 높이에 대응하는 패스 트랜지스터들의 단수의 개수와 공유되는 메모리 블록들의 개수의 곱에 대응할 수 있다. 이에 대해, 도 31a 및 도 31b를 참조하여 더욱 상세하게 설명하기로 한다.
도 5는 본 개시의 일 실시예에 따른 패스 트랜지스터 회로(121a)와 제1 메모리 블록(BLK0)을 예시적으로 나타내는 회로도이다.
도 5를 참조하면, 패스 트랜지스터 회로(121a)는 도 4의 제1 패스 트랜지스터 회로(121)의 일 구현 예에 대응할 수 있다. 일 실시예에서, 제2 패스 트랜지스터 회로(122)는 패스 트랜지스터 회로(121a)와 실질적으로 유사하게 구현될 수 있고, 제2 메모리 블록(BLK1)은 제1 메모리 블록(BLK0)과 실질적으로 유사하게 구현될 수 있다. 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL0 내지 WLm), 복수의 비트 라인들(BL0 내지 BL2), 복수의 그라운드 선택 라인들(GSL0 내지 GSL2), 복수의 스트링 선택 라인들(SSL0 내지 SSL2) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인의 개수는 실시예에 따라 다양하게 변경될 수 있다.
비트 라인(BL0)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고, 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS33)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL0 내지 SSL2)에 연결된다. 복수의 메모리 셀들(MCs)은 각각 대응하는 워드 라인(WL0 내지 WLm)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL0 내지 GSL2)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL0 내지 BL2)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 실시예에서, 동일 높이의, 즉, 동일 레벨에 배치된 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 도 5에서는 세 개의 스트링 선택 라인들(SSL0 내지 SSL2)이 동일 높이의 워드 라인을 공유하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 두 개의 스트링 선택 라인들이 동일 높이의 워드 라인을 공유할 수 있다. 다른 예를 들어, 네 개의 스트링 선택 라인들이 동일 높이의 워드 라인을 공유할 수 있다.
패스 트랜지스터 회로(121a)는 그라운드 선택 라인들(GSL0 내지 GSL2)에 각각 연결되는 패스 트랜지스터들(1211a 내지 1211c), 워드 라인들(WL0 내지 WLm)에 각각 연결되는 패스 트랜지스터들(1212 내지 1215), 및 스트링 선택 라인들(SSL0 내지 SSL2)에 각각 연결되는 패스 트랜지스터들(1216a 내지 1216c)을 포함할 수 있다. 패스 트랜지스터들(1211a 내지 1211c, 1212 내지 1215, 1216a 내지 1216c)은 제1 블록 선택 신호 라인(BS0)을 따라 제공되는 제1 블록 선택 신호에 따라 턴온될 수 있고, 스트링 선택 라인 구동 신호 라인(SS0 내지 SS2), 워드 라인 구동 신호 라인들(SI0 내지 SIm), 및 그라운드 선택 라인 구동 신호 라인(GS0 내지 GS2)을 통해 제공되는 구동 신호들을 스트링 선택 라인들(SSL0 내지 SSL2), 복수의 워드 라인들(WL0 내지 WLm), 및 그라운드 선택 라인들(GSL0 내지 GSL2)에 각각 제공할 수 있다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치(60)를 나타내는 사시도이다. 도 1 내지 도 5를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
도 6을 참조하면, 메모리 장치(60)는 제1 방향(Y) 및 제2 방향(X)을 따라 배치된 복수의 워드 라인 패드들(WLP) 및 제1 방향(Y) 및 제2 방향(X)을 따라 배치된 복수의 워드 라인 컨택들(WLC)을 포함할 수 있다. 복수의 워드 라인 패드들(WLP)은 복수의 워드 라인들(예를 들어, 도 5의 WL0 내지 WLm)에 각각 대응할 수 있고, 복수의 워드 라인 컨택들(WLC)에 각각 연결될 수 있다. 이와 같이, 각 워드 라인 패드(WLP)는 각 워드 라인(WL)과 각 워드 라인 컨택(WLC)이 연결되는 영역으로 정의할 수 있다. 예를 들어, 각 워드 라인 패드(WLP)는 직사각형 또는 정사각형의 형상으로 구현될 수 있다. 일 실시예에서, 각 워드 라인 컨택(WLC)은 각 워드 라인 패드(WLP)를 관통할 수 있고, 이에 따라, 복수의 워드 라인 컨택들(WLC)의 높이들은 수직 방향(Z)으로 동일할 수 있다.
메모리 장치(60)는 복수의 패스 트랜지스터들(PTR)을 더 포함할 수 있다. 각 워드 라인 패드(WLP)는 각 워드 라인 컨택(WLC)에 연결되고, 각 워드 라인 컨택(WLC)은 복수의 상부 메탈 층들(TM1, TM2), 복수의 상부 메탈 컨택들(TMC1 내지 TMC3), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD), 복수의 하부 메탈 층들(BM1 내지 BM4) 및 복수의 하부 메탈 컨택들(BMC0 내지 BMC4)을 통해 대응하는 패스 트랜지스터(PTR)에 연결될 수 있다. 각 패스 트랜지스터(PTR)는 액티브 영역(ACT) 및 게이트 단자(GT)를 포함할 수 있다. 각 워드 라인 패드(WLP)는 각 패스 트랜지스터(PTR)의 액티브 영역(ACT), 예를 들어, 드레인 단자에 연결될 수 있다. 예를 들어, 복수의 워드 라인 패드들(WLP), 복수의 워드 라인 컨택들(WLC), 복수의 상부 메탈 층들(TM1, TM2), 복수의 상부 메탈 컨택들(TMC1 내지 TMC3), 및 상부 본딩 패드(TPAD)는 제1 반도체 층(예를 들어, 도 2의 L1)에 포함될 수 있고, 하부 본딩 패드(BPAD), 복수의 하부 메탈 층들(BM1 내지 BM4), 복수의 하부 메탈 컨택들(BMC0 내지 BMC4) 및 복수의 패스 트랜지스터들(PTR)은 제2 반도체 층(예를 들어, 도 2의 L2)에 포함될 수 있다
복수의 워드 라인 패드들(WLP) 중 제1 방향(Y)으로 인접한 워드 라인 패드들은 수직 방향(Z)으로 높이가 다르고, 복수의 워드 라인 패드들(WLP) 중 제2 방향(X)으로 인접한 워드 라인 패드들은 수직 방향(Z)으로 높이가 다를 수 있다. 이와 같이 복수의 워드 라인 패드들(WLP)은 계단 형상으로 구현될 수 있다. 예를 들어, 복수의 워드 라인 패드들(WLP)은 SDP(Stair Dividing Patterning) 공정을 통해 형성될 수 있다. 구체적으로, SDP 공정을 통해 제1 방향(Y) 및 제2 방향(X)의 단차를 이용하여 최소 개수의 레이어들로 최대 개수의 워드 라인 패드들(WLP)을 형성할 수 있다. 이하에서는 도 7a 및 도 7b를 참조하여 워드 라인 패드 구조에 대해 더욱 자세하게 설명하기로 한다.
도 7a는 본 개시의 일 실시예에 따른 워드 라인 패드 구조(70a)를 나타낸다.
도 7a를 참조하면, 워드 라인 패드 구조(70a)는 2-SDP 공정을 통해 형성될 수 있고, 이에 따라, 제1 방향(Y)으로 서로 다른 높이를 갖는 2개의 워드 라인 패드들 및 제2 방향(X)으로 서로 다른 높이를 갖는 4개의 워드 라인 패드들을 포함할 수 있다. 이때, 워드 라인 패드 구조(70a)의 제1 방향(Y)의 길이는, 일 메모리 블록의 제1 방향(Y)의 길이, 즉, 블록 높이(BLK_H)에 대응할 수 있다. 종래의 워드 라인 패드 구조는 제2 방향(X)으로 서로 다른 높이를 갖는 8개의 워드 라인 패드들을 포함하였다. 그러나, 본 실시예에 따른 워드 라인 패드 구조(70a)는 제1 방향(Y) 및 제2 방향(X)으로 서로 다른 높이를 갖는 8개의 워드 라인 패드들(WLP0 내지 WLP7)을 포함함으로써, 종래에 비해 제2 방향(X)의 길이를 반으로 줄일 수 있다.
도 7b는 본 개시의 일 실시예에 따른 워드 라인 패드 구조(70b)를 나타낸다.
도 7b를 참조하면, 워드 라인 패드 구조(70b)는 4-SDP 공정을 통해 형성될 수 있고, 이에 따라, 제1 방향(Y)으로 서로 다른 높이를 갖는 4개의 워드 라인 패드들 및 제2 방향(X)으로 서로 다른 높이를 갖는 2개의 워드 라인 패드들을 포함할 수 있다. 이때, 워드 라인 패드 구조(70b)의 제1 방향(Y)의 길이는, 일 메모리 블록의 제1 방향(Y)의 길이, 즉, 블록 높이(BLK_H)에 대응할 수 있다. 본 실시예에 따른 워드 라인 패드 구조(70b)는 제1 방향(Y) 및 제2 방향(X)으로 서로 다른 높이를 갖는 8개의 워드 라인 패드들(WLP0 내지 WLP7)을 포함함으로써, 도 7a의 워드 라인 패드 구조(70a)에 비해 제2 방향(X)의 길이를 반으로 줄일 수 있다.
도 8은 본 개시의 일 실시예에 따라 도 6의 메모리 장치(60)를 나타내는 평면도이다.
도 6 및 도 8을 함께 참조하면, 메모리 장치(60)는 제1 방향(Y) 및 제2 방향(X)에 따라 배치된 제1 내지 제4 워드 라인 패드들(WLP0 내지 WLP3)을 포함할 수 있다. 제1 방향(Y)으로 인접한 제1 및 제2 워드 라인 패드들(WLP0, WLP1) 및 제1 방향(Y)으로 인접한 제3 및 제4 워드 라인 패드들(WLP2, WLP3)은 제1 방향(Y)으로 동일한 너비를 가질 수 있다. 예를 들어, 제1 워드 라인 패드(WLP0)는 제1 방향(Y)으로 제1 너비(Y1)를 갖고, 제2 워드 라인 패드(WLP1)는 제1 방향(Y)으로 제2 너비(Y2)를 갖고, 제1 너비(Y1)와 제2 너비(Y2)는 동일할 수 있다. 제2 방향(X)으로 인접한 제1 및 제3 워드 라인 패드들(WLP0, WLP2) 및 제2 방향(X)으로 인접한 제2 및 제4 워드 라인 패드들(WLP1, WLP3)은 제2 방향(X)으로 동일한 너비를 가질 수 있다. 예를 들어, 제3 워드 라인 패드(WLP2)는 제2 방향(X)으로 제1 너비(X1)를 갖고, 제1 워드 라인 패드(WLP0)는 제2 방향(X)으로 제2 너비(X2)를 갖고, 제1 너비(X1)와 제2 너비(X2)는 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 방향(Y)으로 인접한 제1 및 제2 워드 라인 패드들(WLP0, WLP1)은 제1 방향(Y)으로 동일한 피치를 가질 수 있고, 제2 방향(X)으로 인접한 제1 및 제3 워드 라인 패드들(WLP0, WLP2)은 제2 방향(X)으로 동일한 피치를 가질 수 있다.
일 실시예에서, 워드 라인 컨택들(WLC)은 제2 방향(X)으로 제1 피치(P1x)를 가질 수 있고, 패스 트랜지스터들(PTR)은 제2 방향(X)으로 제2 피치(P2x)를 가질 수 있다. 이때, 제1 피치(P1x)와 제2 피치(P2x)는 동일할 수 있다. 예를 들어, 제1 및 제2 피치들(P1x, P2x)은 제1 및 제2 너비들(X1, X2)과 모두 동일할 수 있다. 이와 같이, 메모리 장치(60)에서 제2 방향(X)으로 인접한 워드 라인 패드들(WLP), 워드 라인 컨택들(WLC) 및 패스 트랜지스터들(PTR) 각각의 피치는 모두 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 패스 트랜지스터들(PTR) 각각의 제2 방향(X)의 피치는 동일하고, 워드 라인 컨택들(WLC) 각각의 제2 방향(X)의 피치는 서로 다를 수도 있다.
일 실시예에서, 워드 라인 컨택들(WLC)은 제1 방향(Y)으로 제1 피치(P1y)를 가질 수 있고, 패스 트랜지스터들(PTR)은 제1 방향(Y)으로 제2 피치(P2y)를 가질 수 있다. 이때, 제1 피치(P1y)와 제2 피치(P2y)는 동일할 수 있다. 예를 들어, 제1 및 제2 피치들(P1y, P2y)은 제1 및 제2 너비들(Y1, Y2)과 모두 동일할 수 있다. 이와 같이, 메모리 장치(60)에서 제1 방향(Y)으로 인접한 워드 라인 패드들(WLP), 워드 라인 컨택들(WLC) 및 패스 트랜지스터들(PTR) 각각의 피치는 모두 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 패스 트랜지스터들(PTR) 각각의 제1 방향(Y)의 피치는 동일하고, 워드 라인 컨택들(WLC) 각각의 제1 방향(Y)의 피치는 서로 다를 수도 있다.
도 9a는 본 개시의 일 실시예에 따른 도 6의 메모리 장치(60)에 대한 제2 방향(X)의 측면도이다. 도 9b는 본 개시의 일 실시예에 따른 도 6의 메모리 장치(60)에 대한 제1 방향(Y)의 측면도이다.
도 9a 및 도 9b를 함께 참조하면, 제1 방향(Y)으로 인접한 제1 및 제2 워드 라인 패드들(WLP0, WLP1)은 수직 방향(Z)으로 높이가 서로 다를 수 있고, 제2 방향(X)으로 인접한 제1 및 제3 워드 라인 패드들(WLP0, WLP2)은 수직 방향(Z)으로 높이가 서로 다를 수 있다. 제1 워드 라인 컨택(WLC0)은 제1 워드 라인 패드(WLP0)를 관통하여 수직 방향(Z)으로 연장될 수 있고, 제2 워드 라인 컨택(WLC1)은 제2 워드 라인 패드(WLP1)를 관통하여 수직 방향(Z)으로 연장될 수 있고, 제3 워드 라인 컨택(WLC2)은 제3 워드 라인 패드(WLP2)를 관통하여 수직 방향(Z)으로 연장될 수 있다.
제1 워드 라인 컨택(WLC0)은 복수의 상부 메탈 층들(TM1, TM2), 복수의 상부 메탈 컨택들(TMC1 내지 TMC3), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD), 복수의 하부 메탈 층들(BM1 내지 BM4) 및 복수의 하부 메탈 컨택들(BMC0a 내지 BMC4)을 통해 제1 패스 트랜지스터(PTR0)의 액티브 영역(ACT), 예를 들어, 드레인 단자에 연결될 수 있다. 예를 들어, 복수의 상부 메탈 컨택들(TMC1 내지 TMC3)은 수직 방향(Z)으로 서로 얼라인(align)될 수 있다. 예를 들어, 복수의 하부 메탈 컨택들(BMC0 내지 BMC4)은 수직 방향(Z)으로 서로 얼라인(align)될 수 있다.
제2 워드 라인 컨택(WLC1)은 복수의 상부 메탈 층들(TM1, TM2), 복수의 상부 메탈 컨택들(TMC1 내지 TMC3), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD), 복수의 하부 메탈 층들(BM1 내지 BM4) 및 복수의 하부 메탈 컨택들(BMC0b 내지 BMC4)을 통해 제2 패스 트랜지스터(PTR1)의 액티브 영역(ACT), 예를 들어, 드레인 단자에 연결될 수 있다. 제3 워드 라인 컨택(WLC2)은 복수의 상부 메탈 층들(TM1, TM2), 복수의 상부 메탈 컨택들(TMC1 내지 TMC3), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD), 복수의 하부 메탈 층들(BM1 내지 BM4) 및 복수의 하부 메탈 컨택들(BMC0 내지 BMC4)을 통해 제3 패스 트랜지스터(PTR2)의 액티브 영역(ACT), 예를 들어, 드레인 단자에 연결될 수 있다.
일 실시예에서, 제1 및 제2 패스 트랜지스터들(PTR0, PTR1)에 각각 연결되는 하부 메탈 컨택들(BMC0a, BMC0b)은 제1 방향(Y)으로 서로 인접할 수 있다. 이와 같이, 하부 메탈 컨택들(BMC0a, BMC0b)은 서로 마주보는 구조로 배치될 수 있다. 예를 들어, 제1 패스 트랜지스터(PTR0)는 게이트 단자(GT) 및 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 우측에 배치되고 하부 메탈 컨택(BMC0a)에 연결된 소스/드레인 단자를 포함할 수 있고, 제2 패스 트랜지스터(PTR1)는 게이트 단자(GT) 및 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 좌측에 배치되고 하부 메탈 컨택(BMC0b)에 연결된 소스/드레인 단자를 포함할 수 있다. 예를 들어, 하부 메탈 컨택(BMC0a)에 연결된 소스/드레인 단자와 하부 메탈 컨택(BMC0b)에 연결된 소스/드레인 단자는 제1 방향(Y)으로 서로 인접할 수 있다.
이와 같이, 제1 워드 라인 패드(WLP0)와 제1 패스 트랜지스터(PTR0)는 제1 방향(Y) 또는 제2 방향(X)으로 연장되는 메탈 라인 대신, 제1 워드 라인 패드(WLP0)에 수직 방향(Z)으로 중첩되는 연결 배선들, 즉, 복수의 상부 메탈 층들(TM1, TM2), 복수의 상부 메탈 컨택들(TMC1 내지 TMC3), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD), 복수의 하부 메탈 층들(BM1 내지 BM4) 및 복수의 하부 메탈 컨택들(BMC0 내지 BMC4)을 통해 제1 패스 트랜지스터(PTR0)의 액티브 영역(ACT), 예를 들어, 드레인 단자에 연결될 수 있다. 이에 따라, 제1 워드 라인 패드(WLP0)와 제1 패스 트랜지스터(PTR0) 사이의 연결 배선의 개수, 길이 또는 복잡도를 줄일 수 있다. 또한, 제1 워드 라인 패드(WLP0)에 대응하는 연결 배선과 제2 워드 라인 패드(WLP1) 또는 제3 워드 라인 패드(WLP2)에 대응하는 연결 배선 사이의 커플링 이슈가 발생하지 않을 수 있고, 이로써, 메모리 장치(60)의 동작 신뢰성이 향상될 수 있다. 나아가, 제1 워드 라인 패드(WLP0)와 제1 패스 트랜지스터(PTR0) 사이의 연결 배선이 배치되는 배선 영역의 사이즈를 감소시킬 수 있고, 이로써, 다른 배선들의 배치 자유도를 향상시킬 수 있다.
도 9c는 본 개시의 일 실시예에 따른 메모리 장치(60')에 대한 제1 방향(Y)의 측면도이다.
도 9c를 참조하면, 메모리 장치(60')는 도 6의 메모리 장치(60)의 변형 예에 대응하며, 도 6 내지 도 9b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 일 실시예에서, 제1 및 제2 패스 트랜지스터들(PTR0, PTR1)에 각각 연결되는 하부 메탈 컨택들(BMC0a, BMC0b')은 제1 방향(Y)으로 서로 이격될 수 있다. 이와 같이, 하부 메탈 컨택들(BMC0a, BMC0b')은 서로 마주보지 않는 구조로 배치될 수 있다. 예를 들어, 제1 패스 트랜지스터(PTR0)는 게이트 단자(GT) 및 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 우측에 배치되고 하부 메탈 컨택(BMC0a)에 연결된 소스/드레인 단자를 포함할 수 있고, 제2 패스 트랜지스터(PTR1)는 게이트 단자(GT) 및 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 우측에 배치되고 하부 메탈 컨택(BMC0b')에 연결된 소스/드레인 단자를 포함할 수 있다. 예를 들어, 하부 메탈 컨택(BMC0a)에 연결된 소스/드레인 단자와 하부 메탈 컨택(BMC0b')에 연결된 소스/드레인 단자는 제1 방향(Y)으로 서로 인접하지 않을 수 있다.
도 10a는 본 개시의 일 실시예에 따른 메모리 장치(100)에 대한 제2 방향(X)의 측면도이고, 도 10b는 본 개시의 일 실시예에 따른 메모리 장치(100)에 대한 제1 방향(Y)의 측면도이다. 도 10a 및 도 10b를 함께 참조하면, 메모리 장치(100)는 도 9a 및 도 9b에 예시된 메모리 장치(60)의 변형 예에 대응하며, 도 6 내지 도 9c를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
일 실시예에서, 메모리 장치(100)의 상부 메탈 컨택들(TMC1 내지 TMC3) 중 적어도 하나는 제2 방향(X)으로 복수의 메탈 컨택들을 포함할 수 있다. 예를 들어, 상부 메탈 컨택(TMC3)은 제2 방향(X)으로 두 개의 상부 메탈 컨택들(TMC3)로 구현될 수 있고, 이에 따라, 대응하는 상부 메탈 층(TM2)과 대응하는 상부 본딩 패드(TPAD) 사이에는 두 개의 상부 메탈 컨택들(TMC3)이 배치될 수 있다. 일 실시예에서, 메모리 장치(100)의 하부 메탈 컨택들(BMC0 내지 BMC4) 중 적어도 하나는 제2 방향(X)으로 복수의 메탈 컨택들을 포함할 수 있다. 예를 들어, 하부 메탈 컨택(BMC4)은 제2 방향(X)으로 두 개의 하부 메탈 컨택들(BMC4)로 구현될 수 있고, 이에 따라, 대응하는 하부 본딩 패드(BPAD)와 대응하는 하부 메탈 층(BML4) 사이에는 두 개의 하부 메탈 컨택들(BMC4)이 배치될 수 있다. 예를 들어, 두 개의 상부 메탈 컨택들(TMC3)과 두 개의 하부 메탈 컨택들(BMC4)은 수직 방향(Z)으로 각각 얼라인될 수 있다.
도 11a는 본 개시의 일 실시예에 따른 메모리 장치(110)에 대한 제2 방향(X)의 측면도이고, 도 11b는 본 개시의 일 실시예에 따른 메모리 장치(110)에 대한 제1 방향(Y)의 측면도이다. 도 11a 및 도 11b를 참조하면, 메모리 장치(110)는 도 9a 및 도 9b에 예시된 메모리 장치(60)의 변형 예에 대응하며, 도 6 내지 도 9c를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
일 실시예에서, 메모리 장치(110)의 상부 메탈 컨택들(TMC1 내지 TMC3) 중 적어도 하나는 제1 방향(Y)으로 복수의 메탈 컨택들을 포함할 수 있다. 예를 들어, 상부 메탈 컨택(TMC3)은 제1 방향(Y)으로 두 개의 상부 메탈 컨택들(TMC3)로 구현될 수 있고, 이에 따라, 대응하는 상부 메탈 층(TM2)과 대응하는 상부 본딩 패드(TPAD) 사이에는 두 개의 상부 메탈 컨택들(TMC3)이 배치될 수 있다. 일 실시예에서, 메모리 장치(110)의 하부 메탈 컨택들(BMC0 내지 BMC4) 중 적어도 하나는 제1 방향(Y)으로 복수의 메탈 컨택들을 포함할 수 있다. 예를 들어, 하부 메탈 컨택(BMC4)은 제1 방향(Y)으로 두 개의 하부 메탈 컨택들(BMC4)로 구현될 수 있고, 이에 따라, 대응하는 하부 본딩 패드(BPAD)와 대응하는 하부 메탈 층(BML4) 사이에는 두 개의 하부 메탈 컨택들(BMC4)이 배치될 수 있다. 예를 들어, 두 개의 상부 메탈 컨택들(TMC3)과 두 개의 하부 메탈 컨택들(BMC4)은 수직 방향(Z)으로 각각 얼라인될 수 있다.
도 12a는 본 개시의 일 실시예에 따른 메모리 장치(120)에 대한 제2 방향(X)의 측면도이고, 도 12b는 본 개시의 일 실시예에 따른 메모리 장치(120)에 대한 제1 방향(Y)의 측면도이다. 도 12a 및 도 12b를 참조하면, 메모리 장치(120)는 도 9a 및 도 9b에 예시된 메모리 장치(60)의 변형 예에 대응하며, 도 6 내지 도 9c를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
일 실시예에서, 메모리 장치(120)의 상부 메탈 컨택들(TMC1 내지 TMC3) 중 적어도 하나는 제1 방향(Y) 및 제2 방향(X)으로 복수의 메탈 컨택들을 포함할 수 있다. 예를 들어, 상부 메탈 컨택(TMC3)은 제1 방향(Y)으로 두 개, 그리고, 제2 방향(X)으로 두 개의 상부 메탈 컨택들(TMC3)로 구현될 수 있고, 이에 따라, 대응하는 상부 메탈 층(TM2)과 대응하는 상부 본딩 패드(TPAD) 사이에는 네 개의 상부 메탈 컨택들(TMC3)이 배치될 수 있다. 일 실시예에서, 메모리 장치(120)의 하부 메탈 컨택들(BMC0 내지 BMC4) 중 적어도 하나는 제1 방향(Y) 및 제2 방향(X)으로 복수의 메탈 컨택들을 포함할 수 있다. 예를 들어, 하부 메탈 컨택(BMC4)은 제1 방향(Y)으로 두 개, 그리고, 제2 방향(X)으로 두 개의 하부 메탈 컨택들(BMC4)로 구현될 수 있고, 이에 따라, 대응하는 하부 본딩 패드(BPAD)와 대응하는 하부 메탈 층(BML4) 사이에는 두 개의 하부 메탈 컨택들(BMC4)이 배치될 수 있다. 예를 들어, 두 개의 상부 메탈 컨택들(TMC3)과 두 개의 하부 메탈 컨택들(BMC4)은 수직 방향(Z)으로 각각 얼라인될 수 있다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치(130)를 나타내는 사시도이다. 도 13을 참조하면, 메모리 장치(130)는 제1 방향(Y) 및 제2 방향(X)을 따라 배치된 복수의 워드 라인 패드들(WLP) 및 제1 방향(Y) 및 제2 방향(X)을 따라 배치된 복수의 워드 라인 컨택들(WLC)을 포함할 수 있다. 메모리 장치(130)는 도 6의 메모리 장치(60)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 일 실시예에서, 각 워드 라인 컨택(WLC)은 대응하는 워드 라인 패드(WLP)로부터 수직 방향(Z)으로 연장되어 대응하는 상부 메탈 컨택(TMC1)에 연결될 수 있다. 이에 따라, 복수의 워드 라인 컨택들(WLC)의 높이들은 수직 방향(Z)으로 서로 다를 수 있다.
도 14a는 본 개시의 일 실시예에 따른 도 13의 메모리 장치(130)에 대한 제2 방향(X)의 측면도이고, 도 14b는 본 개시의 일 실시예에 따른 도 13의 메모리 장치(130)에 대한 제1 방향(Y)의 측면도이다. 도 14a 및 도 14b를 참조하면, 제1 방향(Y)으로 인접한 제1 및 제2 워드 라인 컨택들(WLC0, WLC1)은 수직 방향(Z)으로 높이가 서로 다를 수 있고, 제2 방향(X)으로 인접한 제1 및 제3 워드 라인 컨택들(WLC0, WLC2)은 수직 방향(Z)으로 높이가 서로 다를 수 있다. 제1 워드 라인 컨택(WLC0)은 제1 워드 라인 패드(WLP0)로부터 수직 방향(Z)으로 연장될 수 있고, 제2 워드 라인 컨택(WLC1)은 제2 워드 라인 패드(WLP1)로부터 수직 방향(Z)으로 연장될 수 있고, 제3 워드 라인 컨택(WLC2)은 제3 워드 라인 패드(WLP2)로부터 수직 방향(Z)으로 연장될 수 있다.
도 15a는 본 개시의 일 실시예에 따른 메모리 장치(150a)를 나타내는 단면도이다. 도 15a를 참조하면, 메모리 장치(150a)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함하는 COP 구조를 가질 수 있다. 제2 반도체 층(L2)은 하부 기판(LSUB)에 배치된 복수의 패스 트랜지스터들(PTR)을 포함하고, 제1 반도체 층(L1)은 상부 기판(USUB) 상에 수직 방향(Z)을 따라 적층되고 제2 방향(X)을 따라 연장되는 복수의 워드 라인들(WL)을 포함할 수 있다. 수직 방향(Z)으로 인접한 워드 라인들(WL) 사이에는 층간 절연막(ILD)이 배치될 수 있다.
메모리 장치(150a)는 수직 방향(Z)으로 각각 연장되는 복수의 워드 라인 컨택들(WLCa)을 포함할 수 있다. 각 워드 라인(WL)와 각 워드 라인 컨택(WLCa)이 연결되는 영역을 워드 라인 패드(WLP)로 정의할 수 있다. 예를 들어, 복수의 워드 라인 컨택들(WLCa)은 수직 방향(Z)으로 동일한 높이를 가질 수 있다. 복수의 워드 라인 컨택들(WLCa)은 복수의 워드 라인들(WL)을 관통하여, 하부 메탈 층(BML3)에 연결될 수 있다. 각 워드 라인 컨택(WLCa)은 복수의 하부 메탈 층들(BML1 내지 BML3) 및 복수의 하부 메탈 컨택들(BMC0 내지 BMC2)을 통해 패스 트랜지스터(PTR)의 액티브 영역, 예를 들어, 드레인 영역에 연결될 수 있다.
도 15b는 본 개시의 일 실시예에 따른 메모리 장치(150b)를 나타내는 단면도이다. 도 15b를 참조하면, 메모리 장치(150b)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함하는 B-VNAND 구조를 가질 수 있다. 제2 반도체 층(L2)은 하부 기판(LSUB)에 배치된 복수의 패스 트랜지스터들(PTR)을 포함하고, 제1 반도체 층(L1)은 수직 방향(Z)을 따라 적층되고 제2 방향(X)을 따라 연장되는 복수의 워드 라인들(WL)을 포함할 수 있다. 수직 방향(Z)으로 인접한 워드 라인들(WL) 사이에는 층간 절연막(ILD)이 배치될 수 있다.
메모리 장치(150b)는 수직 방향(Z)으로 각각 연장되는 복수의 워드 라인 컨택들(WLCb)을 포함할 수 있다. 각 워드 라인(WL)와 각 워드 라인 컨택(WLCb)이 연결되는 영역을 워드 라인 패드(WLP)로 정의할 수 있다. 예를 들어, 복수의 워드 라인 컨택들(WLCb)은 수직 방향(Z)으로 동일한 높이를 가질 수 있다. 복수의 워드 라인 컨택들(WLCb)은 복수의 워드 라인들(WL)을 관통하여, 상부 메탈 컨택(TMC2)에 연결될 수 있다. 각 워드 라인 컨택(WLCb)은 복수의 상부 메탈 컨택들(TMC1, TMC2), 상부 메탈 층(TML), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD), 하부 메탈 층들(BML1, BML2) 및 복수의 하부 메탈 컨택들(BMC0 내지 BMC2)을 통해 패스 트랜지스터(PTR)의 액티브 영역에 연결될 수 있다.
도 15c는 본 개시의 일 실시예에 따른 메모리 장치(150c)를 나타내는 단면도이다. 도 15c를 참조하면, 메모리 장치(150c)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함하는 B-VNAND 구조를 가질 수 있다. 제2 반도체 층(L2)은 하부 기판(LSUB)에 배치된 복수의 패스 트랜지스터들(PTR)을 포함하고, 제1 반도체 층(L1)은 수직 방향(Z)을 따라 적층되고 제2 방향(X)을 따라 연장되는 복수의 워드 라인들(WL)을 포함할 수 있다. 수직 방향(Z)으로 인접한 워드 라인들(WL) 사이에는 층간 절연막(ILD)이 배치될 수 있다.
메모리 장치(150c)는 수직 방향(Z)으로 각각 연장되는 복수의 워드 라인 컨택들(WLCc)을 포함할 수 있다. 각 워드 라인(WL)와 각 워드 라인 컨택(WLCc)이 연결되는 영역을 워드 라인 패드(WLP)로 정의할 수 있다. 예를 들어, 복수의 워드 라인 컨택들(WLCc)은 수직 방향(Z)으로 서로 다른 높이를 가질 수 있다. 각 워드 라인 컨택(WLCb)은 대응하는 워드 라인 패드(WLP)에서 대응하는 상부 메탈 컨택(TMC2) 사이에 배치될 수 있다. 각 워드 라인 컨택(WLCc)은 복수의 상부 메탈 컨택들(TMC1, TMC2), 상부 메탈 층(TML), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD), 하부 메탈 층들(BML1, BML2) 및 복수의 하부 메탈 컨택들(BMC0 내지 BMC2)을 통해 패스 트랜지스터(PTR)의 액티브 영역에 연결될 수 있다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치(160)를 나타내는 사시도이다. 도 17a는 본 개시의 일 실시예에 따른 도 16의 메모리 장치(160)를 나타내는 평면도이고, 도 17b는 본 개시의 일 실시예에 따른 도 16의 메모리 장치(160)를 나타내는 측면도이다.
도 16 내지 도 17b를 함께 참조하면, 메모리 장치(160)는 도 6의 메모리 장치(60)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 메모리 장치(160)는 제1 방향(Y) 및 제2 방향(X)에 따라 배치된 제1 내지 제4 워드 라인 패드들(WLP0 내지 WLP3)을 포함할 수 있다. 제1 방향(Y)으로 인접한 제1 및 제2 워드 라인 패드들(WLP0, WLP1)은 제1 방향(Y)으로 서로 다른 너비를 가질 수 있다. 예를 들어, 제1 워드 라인 패드(WLP0)는 제1 방향(Y)으로 제1 너비(Y1')를 갖고, 제2 워드 라인 패드(WLP1)는 제1 방향(Y)으로 제2 너비(Y2')를 갖고, 제1 너비(Y1')와 제2 너비(Y2')는 서로 다를 수 있다. 제2 방향(X)으로 인접한 제1 및 제3 워드 라인 패드들(WLP0, WLP2)은 제2 방향(X)으로 동일한 너비를 가질 수 있다. 예를 들어, 제3 워드 라인 패드(WLP2)는 제2 방향(X)으로 제1 너비(X1)를 갖고, 제1 워드 라인 패드(WLP0)는 제2 방향(X)으로 제2 너비(X2)를 갖고, 제1 너비(X1)와 제2 너비(X2)는 동일할 수 있다.
일 실시예에서, 워드 라인 컨택들(WLC)은 제2 방향(X)으로 제1 피치(P1x)를 가질 수 있고, 패스 트랜지스터들(PTR)은 제2 방향(X)으로 제2 피치(P2x)를 가질 수 있다. 이때, 제1 피치(P1x)와 제2 피치(P2x)는 동일할 수 있다. 예를 들어, 제1 및 제2 피치들(P1x, P2x)은 제1 및 제2 너비들(X1, X2)과 모두 동일할 수 있다. 이와 같이, 메모리 장치(160)에서 제2 방향(X)으로 인접한 워드 라인 패드들(WLP), 워드 라인 컨택들(WLC) 및 패스 트랜지스터들(PTR) 각각의 피치는 모두 동일할 수 있다.
일 실시예에서, 워드 라인 컨택들(WLC)은 제1 방향(Y)으로 제1 피치(P1y)를 가질 수 있다. 예를 들어, 제1 피치(P1y)는 제1 및 제2 너비들(Y1', Y2')과 다를 동일할 수 있다. 이와 같이, 메모리 장치(160)에서 워드 라인 패드들(WLP)은 제1 방향(Y)으로 서로 다른 너비를 갖더라도, 워드 라인 컨택들(WLC)은 제1 방향(Y)으로 동일한 제1 피치(P1y)에 따라 배치될 수 있다. 이에 따라, 제1 워드 라인 컨택(WLC0)의 중심은 제1 워드 라인 패드(WLP0)의 중심과 제1 방향(Y)으로 얼라인되는 반면, 제2 워드 라인 컨택(WLC1)의 중심은 제2 워드 라인 패드(WLP1)의 중심과 제1 방향(Y)으로 얼라인되지 않을 수 있다. 이에 따라, 제2 워드 라인 컨택(WLC1)의 중심은 제2 워드 라인 패드(WLP1)의 중심에서 일 측으로, 예를 들어, 우측으로 기울어질 수 있다. 패스 트랜지스터들(PTR)은 제1 방향(Y)으로 동일한 피치를 가질 수 있다.
도 18a는 본 개시의 일 실시예에 따른 메모리 장치(180)를 나타내는 평면도이고, 도 18b는 본 개시의 일 실시예에 따라 도 18a의 메모리 장치(180)를 나타내는 측면도이다. 도 18a 및 도 18b를 참조하면, 메모리 장치(180)는 도 16의 메모리 장치(160)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 메모리 장치(180)에서 제1 방향(Y)으로 인접한 제1 및 제2 워드 라인 패드들(WLP0, WLP1)은 제1 방향(Y)으로 서로 다른 너비를 갖고, 워드 라인 컨택들(WLC)은 대응하는 워드 라인 패드(WLP)의 제1 방향(Y)의 중심에 배치될 수 있다. 이에 따라, 워드 라인 컨택들(WLC)은 일정한 피치를 가지지 않을 수 있다. 구체적으로, 제1 워드 라인 컨택(WLC0)의 중심은 제1 워드 라인 패드(WLP0)의 중심과 제1 방향(Y)으로 얼라인되고, 제2 워드 라인 컨택(WLC1)의 중심도 제2 워드 라인 패드(WLP1)의 중심과 제1 방향(Y)으로 얼라인될 수 있다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치(190)를 나타내는 사시도이고, 도 20은 본 개시의 일 실시예에 따라 도 19의 메모리 장치(190)를 나타내는 측면도이다. 도 19 및 도 20을 함께 참조하면, 메모리 장치(190)는 도 6의 메모리 장치(60)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 메모리 장치(190)에서, 각 워드 라인 패드(WLP)는 각 워드 라인 컨택(WLC)에 연결되고, 각 워드 라인 컨택(WLC)은 복수의 상부 메탈 컨택들(TMC1 내지 TMC3), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD) 및 복수의 하부 메탈 컨택들(BMC0 내지 BMC4)을 통해 대응하는 패스 트랜지스터(PTR)에 연결될 수 있다. 이와 같이, 본 실시예에 따르면, 각 워드 라인 컨택(WLC)과 대응하는 패스 트랜지스터(PTR) 사이에는 상부 메탈 층들 및/또는 하부 메탈 층들이 배치되지 않을 수 있다. 이때, 복수의 상부 메탈 컨택들(TMC1 내지 TMC3)의 개수는 실시예에 따라 다양하게 변경될 수 있고, 또한, 복수의 하부 메탈 컨택들(BMC0 내지 BMC4)의 개수도 실시예에 따라 다양하게 변경될 수 있다.
그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 각 워드 라인 컨택(WLC)은 복수의 상부 메탈 컨택들(TMC1 내지 TMC3), 복수의 상부 메탈 층들(TML1, TML2), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD) 및 복수의 하부 메탈 컨택들(BMC0 내지 BMC4)을 통해 대응하는 패스 트랜지스터(PTR)에 연결될 수 있다. 일부 실시예들에서, 각 워드 라인 컨택(WLC)은 복수의 상부 메탈 컨택들(TMC1 내지 TMC3), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD), 복수의 하부 메탈 층들(BML1 내지 BLM3), 및 복수의 하부 메탈 컨택들(BMC0 내지 BMC4)을 통해 대응하는 패스 트랜지스터(PTR)에 연결될 수도 있다.
도 21은 본 개시의 일 실시예에 따른 메모리 장치(210a)를 나타내는 사시도이고, 도 22는 본 개시의 일 실시예에 따라 도 21의 메모리 장치(210a)를 나타내는 측면도이다. 도 21 및 도 22를 함께 참조하면, 메모리 장치(210a)는 도 6의 메모리 장치(60)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 메모리 장치(210a)에서, 각 워드 라인 패드(WLP)는 각 워드 라인 컨택(WLC)에 연결되고, 각 워드 라인 컨택(WLC)은 상부 다이렉트 메탈 컨택(TDMC), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD) 및 하부 다이렉트 메탈 컨택(BDMC)을 통해 대응하는 패스 트랜지스터(PTR)에 연결될 수 있다. 이와 같이, 본 실시예에 따르면, 각 워드 라인 컨택(WLC)과 대응하는 패스 트랜지스터(PTR) 사이에는 상부 메탈 층들 및/또는 하부 메탈 층들이 배치되지 않을 수 있고, 상부 다이렉트 메탈 컨택(TMC)은 단일 다이렉트 컨택으로 구현될 수 있고, 하부 다이렉트 메탈 컨택(BMC)도 단일 다이렉트 컨택으로 구현될 수 있다.
그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 각 워드 라인 컨택(WLC)은 상부 다이렉트 메탈 컨택(TDMC), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD) 및 복수의 하부 메탈 컨택들(BMC0 내지 BMC4)을 통해 대응하는 패스 트랜지스터(PTR)에 연결될 수 있고, 이때, 복수의 하부 메탈 컨택들(BMC0 내지 BMC4) 사이에 적어도 하나의 하부 메탈 층이 배치될 수도 있다. 일부 실시예들에서, 각 워드 라인 컨택(WLC)은 복수의 상부 메탈 컨택들(TMC1 내지 TMC3), 상부 본딩 패드(TPAD), 하부 본딩 패드(BPAD), 및 하부 다이렉트 메탈 컨택(BDMC)을 통해 대응하는 패스 트랜지스터(PTR)에 연결될 수도 있고, 이때, 복수의 상부 메탈 컨택들(TMC1 내지 TMC3) 사이에 적어도 하나의 상부 메탈 층이 배치될 수도 있다 다.
도 23a 및 도 23b는 본 개시의 일부 실시예들에 따라 1단으로 배치된 워드 라인 패드와 패스 트랜지스터의 연결 구조를 나타낸다. 도 23a 및 도 23b에서, 메모리 블록은 제1 방향(Y)으로 제1 높이(H1)를 가질 수 있다.
도 23a를 참조하면, 메모리 장치(230a)는 제1 높이(H1)에 대응하여 1단으로 배치된 제1 및 제2 워드 라인 패드들(WLP0, WLP1)을 포함할 수 있다. 예를 들어, 패스 트랜지스터의 액티브 영역(ACT)은 대응하는 제1 및 제2 워드 라인 패드(WLP0, WLP1)의 하단 에지 영역에 인접하게 배치될 수 있다. 제1 및 제2 워드 라인 패드들(WLP0, WLP1) 각각은 대응하는 워드 라인 컨택(WLC), 대응하는 하부 메탈 층(BM1) 및 대응하는 하부 메탈 컨택(BMC0)을 통해 대응하는 패스 트랜지스터의 액티브 영역(ACT)에 연결될 수 있다. 예를 들어, 제1 및 제2 워드 라인 패드들(WLP0, WLP1)에 각각 대응하는 하부 메탈 컨택(BMC0)은 제2 방향(X)으로 인접하게 배치될 수 있다.
도 23b를 참조하면, 메모리 장치(230b)는 제1 높이(H1)에 대응하여 1단으로 배치된 제1 및 제2 워드 라인 패드들(WLP0, WLP1)을 포함할 수 있다. 예를 들어, 패스 트랜지스터의 액티브 영역(ACT)은 대응하는 제1 및 제2 워드 라인 패드(WLP0, WLP1)의 중심 영역에 배치될 수 있다. 제1 및 제2 워드 라인 패드들(WLP0, WLP1) 각각은 대응하는 워드 라인 컨택(WLC), 대응하는 하부 메탈 층(BM1) 및 대응하는 하부 메탈 컨택(BMC0)을 통해 대응하는 패스 트랜지스터의 액티브 영역(ACT)에 연결될 수 있다. 예를 들어, 제1 워드 라인 패드(WLP0)에 대응하는 하부 메탈 컨택(BMC0)은 대응하는 게이트 단자(GT)의 상단에 배치될 수 있고, 제2 워드 라인 패드(WLP1)에 대응하는 하부 메탈 컨택(BMC0)은 대응하는 게이트 단자(GT)의 하단에 배치될 수 있다.
도 24a 내지 도 24e는 본 개시의 일부 실시예들에 따라 2단으로 배치된 워드 라인 패드와 패스 트랜지스터의 연결 구조를 나타낸다. 도 24a 내지 도 24e에서, 메모리 블록은 제1 방향(Y)으로 제2 높이(H2)를 가질 수 있다.
도 24a를 참조하면, 메모리 장치(240a)는 제2 높이(H2)에 대응하여 2단으로 배치된 제1 내지 제4 워드 라인 패드들(WLP0 내지 WLP3)을 포함할 수 있다. 예를 들어, 제1 단(STAGE0)의 패스 트랜지스터들 각각의 액티브 영역들(ACT)은 대응하는 제1 및 제3 워드 라인 패드(WLP0, WLP2)의 하단 에지 영역에 인접하게 배치될 수 있고, 제2 단(STAGE1)의 패스 트랜지스터들 각각의 액티브 영역들(ACT)은 제2 및 제4 워드 라인 패드들(WLP1, WLP3) 각각의 상단 에지 영역에 인접하게 배치될 수 있다. 예를 들어, 제1 단(STAGE0)의 제1 및 제3 워드 라인 패드들(WLP0, WLP2)에 각각 연결되는 하부 메탈 컨택들(BMC0)은, 대응하는 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 상단에 배치될 수 있고, 제2 단(STAGE1)의 제2 및 제4 워드 라인 패드들(WLP1, WLP3)에 각각 연결되는 하부 메탈 컨택들(BMC0)은, 대응하는 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 하단에 배치될 수 있다.
도 24b를 참조하면, 메모리 장치(240b)에 제2 높이(H2)에 대응하여 2단으로 배치된 제1 내지 제4 워드 라인 패드들(WLP0 내지 WLP3)을 포함할 수 있다. 예를 들어, 패스 트랜지스터들 각각의 액티브 영역들(ACT)은 대응하는 제1 내지 제4 워드 라인 패드(WLP0 내지 WLP3)의 중심 영역에 배치될 수 있다. 예를 들어, 제1 단(STAGE0)의 제1 및 제3 워드 라인 패드들(WLP0, WLP2)에 각각 연결되는 하부 메탈 컨택들(BMC0)은, 대응하는 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 상단에 배치될 수 있고, 제2 단(STAGE1)의 제2 및 제4 워드 라인 패드들(WLP1, WLP3)에 각각 연결되는 하부 메탈 컨택들(BMC0)은, 대응하는 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 상단에 배치될 수 있다.
도 24c를 참조하면, 메모리 장치(240c)에 제2 높이(H2)에 대응하여 2단으로 배치된 제1 내지 제4 워드 라인 패드들(WLP0 내지 WLP3)을 포함할 수 있다. 예를 들어, 패스 트랜지스터들 각각의 액티브 영역들(ACT)은 대응하는 제1 내지 제4 워드 라인 패드(WLP0 내지 WLP3)의 중심 영역에 배치될 수 있다. 예를 들어, 제1 및 제2 워드 라인 패드들(WLP0, WLP1)에 각각 연결되는 하부 메탈 컨택들(BMC0)은, 대응하는 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 하단에 배치될 수 있고, 제3 및 제4 워드 라인 패드들(WLP2, WLP3)에 각각 연결되는 하부 메탈 컨택들(BMC0)은, 대응하는 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 상단에 배치될 수 있다.
도 24d를 참조하면, 메모리 장치(240d)에 제2 높이(H2)에 대응하여 2단으로 배치된 제1 내지 제4 워드 라인 패드들(WLP0 내지 WLP3)을 포함할 수 있다. 예를 들어, 패스 트랜지스터들 각각의 액티브 영역들(ACT)은 대응하는 제1 내지 제4 워드 라인 패드(WLP0 내지 WLP3)의 중심 영역에 배치될 수 있다. 예를 들어, 제1 단(STAGE0)의 제1 및 제3 워드 라인 패드들(WLP0, WLP2)에 각각 연결되는 하부 메탈 컨택들(BMC0)은, 대응하는 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 하단에 배치될 수 있고, 제2 단(STAGE1)의 제2 및 제4 워드 라인 패드들(WLP1, WLP3)에 각각 연결되는 하부 메탈 컨택들(BMC0)은, 대응하는 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 상단에 배치될 수 있다.
도 25a 및 도 25b는 본 개시의 일부 실시예들에 따라 3단으로 배치된 워드 라인 패드와 패스 트랜지스터의 연결 구조를 나타낸다. 도 25a 및 도 25b에서, 메모리 블록은 제1 방향(Y)으로 제3 높이(H3)를 가질 수 있다.
도 25a를 참조하면, 메모리 장치(250a)는 제3 높이(H3)에 대응하여 3단으로 배치된 제1 내지 제6 워드 라인 패드들(WLP0 내지 WLP5)을 포함할 수 있다. 예를 들어, 제1 내지 제3 단들(STAGE0, STAGE1, STAGE2)의 패스 트랜지스터들 각각의 액티브 영역들(ACT)은 대응하는 제1 내지 제6 워드 라인 패드(WLP0 내지 WLP5)의 중심 영역에 배치될 수 있다. 예를 들어, 제1 내지 제3 단들(STAGE0, STAGE1, STAGE2)의 제1 내지 제6 워드 라인 패드들(WLP0 내지 WLP5)에 각각 연결되는 하부 메탈 컨택들(BMC0)은 대응하는 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 상단에 배치될 수 있다.
도 25b를 참조하면, 메모리 장치(250b)에 제3 높이(H3)에 대응하여 3단으로 배치된 제1 내지 제6 워드 라인 패드들(WLP0 내지 WLP5)을 포함할 수 있다. 예를 들어, 패스 트랜지스터들 각각의 액티브 영역들(ACT)은 대응하는 제1 내지 제6 워드 라인 패드(WLP0 내지 WLP5)의 중심 영역에 배치될 수 있다. 예를 들어, 제1 내지 제3 워드 라인 패드들(WLP0 내지 WLP2)에 각각 연결되는 하부 메탈 컨택들(BMC0)은 대응하는 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 하단에 배치될 수 있고, 제4 내지 제6 워드 라인 패드들(WLP3 내지 WLP5)에 각각 연결되는 하부 메탈 컨택들(BMC0)은 대응하는 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 상단에 배치될 수 있다.
도 25c는 본 개시의 일 실시예에 따라 4단으로 배치된 워드 라인 패드와 패스 트랜지스터의 연결 구조를 나타낸다. 도 25c를 참조하면, 메모리 블록은 제1 방향(Y)으로 제4 높이(H4)를 가질 수 있다. 메모리 장치(250c)는 제4 높이(H4)에 대응하여 4단으로 배치된 제1 내지 제8 워드 라인 패드들(WLP0 내지 WLP7)을 포함할 수 있다. 예를 들어, 제1 내지 제4 단들(STAGE0 내지 STAGE3)의 패스 트랜지스터들 각각의 액티브 영역들(ACT)은 대응하는 제1 내지 제8 워드 라인 패드(WLP0 내지 WLP7)의 중심 영역에 배치될 수 있다. 예를 들어, 제1 내지 제4 단들(STAGE0 내지 STAGE3)의 제1 내지 제8 워드 라인 패드들(WLP0 내지 WLP7)에 각각 연결되는 하부 메탈 컨택들(BMC1)은 대응하는 게이트 단자(GT)의 제1 방향(Y)의 일 측에, 예를 들어, 제1 방향(Y)에서 상단에 배치될 수 있다.
도 26은 본 개시의 일 실시예에 따른 메모리 장치(260)를 나타내는 사시도이다. 도 26을 참조하면, 메모리 장치(260)는 제1 및 제2 메모리 블록들(BLK0, BLK1)에 대응하는 복수의 워드 라인 패드들(WLP), 복수의 워드 라인 컨택들(WLC) 및 복수의 패스 트랜지스터들(PTR)을 포함할 수 있다. 제1 및 제2 메모리 블록들(BLK0, BLK1)은 제1 방향(Y)으로 서로 인접하고, 제1 메모리 블록(BLK0)은 "하단 메모리 블록"으로, 제2 메모리 블록(BLK1)은 "상단 메모리 블록"으로 지칭할 수 있다. 복수의 워드 라인 패드들(WLP)은 계단 형상으로 구현될 수 있다. 예를 들어, 복수의 워드 라인 패드들(WLP)은 SDP 공정을 통해 형성될 수 있다. 이하에서는 도 27a 및 도 27b를 참조하여 워드 라인 패드 구조에 대해 더욱 자세하게 설명하기로 한다.
도 27a는 본 개시의 일 실시예에 따른 워드 라인 패드 구조(270A)를 나타낸다. 도 27a를 참조하면, 워드 라인 패드 구조(270A)는 2-SDP 공정을 통해 형성될 수 있고, 이에 따라, 제1 및 제2 메모리 블록들(BLK0, BLK1) 각각에 대응하여, 제1 방향(Y)으로 서로 다른 높이를 갖는 2개의 워드 라인 패드들 및 제2 방향(X)으로 서로 다른 높이를 갖는 4개의 워드 라인 패드들이 배치될 수 있다. 예를 들어, 제1 및 제2 메모리 블록들(BLK0, BLK0) 각각에 대해, 워드 라인 패드들(WLP0, WLP1)은 제1 방향(Y)으로 인접하고, 워드 라인 패드들(WLPO, WLP2, WLP6)은 제2 방향(X)으로 인접할 수 있다. 예를 들어, 제1 및 제2 메모리 블록들(BLK0, BLK1)의 경계에서, 워드 라인 패드들(예를 들어, WLP1)은 동일 높이로 형성될 수 있다. 이와 같이, 제1 메모리 블록(BLK0)에 대응하는 워드 라인 패드들과 제2 메모리 블록(BLK1)에 대응하는 워드 라인 패드들은 미러(mirror) 타입으로 형성될 수 있다.
도 27b는 본 개시의 일 실시예에 따른 워드 라인 패드 구조(270B)를 나타낸다. 도 27b를 참조하면, 워드 라인 패드 구조(270B)는 2-SDP 공정을 통해 형성될 수 있고, 이에 따라, 제1 및 제2 메모리 블록들(BLK0, BLK1) 각각에 대응하여, 제1 방향(Y)으로 서로 다른 높이를 갖는 2개의 워드 라인 패드들 및 제2 방향(X)으로 서로 다른 높이를 갖는 4개의 워드 라인 패드들이 배치될 수 있다. 예를 들어, 제1 및 제2 메모리 블록들(BLK0, BLK0) 각각에 대해, 워드 라인 패드들(WLP0, WLP1)은 제1 방향(Y)으로 인접하고, 워드 라인 패드들(WLPO, WLP2, WLP6)은 제2 방향(X)으로 인접할 수 있다. 예를 들어, 제1 및 제2 메모리 블록들(BLK0, BLK1)의 경계에서, 워드 라인 패드들(예를 들어, WLPO, WLP1)은 서로 다른 높이로 형성될 수 있다. 이 와 같이, 제1 메모리 블록(BLK0)에 대응하는 워드 라인 패드들과 제2 메모리 블록(BLK1)에 대응하는 워드 라인 패드들은 쉬프트(shift) 타입으로 형성될 수 있다.
도 27c는 본 개시의 일 실시예에 따른 워드 라인 패드 구조(270C)를 나타낸다. 도 27c를 참조하면, 워드 라인 패드 구조(270C)는 4-SDP 공정을 통해 형성될 수 있고, 이에 따라, 제1 및 제2 메모리 블록들(BLK0, BLK1) 각각에 대응하여, 제1 방향(Y)으로 서로 다른 높이를 갖는 4개의 워드 라인 패드들 및 제2 방향(X)으로 서로 다른 높이를 갖는 2개의 워드 라인 패드들이 배치될 수 있다. 이때, 제1 메모리 블록(BLK0)에 대응하는 워드 라인 패드들과 제2 메모리 블록(BLK1)에 대응하는 워드 라인 패드들은 미러 타입으로 형성될 수 있다.
도 27d는 본 개시의 일 실시예에 따른 워드 라인 패드 구조(270D)를 나타낸다. 도 27d를 참조하면, 워드 라인 패드 구조(270D)는 4-SDP 공정을 통해 형성될 수 있고, 이에 따라, 제1 및 제2 메모리 블록들(BLK0, BLK1) 각각에 대응하여, 제1 방향(Y)으로 서로 다른 높이를 갖는 4개의 워드 라인 패드들 및 제2 방향(X)으로 서로 다른 높이를 갖는 2개의 워드 라인 패드들이 배치될 수 있다. 이때, 제1 메모리 블록(BLK0)에 대응하는 워드 라인 패드들과 제2 메모리 블록(BLK1)에 대응하는 워드 라인 패드들은 쉬프트 타입으로 형성될 수 있다.
도 28는 본 개시의 일 실시예에 따른 메모리 장치(260)를 나타내는 측면도이다. 도 26 및 도 28을 함께 참조하면, 제1 메모리 블록(BLK0)에 대응하는 워드 라인 패드들(WLP0a, WLP1a)은 제1 방향(Y)으로 2단으로 배치될 수 있고, 제1 방향(Y)으로 인접한 워드 라인 패드들(WLP0a, WLP1a)은 수직 방향(Z)으로 높이가 서로 다를 수 있다. 마찬가지로, 제2 메모리 블록(BLK1)에 대응하는 워드 라인 패드들(WLP0b, WLP1b)은 제1 방향(Y)으로 2단으로 배치될 수 있고, 제1 방향(Y)으로 인접한 워드 라인 패드들(WLP0b, WLP1b)은 수직 방향(Z)으로 높이가 서로 다를 수 있다. 예를 들어, 제1 메모리 블록(BLK0)에 대응하는 워드 라인 패드들(WLP0a, WLP1a)과 제2 메모리 블록(BLK1)에 대응하는 워드 라인 패드들(WLP0b, WLP1b)은 미러 타입으로 형성될 수 있고, 이에 따라, 제1 및 제2 메모리 블록들(BLK0, BLK1)의 경계에서 인접한 워드 라인 패드들(WLP1a, WLP1b)의 높이는 동일할 수 있다.
패스 트랜지스터(PTR0a)의 게이트 단자(GT)의 우측은 워드 라인 노드(예를 들어, 도 4의 BLK0의 WL0)에 대응하고, 게이트 단자(GT)의 좌측은 구동 신호 라인 노드(예를 들어, 도 4의 SI0)에 대응할 수 있다. 예를 들어, 패스 트랜지스터(PTR0a)는 도 4의 패스 트랜지스터(1212)에 대응할 수 있다. 패스 트랜지스터(PTR1a)의 게이트 단자(GT)의 좌측은 워드 라인 노드(예를 들어, 도 4의 BLK0의 WL1)에 대응하고, 게이트 단자(GT)의 우측은 구동 신호 라인 노드(예를 들어, 도 4의 SI1)에 대응할 수 있다. 예를 들어, 패스 트랜지스터(PTR1a)는 도 4의 패스 트랜지스터(1213)에 대응할 수 있다.
패스 트랜지스터(PTR1b)의 게이트 단자(GT)의 우측은 워드 라인 노드(예를 들어, 도 4의 BLK1의 WL1)에 대응하고, 게이트 단자(GT)의 좌측은 구동 신호 라인 노드(예를 들어, 도 4의 SI1)에 대응할 수 있다. 예를 들어, 패스 트랜지스터(PTR1b)는 도 4의 패스 트랜지스터(1223)에 대응할 수 있다. 이때, 패스 트랜지스터들(PTR1a, PTR1b)은 액티브 영역을 공유할 수 있고, 이에 따라, 구동 신호 라인 노드(예를 들어, 도 4의 SI1)를 공유할 수 있다. 패스 트랜지스터(PTR0b)의 게이트 단자(GT)의 좌측은 워드 라인 노드(예를 들어, 도 4의 BLK1의 WL0)에 대응하고, 게이트 단자(GT)의 우측은 구동 신호 라인 노드(예를 들어, 도 4의 SI0)에 대응할 수 있다. 예를 들어, 패스 트랜지스터(PTR0b)는 도 4의 패스 트랜지스터(1222)에 대응할 수 있다.
일 실시예에서, 제1 메모리 블록(BLK0)에 대응하는 워드 라인 패드들(WLP0a, WLP1a)의 제1 방향(Y)의 너비는 동일할 수 있고, 제2 메모리 블록(BLK1)에 대응하는 워드 라인 패드들(WLP0b, WLP1b)의 제1 방향(Y)의 너비는 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 일 실시예에서, 제1 메모리 블록(BLK0)에 대응하는 워드 라인 패드들(WLP0a, WLP1a)의 제1 방향(Y)의 너비는 동일할 수 있고, 제2 메모리 블록(BLK1)에 대응하는 워드 라인 패드들(WLP0b, WLP1b)의 제1 방향(Y)의 너비는 서로 다를 수 있다. 또한, 일 실시예에서, 제1 메모리 블록(BLK0)에 대응하는 워드 라인 패드들(WLP0a, WLP1a)의 제1 방향(Y)의 너비는 서로 다를 수 있고, 제2 메모리 블록(BLK1)에 대응하는 워드 라인 패드들(WLP0b, WLP1b)의 제1 방향(Y)의 너비는 동일할 수 있다. 나아가, 일 실시예에서, 제1 메모리 블록(BLK0)에 대응하는 워드 라인 패드들(WLP0a, WLP1a)의 제1 방향(Y)의 너비는 서로 다를 수 있고, 제2 메모리 블록(BLK1)에 대응하는 워드 라인 패드들(WLP0b, WLP1b)의 제1 방향(Y)의 너비는 서로 다를 수 있다. 도 16 내지 도 18b를 참조하여 상술된 실시예들은 본 실시예에도 적용될 수 있다.
도 29a는 본 개시의 일 실시예에 따른 패스 트랜지스터 구조(290a)를 나타내는 평면도이고, 도 29b는 본 개시의 일 실시예에 따른 워드 라인 패드 구조(290b)를 나타내는 평면도이다.
도 29a를 참조하면, 제1 및 제2 메모리 블록들(BLK0, BLK1) 각각에 대해 2단 구조의 패스 트랜지스터들이 배치될 수 있다. 제1 메모리 블록(BLK0)의 제2 단(STAGE1)에 배치된 패스 트랜지스터들은 제2 메모리 블록(BLK1)의 제1 단(STAGE0)에 배치된 패스 트랜지스터들과 액티브 영역을 공유할 수 있다. 이에 따라, 제1 메모리 블록(BLK0)의 제2 단(STAGE1)에 배치된 패스 트랜지스터들은 제2 메모리 블록(BLK1)의 제1 단(STAGE0)에 배치된 패스 트랜지스터들은 동일한 워드 라인 구동 신호를 공통으로 수신할 수 있다.
제1 및 제2 메모리 블록들(BLK0, BLK1)은 제1 방향(Y)으로 서로 인접하고, 제1 메모리 블록(BLK0)은 "하단(lower) 메모리 블록"으로, 제2 메모리 블록(BLK1)은 "상단(upper) 메모리 블록"으로 지칭할 수 있다. 제1 메모리 블록(BLK0)에 대응하는 워드 라인 패드들(WLP)은 "하단 워드 라인 패드들"이라고 지칭하고, 제2 메모리 블록(BLK1)에 대응하는 워드 라인 패드들은 "상단 워드 라인 패드들"이라고 지칭할 수 있다. 제1 메모리 블록(BLK0)에 대응하는 워드 라인 컨택들(WLC)은 "하단 워드 라인 컨택들"이라고 지칭하고, 제2 메모리 블록(BLK1)에 대응하는 워드 라인 컨택들(WLC)은 "상단 워드 라인 컨택들"이라고 지칭할 수 있다. 제1 메모리 블록(BLK0)에 대응하는 패스 트랜지스터들은 "하단 패스 트랜지스터들"이라고 지칭하고, 제2 메모리 블록(BLK1)에 대응하는 패스 트랜지스터들은 "상단 패스 트랜지스터들"이라고 지칭할 수 있다.
도 29b를 참조하면, 제1 및 제2 메모리 블록들(BLK0, BLK1) 각각에 대해 2단 구조의 패스 트랜지스터들이 미러 타입으로 배치될 수 있다. 제1 메모리 블록(BLK0)의 제2 단(STAGE1)에 대응하는 워드 라인 패드들(BLK0_WLP0, BLK0_WLP3, BLK0_WLP5, BLK0_WLP7, BLK0_WLP9) 및 제2 메모리 블록(BLK1)의 제1 단(STAGE0)에 대응하는 워드 라인 패드들(BLK1_WLP0, BLK1_WLP3, BLK1_WLP5, BLK1_WLP7, BLK1_WLP9)은 동일한 워드 라인 구동 신호들을 각각 수신할 수 있다. 한편, 제1 메모리 블록(BLK0)의 제1 단(STAGE0)에 대응하는 워드 라인 패드들(BLK0_WLP0, BLK0_WLP2, BLK0_WLP4, BLK0_WLP6, BLK0_WLP8) 및 제2 메모리 블록(BLK1)의 제2 단(STAGE1)에 대응하는 워드 라인 패드들(BLK1_WLP0, BLK1_WLP2, BLK1_WLP4, BLK1_WLP6, BLK1_WLP8)은 동일한 워드 라인 구동 신호들을 각각 수신할 수 있다.
도 30a는 본 개시의 일 실시예에 따른 메모리 장치(300a)를 나타내는 평면도이다. 도 30a를 참조하면, 메모리 장치(300a)는 제1 방향(Y)을 따라 배치되는 제1 내지 제4 메모리 블록들(BLK0 내지 BLK3)에 각각 대응하는 워드 라인 패드들(WLP) 및 패스 트랜지스터들(PTR)을 포함할 수 있다. 제1 및 제2 메모리 블록들(BLK0, BLK1)에 각각 대응하는 워드 라인 패드들(WLP) 및 패스 트랜지스터들(PTR)은 미러 타입으로 배치될 수 있고, 제3 및 제4 메모리 블록들(BLK2, BLK3)에 각각 대응하는 워드 라인 패드들(WLP) 및 패스 트랜지스터들(PTR)은 미러 타입으로 배치될 수 있다.
도 30b는 본 개시의 일 실시예에 따른 메모리 장치(300b)를 나타내는 평면도이다. 도 30b를 참조하면, 메모리 장치(300b)는 제1 방향(Y)을 따라 배치되는 제1 내지 제4 메모리 블록들(BLK0 내지 BLK3)에 각각 대응하는 워드 라인 패드들(WLP) 및 패스 트랜지스터들(PTR)을 포함할 수 있다. 제1 및 제2 메모리 블록들(BLK0, BLK1)에 각각 대응하는 워드 라인 패드들(WLP) 및 패스 트랜지스터들(PTR)은 쉬프트 타입으로 배치될 수 있고, 제3 및 제4 메모리 블록들(BLK2, BLK3)에 각각 대응하는 워드 라인 패드들(WLP) 및 패스 트랜지스터들(PTR)은 쉬프트 타입으로 배치될 수 있다.
도 31a는 본 개시의 일 실시예에 따른 메모리 장치(310a)에서 워드 라인 구동 신호의 배선을 나타내는 평면도이다. 도 31a를 참조하면, 메모리 장치(310a)는 제1 방향(Y) 및 제2 방향(X)을 따라 배치된 복수의 워드 라인 패드들(WLP) 및 복수의 패스 트랜지스터들(PTR)을 포함할 수 있다. 제1 방향(Y)으로 정렬된 복수의 패스 트랜지스터들(PTR)의 상부에는, 제1 방향(Y)으로 각각 연장된 제1 및 제2 워드 라인 구동 신호 라인들(SIa, SIb)이 배치될 수 있다. 일 실시예에서, 제1 및 제2 워드 라인 구동 신호 라인들(SIa, SIb)은 워드 라인 컨택(WLC)을 기준으로 좌우 대칭으로 배치될 수 있다.
예를 들어, 제1 워드 라인 구동 신호 라인(SIa)은 복수의 패스 트랜지스터들(PTR)의 상부에서 워드 라인 컨택(WLC)의 좌측에 배치될 수 있고, 제1 및 제2 메모리 블록들(BLK0, BLK1)의 경계의 구동 신호 라인 노드, 즉, 제1 메모리 블록(BLK0)의 제2 단(STAGE1)의 구동 신호 라인 노드 및 제2 메모리 블록(BLK1)의 제1 단(STAGE0)의 구동 신호 라인 노드에 연결될 수 있다. 예를 들어, 제2 워드 라인 구동 신호 라인(SIb)은 복수의 패스 트랜지스터들(PTR)의 상부에서 워드 라인 컨택(WLC)의 우측에 배치될 수 있고, 제1 메모리 블록(BLK0)의 제1 단(STAGE0)의 구동 신호 라인 노드 및 제2 메모리 블록(BLK1)의 제2 단(STAGE1)의 구동 신호 라인 노드에 연결될 수 있다.
일부 실시예들에서, 제1 및 제2 워드 라인 구동 신호 라인들(SIa, SIb)은 번갈아 배치될 수 있다. 일 실시예에서, 홀수 번째 칼럼(column), 예를 들어, 가장 왼쪽에 배치된 칼럼(즉, 제1 방향(Y)으로 인접한 패스 트랜지스터들)의 상부에서, 제1 워드 라인 구동 신호 라인(SIa)이 워드 라인 컨택(WLC)의 좌측에 배치되고 제2 워드 라인 구동 신호 라인(SIb)이 워드 라인 컨택(WLC)의 우측에 배치되고, 짝수 번째 칼럼, 예를 들어, 두 번째로 왼쪽에 배치된 칼럼(즉, 제1 방향(Y)으로 인접한 패스 트랜지스터들)의 상부에서, 제2 워드 라인 구동 신호 라인(SIb)이 워드 라인 컨택(WLC)의 좌측에 배치되고 제1 워드 라인 구동 신호 라인(SIa)이 워드 라인 컨택(WLC)의 우측에 배치될 수 있다.
도 31b는 본 개시의 일 실시예에 따른 메모리 장치(310b)에서 워드 라인 구동 신호의 배선을 나타내는 평면도이다. 도 31b를 참조하면, 메모리 장치(310b)는 제1 방향(Y) 및 제2 방향(X)을 따라 배치된 복수의 워드 라인 패드들(WLP) 및 복수의 패스 트랜지스터들(PTR)을 포함할 수 있다. 제1 방향(Y)으로 정렬된 복수의 패스 트랜지스터들(PTR)의 상부에는, 제1 방향(Y)으로 각각 연장된 제1 및 제2 워드 라인 구동 신호 라인들(SIa, SIb)이 배치될 수 있다. 일 실시예에서, 제1 및 제2 워드 라인 구동 신호 라인들(SIa, SIb)은 워드 라인 컨택(WLC)을 기준으로 좌우 비대칭으로 배치될 수 있다.
제1 및 제2 워드 라인 구동 신호 라인들(SIa, SIb)은 복수의 패스 트랜지스터들(PTR)의 상부에서 워드 라인 컨택(WLC)의 일 측에, 예를 들어, 우측에 배치될 수 있다. 제1 워드 라인 구동 신호 라인(SIa)은 제1 및 제2 메모리 블록들(BLK0, BLK1)의 경계의 구동 신호 라인 노드, 즉, 제1 메모리 블록(BLK0)의 제2 단(STAGE1)의 구동 신호 라인 노드 및 제2 메모리 블록(BLK1)의 제1 단(STAGE0)의 구동 신호 라인 노드에 연결될 수 있다. 예를 들어, 제2 워드 라인 구동 신호 라인(SIb)은 제1 메모리 블록(BLK0)의 제1 단(STAGE0)의 구동 신호 라인 노드 및 제2 메모리 블록(BLK1)의 제2 단(STAGE1)의 구동 신호 라인 노드에 연결될 수 있다.
일부 실시예들에서, 제1 및 제2 워드 라인 구동 신호 라인들(SIa, SIb)은 번갈아 배치될 수 있다. 일 실시예에서, 홀수 번째 칼럼(column), 예를 들어, 가장 왼쪽에 배치된 칼럼(즉, 제1 방향(Y)으로 인접한 패스 트랜지스터들)의 상부에서, 제1 및 제2 워드 라인 구동 신호 라인들(SIa, SIb)의 순서로 배치되고, 짝수 번째 칼럼, 예를 들어, 두 번째로 왼쪽에 배치된 칼럼(즉, 제1 방향(Y)으로 인접한 패스 트랜지스터들)의 상부에서, 제2 및 제1 워드 라인 구동 신호 라인들(SIb, SIa)의 순서로 배치될 수 있다.
도 31a 및 도 31b는 제1 및 제2 메모리 블록들(BLK0, BLK1)에 대해 블록 공유가 이루어지지 않은 경우의 실시예를 예시하였다. 그러나, 도 4를 참조하여 상술한 바와 같이, 복수의 메모리 블록들(예를 들어, 도 3의 BLK0 내지 BLKi) 중 일부 메모리 블록들에 대해 블록 공유가 이루어질 수 있다. 이때, 각 패스 트랜지스터의 상부에서 제1 방향(Y)을 따라 연장되는 워드 라인 구동 신호 라인들의 개수는, 블록 높이에 대응하는 패스 트랜지스터들의 단수의 개수와 공유되는 메모리 블록들의 개수의 곱에 대응할 수 있다.
예를 들어, 제1 및 제2 메모리 블록들(BLK0, BLK1)에 대해 블록 공유가 이루어지는 경우, 각 패스 트랜지스터(PTR)의 상부에서 제1 방향(Y)을 따라 연장되는 워드 라인 구동 신호 라인들의 개수는, 블록 높이에 대응하는 패스 트랜지스터들의 단수의 개수(즉, 2)와 공유되는 메모리 블록들의 개수(즉, 2)의 곱에 해당하는 4일 수 있다. 일 실시예에서, 네 개의 워드 라인 구동 신호 라인들은, 워드 라인 컨택(WLC)을 기준으로 대칭 구조로 배치될 수 있고, 예를 들어, 워드 라인 컨택(WLC)의 좌측에 두 개의 워드 라인 구동 신호 라인들이 배치될 수 있고, 워드 라인 컨택(WLC)의 우측에 두 개의 워드 라인 구동 신호 라인들이 배치될 수 있다. 일 실시예에서, 네 개의 워드 라인 구동 신호 라인들은, 워드 라인 컨택(WLC)을 기준으로 비대칭 구조로 배치될 수 있고, 예를 들어, 워드 라인 컨택(WLC)의 좌측에 한 개의 워드 라인 구동 신호 라인이 배치될 수 있고, 워드 라인 컨택(WLC)의 우측에 세 개의 워드 라인 구동 신호 라인들이 배치될 수 있다.
예를 들어, 제1 및 제2 메모리 블록들(BLK0, BLK1)을 포함하는 세 개의 메모리 블록들에 대해 블록 공유가 이루어지는 경우, 각 패스 트랜지스터(PTR)의 상부에서 제1 방향(Y)을 따라 연장되는 워드 라인 구동 신호 라인들의 개수는, 블록 높이에 대응하는 패스 트랜지스터들의 단수의 개수(즉, 2)와 공유되는 메모리 블록들의 개수(즉, 3)의 곱에 해당하는 6일 수 있다. 일 실시예에서, 여섯 개의 워드 라인 구동 신호 라인들은, 워드 라인 컨택(WLC)을 기준으로 대칭 구조로 배치될 수 있고, 예를 들어, 워드 라인 컨택(WLC)의 좌측에 세 개의 워드 라인 구동 신호 라인들이 배치될 수 있고, 워드 라인 컨택(WLC)의 우측에 세 개의 워드 라인 구동 신호 라인들이 배치될 수 있다. 일 실시예에서, 여섯 개의 워드 라인 구동 신호 라인들은, 워드 라인 컨택(WLC)을 기준으로 비대칭 구조로 배치될 수 있고, 예를 들어, 워드 라인 컨택(WLC)의 좌측에 두 개의 워드 라인 구동 신호 라인이 배치될 수 있고, 워드 라인 컨택(WLC)의 우측에 네 개의 워드 라인 구동 신호 라인들이 배치될 수 있다.
도 32a는 본 개시의 일 실시예에 따른 메모리 장치(320a)를 나타내는 평면도이다. 도 32a를 참조하면, 메모리 장치(320a)는 제1 방향(Y) 및 제2 방향(X)을 따라 배치된 복수의 워드 라인 패드들(WLP) 및 복수의 패스 트랜지스터들(PTR)을 포함할 수 있다. 메모리 장치(320a)는 제1 방향(Y)으로 피치(Py)를 갖고, 제2 방향(X)으로 피치(Px)를 갖는 복수의 본딩 패드들을 더 포함할 수 있다. 복수의 본딩 패드들은 복수의 워드 라인 패드들(WLP)에 각각 연결되는 제1 본딩 패드들(PAD1) 및 복수의 워드 라인 패드들(WLP)에 각각 연결되지 않는 제2 본딩 패드들(PAD2)을 포함할 수 있다.
제1 및 제2 본딩 패드들(PAD1, PAD2)의 제1 방향(Y)의 피치(Py) 및 제2 방향(X)의 피치(Px)는 모두 워드 라인 패드들(WLP)의 피치보다 작을 수 있다. 제1 본딩 패드들(PAD1)은 예를 들어, 도 6의 하부 본딩 패드(BPAD)에 대응할 수 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 제2 본딩 패드들(PAD2) 중 적어도 하나는 플로팅될 수 있고, 이에 따라, 더미 본딩 패드로 이용될 수 있다. 일 실시예에서, 제2 본딩 패드들(PAD2) 중 적어도 하나는 주변 회로 신호 및 전원 연결 등과 같은 다른 용도로 사용될 수 있다. 일 실시예에서, 제2 본딩 패드들(PAD2) 중 적어도 하나는 그라운드 선택 라인(GSL), 스트링 선택 라인(SSL), 소거 제어 신호 라인(GIDL), 또는 더미 워드 라인에 연결될 수 있다.
도 32b는 본 개시의 일 실시예에 따른 메모리 장치(320b)를 나타내는 평면도이다. 도 32b를 참조하면, 메모리 장치(320b)는 도 32a의 메모리 장치(320a)의 변형 예에 대응하며, 메모리 장치(320b)는 제1 방향(Y)으로 피치(Py)를 갖고, 제2 방향(X)으로 피치(Px')를 갖는 복수의 본딩 패드들을 더 포함할 수 있다.
제1 및 제2 본딩 패드들(PAD1, PAD2)의 제1 방향(Y)의 피치(Py) 및 제2 방향(X)의 피치(Px')는 모두 워드 라인 패드들(WLP)의 피치보다 작을 수 있다. 또한, 제1 및 제2 본딩 패드들(PAD1, PAD2)의 제2 방향(X)의 피치(Px')는 도 32a의 제1 및 제2 본딩 패드들(PAD1, PAD2)의 제2 방향(X)의 피치(Px)보다 작을 수 있다. 또한, 제1 본딩 패드들(PAD1)은 예를 들어, 도 6의 하부 본딩 패드(BPAD)에 대응할 수 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 제2 본딩 패드들(PAD2) 중 적어도 하나는 플로팅될 수 있고, 이에 따라, 더미 본딩 패드로 이용될 수 있다. 일 실시예에서, 제2 본딩 패드들(PAD2) 중 적어도 하나는 주변 회로 신호 및 전원 연결 등과 같은 다른 용도로 사용될 수 있다. 일 실시예에서, 제2 본딩 패드들(PAD2) 중 적어도 하나는 그라운드 선택 라인(GSL), 스트링 선택 라인(SSL), 소거 제어 신호 라인(GIDL), 또는 더미 워드 라인에 연결될 수 있다.
도 32c는 본 개시의 일 실시예에 따른 메모리 장치(320c)를 나타내는 평면도이다. 도 32c를 참조하면, 메모리 장치(320c)는 도 32b의 메모리 장치(320b)의 변형 예에 대응하며, 메모리 장치(320c)는 제1 방향(Y)으로 피치(Py')를 갖고, 제2 방향(X)으로 피치(Px')를 갖는 복수의 본딩 패드들을 더 포함할 수 있다.
제1 및 제2 본딩 패드들(PAD1, PAD2)의 제1 방향(Y)의 피치(Py') 및 제2 방향(X)의 피치(Px')는 모두 워드 라인 패드들(WLP)의 피치보다 작을 수 있다. 또한, 제1 및 제2 본딩 패드들(PAD1, PAD2)의 제1 방향(Y)의 피치(Py')는 도 32b의 제1 및 제2 본딩 패드들(PAD1, PAD2)의 제1 방향(Y)의 피치(Py)보다 작을 수 있고, 제1 및 제2 본딩 패드들(PAD1, PAD2)의 제2 방향(X)의 피치(Px')는 도 32b의 제1 및 제2 본딩 패드들(PAD1, PAD2)의 제2 방향(X)의 피치(Px')와 동일 수 있다. 또한, 제1 본딩 패드들(PAD1)은 예를 들어, 도 6의 하부 본딩 패드(BPAD)에 대응할 수 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 제2 본딩 패드들(PAD2) 중 적어도 하나는 플로팅될 수 있고, 이에 따라, 더미 본딩 패드로 이용될 수 있다. 일 실시예에서, 제2 본딩 패드들(PAD2) 중 적어도 하나는 주변 회로 신호 및 전원 연결 등과 같은 다른 용도로 사용될 수 있다. 일 실시예에서, 제2 본딩 패드들(PAD2) 중 적어도 하나는 그라운드 선택 라인(GSL), 스트링 선택 라인(SSL), 소거 제어 신호 라인(GIDL), 또는 더미 워드 라인에 연결될 수 있다.
도 33은 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치(500)의 단면도이다.
도 33을 참조하면, 메모리 장치(500)는 C2C(chip to chip) 구조일 수 있다. 여기서, C2C 구조는 셀 영역(CELL)을 포함하는 적어도 하나의 상부 칩과 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴을 서로 전기적으로 또는 물리적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈 패턴들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예로, 상기 본딩 메탈 패턴들은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(500)는 셀 영역을 포함하는 상부 칩을 적어도 하나 이상 포함할 수 있다. 예를 들어, 도 33에 도시된 바와 같이, 메모리 장치(500)는 두 개의 상부 칩들을 포함하도록 구현될 수 있다. 다만, 이는 예시적인 것이며, 상부 칩의 개수는 이에 제한되지 않는다. 메모리 장치(500)가 두 개의 상부 칩들을 포함하도록 구현되는 경우, 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩, 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩 및 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제조한 후에, 상기 제1 상부 칩, 제2 상부 칩 및 하부 칩을 본딩 방식에 의해 서로 연결함으로써 메모리 장치(500)가 제조될 수 있다. 제1 상부 칩은 반전(反轉)하여 하부 칩에 본딩 방식으로 연결될 수 있고, 제2 상부 칩도 반전하여 제1 상부 칩에 본딩 방식으로 연결될 수 있다. 이하의 설명에서는, 제1 상부 칩 및 제2 상부 칩이 반전되기 전을 기준으로 제1 및 제2 상부 칩들의 상부와 하부가 정의된다. 즉, 도 33에서 하부 칩의 상부는 +Z축 방향을 기준으로 정의된 상부를 의미하고, 제1 및 제2 상부 칩들 각각의 상부는 -Z축 방향을 기준으로 정의된 상부를 의미한다. 다만 이는 예시적인 것이며, 제1 상부 칩 및 제2 상부 칩 중 어느 하나만이 반전되어 본딩 방식으로 연결될 수도 있다.
메모리 장치(500)의 주변 회로 영역(PERI)과 제1 및 제2 셀 영역(CELL1, CELL2) 각각은 외부 패드 본딩 영역(PA), 워드 라인 본딩 영역(WLBA), 및 비트 라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210) 및 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c)을 포함할 수 있다. 복수의 회로 소자들(220a, 220b, 220c) 상에는 하나 또는 그 이상의 절연층들을 포함하는 층간 절연층(215)이 제공될 수 있으며, 상기 층간 절연층(215) 내에는 상기 복수의 회로 소자들(220a, 220b, 220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈 배선(230a, 230b, 230c), 제1 메탈 배선(230a, 230b, 230c) 상에 형성되는 제2 메탈 배선(240a, 240b, 240c)을 포함할 수 있다. 상기 복수의 메탈 배선들은 다양한 도전성 재료들 중 적어도 하나로 이루어질 수 있다. 예를 들어, 제1 메탈 배선(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈 배선(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈 배선(230a, 230b, 230c)과 제2 메탈 배선(240a, 240b, 240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈 배선(240a, 240b, 240c) 상에 적어도 하나 이상의 추가 메탈 배선이 더 형성될 수도 있다. 이 경우, 제2 메탈 배선(240a, 240b, 240c)은 알루미늄으로 형성될 수 있다. 그리고, 제2 메탈 배선(240a, 240b, 240c) 상에 형성된 추가 메탈 배선 중 적어도 일부는, 제2 메탈 배선(240a, 240b, 240c)의 알루미늄보다 더 낮은 전기적 비저항을 갖는 구리 등으로 형성될 수 있다.
층간 절연층(215)은 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 셀 영역(CELL1, CELL2)은 각각 적어도 하나의 메모리 블록을 포함할 수 있다. 제1 셀 영역(CELL1)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드 라인들(331-338; 330)이 적층될 수 있다. 워드 라인들(330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들(330)이 배치될 수 있다. 마찬가지로, 제2 셀 영역(CELL2)은 제3 기판(410)과 공통 소스 라인(420)을 포함하며, 제3 기판(410)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드 라인들(431-438: 430)이 적층될 수 있다. 제2 기판(310) 및 제3 기판(410)은, 다양한 재료로 이루어질 수 있으며, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)을 갖는 기판일 수 있다. 제1 및 제2 셀 영역(CELL1, CELL2) 각각에는 복수의 채널 구조체(CH)들이 형성될 수 있다.
일 실시 예에 있어서, A1에 도시된 바와 같이, 채널 구조체(CH)는 비트 라인 본딩 영역(BLBA)에 제공되며, 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드 라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트 라인 본딩 영역(BLBA)에서 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(360c)은 비트 라인일 수 있으며, 상기 제1 메탈 배선(350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트 라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
일 실시 예에 있어서, A2에 도시된 바와 같이, 채널 구조체(CH)는 서로 연결된 하부 채널(LCH) 및 상부 채널(UCH)을 포함할 수도 있다. 예를 들어, 채널 구조체(CH)는 하부 채널(LCH)에 대한 공정 및 상부 채널(UCH)에 대한 공정을 통해 형성될 수 있다. 하부 채널(LCH)은 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 공통 소스 라인(320) 및 하부 워드 라인들(331, 332)을 관통할 수 있다. 하부 채널(LCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)과 연결될 수 있다. 상부 채널(UCH)은 상부 워드 라인들(333~338)을 관통할 수 있다. 상부 채널(UCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)의 채널층은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 채널의 길이가 길어질수록 공정 상의 이유로 인해 일정한 폭을 갖는 채널을 형성하는 것은 어려워질 수 있다. 본 발명의 실시 예에 따른 메모리 장치(500)는 순차적인 공정으로 형성되는 하부 채널(LCH)과 상부 채널(UCH)을 통해 개선된 폭 균일성을 갖는 채널을 구비할 수 있다.
A2에 도시된 바와 같이 채널 구조체(CH)가 하부 채널(LCH) 및 상부 채널(UCH)을 포함하도록 형성된 경우, 하부 채널(LCH) 및 상부 채널(UCH)의 경계 부근에 위치하는 워드 라인은 더미 워드 라인일 수 있다. 예를 들어, 하부 채널(LCH) 및 상부 채널(UCH)의 경계를 형성하는 워드 라인(332) 및 워드 라인(333)은 더미 워드 라인일 수 있다. 이 경우, 더미 워드 라인에 연결된 메모리 셀들에는 데이터가 저장되지 않을 수 있다. 또는, 더미 워드 라인에 연결된 메모리 셀들에 대응하는 페이지들(page)의 개수는 일반적인 워드 라인에 연결된 메모리 셀들에 대응하는 페이지들의 개수보다 적을 수 있다. 더미 워드 라인에 인가되는 전압 레벨은 일반적인 워드 라인에 인가되는 전압 레벨과 다를 수 있으며, 이에 따라 하부 채널(LCH)과 상부 채널(UCH) 간의 불균일한 채널 폭이 메모리 장치의 동작에 미치는 영향을 감소시킬 수 있다.
한편, A2에서, 하부 채널(LCH)이 관통하는 하부 워드 라인들(331, 332)의 개수가 상부 채널(UCH)이 관통하는 상부 워드 라인들(333~338)의 개수보다 적은 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 본 발명은 이에 제한되지 않는다. 다른 예로, 하부 채널(LCH)을 관통하는 하부 워드 라인들의 개수가 상부 채널(UCH)이 관통하는 상부 워드 라인들의 개수와 동일하거나 더 많도록 형성될 수도 있다. 또한, 이상에서 설명된 제1 셀 영역(CELL1)에 배치된 채널 구조체(CH)의 구조 및 연결 관계는 제2 셀 영역(CELL2)에 배치된 채널 구조체(CH)에도 동일하게 적용될 수 있다.
비트 라인 본딩 영역(BLBA)에서, 제1 셀 영역(CELL1)에는 제1 관통 전극(THV1)이 제공되고, 제2 셀 영역(CELL2)에는 제2 관통 전극(THV2)이 제공될 수 있다. 도 33에 도시된 바와 같이, 제1 관통 전극(THV1)은 공통 소스 라인(320) 및 복수의 워드 라인들(330)을 관통할 수 있다. 다만, 이는 예시적인 것이며, 제1 관통 전극(THV1)은 제2 기판(310)을 더 관통할 수도 있다. 제1 관통 전극(THV1)은 전도성 물질을 포함할 수 있다. 또는, 제1 관통 전극(THV1)은 절연 물질로 둘러 쌓인 전도성 물질을 포함할 수 있다. 제2 관통 전극(THV2)도 제1 관통 전극(THV1)과 동일한 형태 및 구조로 제공될 수 있다.
일 실시 예에 있어서, 제1 관통 전극(THV1)과 제2 관통 전극(THV2)은 제1 관통 메탈 패턴(372d) 및 제2 관통 메탈 패턴(472d)을 통해 전기적으로 연결될 수 있다. 제1 관통 메탈 패턴(372d)은 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩의 하단에 형성될 수 있고, 제2 관통 메탈 패턴(472d)은 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩의 상단에 형성될 수 있다. 제1 관통 전극(THV1)은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 제1 관통 전극(THV1)과 제1 관통 메탈 패턴(372d) 사이에 하부 비아(371d)가 형성될 수 있고, 제2 관통 전극(THV2)과 제2 관통 메탈 패턴(472d) 사이에 상부 비아(471d)가 형성될 수 있다. 제1 관통 메탈 패턴(372d)과 제2 관통 메탈 패턴(472d)은 본딩 방식으로 연결될 수 있다.
또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에는 상부 메탈 패턴(252)이 형성되고, 제1 셀 영역(CELL1)의 최상부 메탈층에는 상기 상부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)이 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(392)과 주변 회로 영역(PERI)의 상부 메탈 패턴(252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트 라인 본딩 영역(BLBA)에서, 비트 라인(360c)은 주변 회로 영역(PERI)에 포함된 페이지 버퍼와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220c) 중 일부는 페이지 버퍼를 제공할 수 있으며, 비트 라인(360c)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(370c)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270c)을 통하여 페이지 버퍼를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다.
계속해서, 도 33을 참조하면, 워드 라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)의 워드 라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)과 연결될 수 있다. 워드 라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈 배선(350b)과 제2 메탈 배선(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드 라인 본딩 영역(WLBA)에서 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에 포함된 로우 디코더와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220b) 중 일부는 로우 디코더를 제공하며, 셀 컨택 플러그들(340)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 로우 디코더를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
마찬가지로, 워드 라인 본딩 영역(WLBA)에서, 제2 셀 영역(CELL2)의 워드 라인들(430)은 제3 기판(410)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(441-447; 440)과 연결될 수 있다. 셀 컨택 플러그들(440)은 제2 셀 영역(CELL2)의 상부 메탈 패턴, 제1 셀 영역(CELL1)의 하부 메탈 패턴 및 상부 메탈 패턴, 그리고 셀 컨택 플러그(348)를 통하여 주변 회로 영역(PERI)과 연결될 수 있다.
워드 라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)에는 상부 본딩 메탈(370b)이 형성되고, 주변 회로 영역(PERI)에는 상부 본딩 메탈(270b)이 형성될 수 있다. 1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 상부 본딩 메탈(370b)과 상부 본딩 메탈(270b)은 알루미늄, 구리 또는 텅스텐 등으로 형성될 수 있다.
외부 패드 본딩 영역(PA)에서, 제1 셀 영역(CELL1)의 하부에는 하부 메탈 패턴(371e)이 형성될 수 있고, 제2 셀 영역(CELL2)의 상부에는 상부 메탈 패턴(472a)이 형성될 수 있다. 제1 셀 영역(CELL1)의 하부 메탈 패턴(371e) 및 제2 셀 영역(CELL2)의 상부 메탈 패턴(472a)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다. 마찬가지로, 제1 셀 영역(CELL1)의 상부에는 상부 메탈 패턴(372a)이 형성될 수 있고, 주변 회로 영역(PERI)의 상부에는 상부 메탈 패턴(272a)가 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(372a) 및 주변 회로 영역(PERI)의 상부 메탈 패턴(272a)은 본딩 방식에 의해 연결될 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그들(380, 480)이 배치될 수 있다. 공통 소스 라인 컨택 플러그들(380, 480)은 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380)는 공통 소스 라인(320)과 전기적으로 연결되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480)는 공통 소스 라인(420)과 전기적으로 연결될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈 배선(350a)과 제2 메탈 배선(360a)이 차례로 적층되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480) 상부에는 제1 메탈 배선(450a)과 제2 메탈 배선(460a)이 차례로 적층될 수 있다.
외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 405, 406)이 배치될 수 있다. 도 33을 참조하면, 하부 절연막(201)이 제1 기판(210)의 하면을 덮을 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
제3 기판(410)의 상부에는 제3 기판(410)의 상면을 덮는 상부 절연막(401)이 형성될 수 있다. 상부 절연막(401) 상에는 제2 입출력 패드(405) 및/ 또는 제3 입출력 패드(406)가 배치될 수 있다. 제2 입출력 패드(405)는 제2 입출력 컨택 플러그들(403, 303)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되고, 제3 입출력 패드(406)는 제3 입출력 컨택 플러그들(404, 304)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결될 수 있다.
일 실시 예에 있어서, 입출력 컨택 플러그가 배치되는 영역에는 제3 기판(410)이 배치되지 않을 수 있다. 예를 들어, B에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 기판(410)의 상면에 평행한 방향에서 제3 기판(410)과 분리되며, 제2 셀 영역(CELL2)의 층간 절연층(415)을 관통하여 제3 입출력 패드(406)에 연결될 수 있다. 이 경우, 제3 입출력 컨택 플러그(404)는 다양한 공정으로 형성될 수 있다.
예시적으로, B1에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 커지도록 형성될 수 있다. 즉, A1에서 설명된 채널 구조체(CH)의 직경은 상부 절연막(401)으로 갈수록 작아지도록 형성됨에 반하여, 제3 입출력 컨택 플러그(404)의 직경은 상부 절연막(401)으로 갈수록 커지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)이 본딩 방식으로 결합된 후에 형성될 수 있다.
또한, 예시적으로, B2에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 작아지도록 형성될 수 있다. 즉, 제3 입출력 컨택 플러그(404)의 직경은 채널 구조체(CH)와 마찬가지로 상부 절연막(401)으로 갈수록 작아지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성될 수 있다.
다른 실시 예에 있어서, 입출력 컨택 플러그는 제3 기판(410)과 오버랩 되도록 배치될 수도 있다. 예를 들어, C에 도시된 바와 같이, 제2 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)의 층간 절연층(415)을 제3 방향(Z축 방향)으로 관통하여 형성되되, 제3 기판(410)을 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, 제2 입출력 컨택 플러그(403)와 제2 입출력 패드(405)의 연결 구조는 다양한 방식으로 구현될 수 있다.
예시적으로, C1에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 제2 입출력 컨택 플러그(403)는 제3 기판(410)에 형성된 개구부(408)를 통하여 직접 제2 입출력 패드(405)에 연결될 수 있다. 이 경우, C1에서 도시된 바와 같이, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 커지도록 형성될 수 있다. 다만, 이는 예시적인 것이며, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다.
예시적으로, C2에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 개구부(408) 내에는 컨택(407)이 형성될 수 있다. 컨택(407)의 일 단부는 제2 입출력 패드(405)에 연결되고, 다른 단부는 제2 입출력 컨택 플러그(403)에 연결될 수 있다. 이에 따라, 제2 입출력 컨택 플러그(403)가 개구부(408) 내의 컨택(407)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, C2에 도시된 바와 같이, 컨택(407)의 직경은 제2 입출력 패드(405)로 갈수록 커지고, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다. 예를 들어, 제3 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성되고, 컨택(407)은 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 후에 형성될 수 있다.
또한, 예시적으로, C3에 도시된 바와 같이, 제3 기판(410)의 개구부(408)의 상면에는 C2에 비하여 스토퍼(stopper, 409)가 더 형성될 수도 있다. 스토퍼(409)는 공통 소스 라인(420)과 동일한 층에 형성된 메탈 배선일 수 있다. 다만, 이는 예시적인 것이며, 스토퍼(409)는 워드 라인들(430) 중 적어도 하나와 동일한 층에 형성된 메탈 배선일 수도 있다. 제2 입출력 컨택 플러그(403)는 컨택(407) 및 스토퍼(409)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다.
한편, 제2 셀 영역(CELL2)의 제2 및 제3 입출력 컨택 플러그(403, 404)와 유사하게, 제1 셀 영역(CELL1)의 제2 및 제3 입출력 컨택 플러그(303, 304)는 각각 하부 메탈 패턴(371e)으로 갈수록 직경이 작아지거나, 또는 하부 메탈 패턴(371e)으로 갈수록 직경이 커지도록 형성될 수 있다.
한편, 실시 예들에 따라, 제3 기판(410)에는 슬릿(slit, 411)이 형성될 수 있다. 예를 들어, 슬릿(411)은 외부 패드 본딩 영역(PA)의 임의의 위치에 형성될 수 있다. 일 예로, D에 도시된 바와 같이, 슬릿(411)은 평면에서 봤을 때에 제2 입출력 패드(405)와 셀 컨택 플러그들(440) 사이에 위치할 수 있다. 다만, 이는 예시적인 것이며, 평면에서 봤을 때에, 제2 입출력 패드(405)가 슬릿(411)과 셀 컨택 플러그들(440) 사이에 위치하도록, 슬릿(411)이 형성될 수도 있다.
예시적으로, D1에 도시된 바와 같이, 슬릿(411)은 제3 기판(410)을 관통하도록 형성될 수 있다. 슬릿(411)은, 예를 들어, 개구부(408)를 형성할 때에 제3 기판(410)이 미세하게 갈라지는 것을 방지하는 용도로 사용될 수 있다. 다만, 이는 예시적인 것이며, 슬릿(411)은 제3 기판(410)의 두께에 대해 약 60~70% 정도의 깊이로 형성될 수도 있다.
또한, 예시적으로, D2에 도시된 바와 같이, 슬릿(411) 내에는 도전 물질(412)이 형성될 수도 있다. 도전 물질(412)은, 예를 들어, 외부 패드 본딩 영역(PA) 내의 회로 소자들의 구동 중에 발생한 누설 전류를 외부로 방전(discharge)하기 위한 용도로 사용될 수 있다. 이 경우, 도전 물질(412)은 외부의 접지 라인에 연결될 수도 있다.
또한, 예시적으로, D3에 도시된 바와 같이, 슬릿(411) 내에는 절연 물질(413)이 형성될 수도 있다. 절연 물질(413)은, 예를 들어, 외부 패드 본딩 영역(PA)에 배치된 제2 입출력 패드(405) 및 제2 입출력 컨택 플러그(403)를 워드 라인 본딩 영역(WLBA)과 전기적으로 분리하기 위하여 형성될 수 있다. 슬릿(411) 내에 절연 물질(413)을 형성함으로써, 제2 입출력 패드(405)를 통하여 제공되는 전압이 워드 라인 본딩 영역(WLBA) 내의 제3 기판(410) 상에 배치된 메탈층에 영향을 미치는 것을 차단할 수 있다.
한편, 실시 예들에 따라, 제1 내지 제3 입출력 패드(205, 405, 406)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(201)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제3 기판(410)의 상부에 배치되는 제2 입출력 패드(405)만을 포함하거나, 또는 상부 절연막(401)의 상부에 배치되는 제3 입출력 패드(406)만을 포함하도록 구현될 수 있다.
한편, 실시 예들에 따라, 제1 셀 영역(CELL1)의 제2 기판(310) 및 제2 셀 영역(CELL2)의 제3 기판(410) 중 적어도 하나는 희생 기판으로 사용될 수 있으며, 본딩 공정 이전 또는 이후에 완전히 또는 일부만 제거될 수 있다. 기판 제거 이후에 추가막이 적층될 수 있다. 예를 들어, 제1 셀 영역(CELL1)의 제2 기판(310)은 주변 회로 영역(PERI)과 제1 셀 영역(CELL1)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(320)의 상면을 덮는 절연막 또는 연결을 위한 도전막이 형성될 수 있다. 이와 유사하게, 제2 셀 영역(CELL2)의 제3 기판(410)은 제1 셀 영역(CELL1)과 제2 셀 영역(CELL2)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(420)의 상면을 덮는 상부 절연막(401) 또는 연결을 위한 도전막이 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 제1 방향으로 각각 연장된 복수의 비트 라인들 및 제2 방향으로 각각 연장되고 수직 방향으로 적층된 복수의 워드 라인들에 연결되는 복수의 메모리 셀들, 상기 복수의 워드 라인들에 각각 대응하고 상기 제1 방향 및 상기 제2 방향에 따른 계단 형상으로 배치된 복수의 워드 라인 패드들, 및 상기 복수의 워드 라인 패드들에 각각 연결된 복수의 워드 라인 컨택들을 포함하는 제1 반도체 층; 및
    상기 복수의 워드 라인 패드들에 대해 상기 수직 방향으로 각각 오버랩되고 상기 복수의 워드 라인 컨택들에 각각 연결되는 복수의 패스 트랜지스터들을 포함하는 제2 반도체 층을 포함하고,
    상기 복수의 워드 라인 패드들 각각은, 상기 제1 방향으로 제1 너비를 갖고, 상기 제2 방향으로 제2 너비를 갖고,
    상기 복수의 패스 트랜지스터들 각각은, 상기 제1 방향으로 제1 피치를 갖고, 상기 제2 방향으로 제2 피치를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 워드 라인 컨택들 각각은, 상기 제1 방향으로 상기 제1 피치를 갖고, 상기 제2 방향으로 상기 제2 피치를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 너비는 상기 제1 피치에 대응하고, 상기 제2 너비는 상기 제2 피치에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 복수의 워드 라인 컨택들은,
    상기 복수의 워드 라인들을 상기 수직 방향으로 관통하고,
    상기 수직 방향으로 각각 연장되어 상기 복수의 패스 트랜지스터들에 각각 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 복수의 워드 라인 컨택들은,
    상기 복수의 워드 라인 패드들로부터 상기 수직 방향으로 각각 연장되어 상기 복수의 패스 트랜지스터들에 각각 연결되고,
    상기 복수의 워드 라인 컨택들 각각의 상기 수직 방향에 따른 높이는 서로 다른 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 복수의 워드 라인 패드들은, 상기 제1 방향으로 인접한 제1 및 제2 워드 라인 패드들을 포함하고, 상기 제1 및 제2 워드 라인 패드들은 상기 수직 방향으로 높이가 상이하며,
    상기 복수의 패스 트랜지스터들은, 상기 제1 방향으로 인접한 제1 및 제2 패스 트랜지스터들을 포함하고, 상기 제1 패스 트랜지스터는 제1 워드 라인 컨택을 통해 상기 제1 워드 라인 패드에 연결되며, 상기 제2 패스 트랜지스터는 제2 워드 라인 컨택을 통해 상기 제2 워드 라인 패드에 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 복수의 워드 라인 패드들은, 상기 제2 방향으로 상기 제2 워드 라인 패드에 인접한 제3 워드 라인 패드를 더 포함하고, 상기 제2 및 제3 워드 라인 패드들은 상기 수직 방향으로 높이가 상이하며,
    상기 복수의 패스 트랜지스터들은, 상기 제2 방향으로 상기 제2 패스 트랜지스터에 인접한 제3 패스 트랜지스터를 더 포함하고, 상기 제3 패스 트랜지스터는 제3 워드 라인 컨택을 통해 상기 제3 워드 라인 패드에 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제6항에 있어서,
    상기 제1 패스 트랜지스터는, 제1 게이트 단자, 및 상기 제1 워드 라인 컨택에 연결된 제1 소스/드레인 단자를 포함하고,
    상기 제2 패스 트랜지스터는, 제2 게이트 단자, 및 상기 제2 워드 라인 컨택에 연결된 제2 소스/드레인 단자를 포함하며,
    상기 제1 및 제2 소스/드레인 단자들은 상기 제1 방향으로 서로 인접한 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제6항에 있어서,
    상기 제1 패스 트랜지스터는, 제1 게이트 단자, 및 상기 제1 워드 라인 컨택에 연결된 제1 소스/드레인 단자를 포함하고,
    상기 제2 패스 트랜지스터는, 제2 게이트 단자, 및 상기 제2 워드 라인 컨택에 연결된 제2 소스/드레인 단자를 포함하며,
    상기 제1 및 제2 소스/드레인 단자들은 상기 제1 방향으로 서로 인접하지 않는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1항에 있어서,
    상기 제1 반도체 층은, 상기 복수의 워드 라인 컨택들에 각각 연결된 복수의 상부(top) 본딩 패드들을 더 포함하고,
    상기 제2 반도체 층은, 상기 복수의 패스 트랜지스터들에 각각 연결된 복수의 하부(bottom) 본딩 패드들을 더 포함하며,
    상기 상부 본딩 패드들 및 상기 하부 본딩 패드들은 동일한 피치를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제10항에 있어서, 상기 제1 반도체 층은,
    상기 복수의 워드 라인 컨택들에 각각 연결된 복수의 상부 메탈 패턴들을 포함하는 적어도 하나의 상부 메탈층; 및
    상기 복수의 상부 메탈 패턴들에 각각 연결된 복수의 상부 메탈 컨택들을 더 포함하고,
    상기 제2 반도체 층은,
    상기 복수의 하부 본딩 패드들에 각각 연결된 복수의 하부 메탈 컨택들; 및
    상기 복수의 하부 메탈 컨택들에 각각 연결된 복수의 하부 메탈 패턴들을 포함하는 적어도 하나의 하부 메탈층을 더 포함하고,
    상기 복수의 워드 라인 컨택들, 상기 복수의 상부 메탈 패턴들, 및 상기 복수의 메탈 컨택들은 동일한 피치를 갖거나,
    상기 복수의 하부 메탈 컨택들, 상기 복수의 하부 메탈 패턴들, 및 상기 복수의 패스 트랜지스터들은 동일한 피치를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 복수의 상부 메탈 컨택들은, 상기 복수의 상부 메탈 패턴들 중 대응하는 제1 상부 메탈 패턴과 상기 복수의 상부 본딩 패드들 중 대응하는 제1 상부 본딩 패드 사이에 배치된 복수의 제1 상부 메탈 컨택들을 포함하거나,
    상기 복수의 하부 메탈 컨택들은, 상기 복수의 하부 메탈 패턴들 중 대응하는 제1 하부 메탈 패턴과 상기 복수의 하부 본딩 패드들 중 대응하는 제1 하부 본딩 패드 사이에 배치된 복수의 제1 하부 메탈 컨택들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제10항에 있어서,
    상기 제1 반도체 층은, 상기 복수의 워드 라인 컨택들에 각각 연결된 복수의 상부 메탈 컨택들을 더 포함하고,
    상기 제2 반도체 층은, 상기 복수의 하부 본딩 패드들에 각각 연결된 복수의 하부 메탈 컨택들을 더 포함하며,
    상기 복수의 워드 라인 컨택들 및 상기 복수의 메탈 컨택들은 동일한 피치를 갖거나,
    상기 복수의 하부 메탈 컨택들 및 상기 복수의 패트 트랜지스터들은 동일한 피치를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제1항에 있어서,
    상기 복수의 워드 라인 컨택들은 상기 복수의 워드 라인들을 상기 수직 방향으로 관통하고,
    상기 제2 반도체 층은,
    상기 복수의 워드 라인 컨택들에 각각 연결된 복수의 하부 메탈 패턴들을 포함하는 적어도 하나의 메탈층; 및
    상기 복수의 하부 메탈 패턴들에 각각 연결된 복수의 하부 메탈 컨택들을 더 포함하고,
    상기 복수의 하부 메탈 패턴들, 상기 복수의 하부 메탈 컨택들, 및 상기 복수의 패스 트랜지스터들은 동일한 피치를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제1 방향으로 인접한 상단(upper) 메모리 블록 및 하단(lower) 메모리 블록;
    상기 상단 메모리 블록에 연결되고, 상기 상단 메모리 블록에 제2 방향으로 인접하며, 상기 제1 방향 및 상기 제2 방향에 따른 계단 형상으로 배치된 상단 워드 라인 패드들;
    상기 하단 메모리 블록에 연결되고, 상기 하단 메모리 블록에 상기 제2 방향으로 인접하며, 상기 제1 방향 및 상기 제2 방향에 따른 계단 형상으로 배치된 하단 워드 라인 패드들;
    상기 상단 워드 라인 패드들에 각각 연결된 상단 워드 라인 컨택들;
    상기 하단 워드 라인 패드들에 각각 연결된 하단 워드 라인 컨택들;
    상기 상단 워드 라인 패드들에 대해 수직 방향으로 각각 오버랩되고, 상기 상단 워드 라인 컨택들에 각각 연결되는 상단 패스 트랜지스터들; 및
    상기 하단 워드 라인 패드들에 대해 상기 수직 방향으로 각각 오버랩되고, 상기 하단 워드 라인 컨택들에 각각 연결되는 하단 패스 트랜지스터들을 포함하고,
    상기 상단 워드 라인 패드들 및 상기 하단 워드 라인 패드들은 상기 제2 방향으로 동일한 너비를 갖고,
    상기 상단 패스 트랜지스터들 및 상기 하단 패스 트랜지스터들 각각은 상기 제2 방향으로 동일한 피치를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제15항에 있어서,
    상기 상단 워드 라인 컨택들 및 상기 하단 워드 라인 컨택들 각각은 상기 제2 방향으로 동일한 피치를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제15항에 있어서,
    상기 상단 워드 라인 패드들 및 상기 하단 워드 라인 패드들은 상기 제1 방향으로 동일한 너비를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제15항에 있어서,
    상기 상단 워드 라인 패드들은, 상기 제1 방향으로 서로 인접한 제1 및 제2 워드 라인 패드들을 포함하고,
    상기 하단 워드 라인 패드들은, 상기 제1 방향으로 서로 인접한 제3 및 제4 워드 라인 패드들을 포함하며,
    상기 제1 및 제2 워드 라인 패드들은 상기 수직 방향으로 높이가 상이하고,
    상기 제3 및 제4 워드 라인 패드들은 상기 수직 방향으로 높이가 상이하고,
    상기 제2 및 제3 워드 라인 패드들은 상기 제1 방향으로 인접하고, 상기 수직 방향으로 높이가 동일한 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제18항에 있어서,
    상기 상단 패스 트랜지스터들은, 상기 제1 방향으로 서로 인접한 제1 및 제2 패스 트랜지스터들을 포함하고,
    상기 하단 패스 트랜지스터들은, 상기 제1 방향으로 서로 인접한 제3 및 제4 패스 트랜지스터들을 포함하며,
    상기 제2 패스 트랜지스터 및 제3 패스 트랜지스터는, 워드 라인 구동 신호가 인가되는 제1 소스/드레인 단자를 공유하고,
    상기 제2 패스 트랜지스터는, 상기 제1 소스/드레인 단자, 및 상기 제2 워드 라인 패드에 연결되는 제2 소스/드레인 단자를 포함하며,
    상기 제3 패스 트랜지스터는, 상기 제1 소스/드레인 단자, 및 상기 제3 워드 라인 패드에 연결되는 제3 소스/드레인 단자를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제19항에 있어서,
    상기 제1 패스 트랜지스터는, 상기 제1 워드 라인 패드에 연결되고 상기 제2 소스/드레인 단자와 인접한 제4 소스/드레인 단자를 포함하고,
    상기 제4 패스 트랜지스터는, 상기 제4 워드 라인 패드에 연결되고 상기 제3 소스/드레인 단자와 인접한 제5 소스/드레인 단자를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR20200140139A (ko) * 2019-06-05 2020-12-15 삼성전자주식회사 비휘발성 메모리 장치
KR20210097463A (ko) * 2020-01-30 2021-08-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
KR20210145417A (ko) * 2020-05-25 2021-12-02 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
KR20220037633A (ko) * 2020-09-18 2022-03-25 에스케이하이닉스 주식회사 메모리 장치 및 그 제조방법

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