KR20210097463A - 반도체 메모리 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 기술은 주변 트랜지스터; 상기 주변 트랜지스터를 덮는 제1 절연막; 상기 제1 절연막 상의 소스막; 상기 소스막 상의 적층체; 및 상기 적층체 및 상기 소스막을 관통하여 상기 주변 트랜지스터에 전기적으로 연결되는 주변 콘택 구조체를 포함하고, 상기 적층체는 계단 측면 및 계단 상면을 포함하는 계단형 구조를 포함하고, 상기 주변 콘택 구조체는 상기 계단 측면과 접하는 반도체 메모리 장치 및 그의 제조방법을 제공한다.

Description

반도체 메모리 장치 및 그의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다.
데이터를 저장하는 방식 및 유지 방식에 따라, 반도체 메모리 장치는 휘발성(Volatile) 반도체 메모리 장치와 비휘발성(Non-volatile) 반도체 메모리 장치로 구분될 수 있다. 휘발성 반도체 메모리 장치는 전원의 공급이 중단되면 저장된 데이터가 소멸되는 메모리 장치이고, 비휘발성 반도체 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 유지되는 메모리 장치이다.
최근에는 휴대용 전자 기기의 사용이 증가하면서 비휘발성 반도체 메모리 장치의 사용이 증가하고 있으며, 휴대성 및 대용량화를 위하여 반도체 메모리 장치의 고집적화 및 대용량화가 요구되고 있다. 이러한 고집적화 및 대용량화를 위하여 3차원 반도체 메모리 장치가 제안된 바 있다.
본 발명의 실시예들은 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 주변 트랜지스터; 상기 주변 트랜지스터를 덮는 제1 절연막; 상기 제1 절연막 상의 소스막; 상기 소스막 상의 적층체; 및 상기 적층체 및 상기 소스막을 관통하여 상기 주변 트랜지스터에 전기적으로 연결되는 주변 콘택 구조체를 포함하고, 상기 적층체는 계단 측면 및 계단 상면을 포함하는 계단형 구조를 포함하고, 상기 주변 콘택 구조체는 상기 계단 측면과 접할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 주변 트랜지스터; 상기 주변 트랜지스터를 덮는 제1 절연막; 상기 제1 절연막 상의 소스막; 상기 소스막 상의 적층체; 및 상기 적층체 및 상기 소스막을 관통하여 상기 주변 트랜지스터에 전기적으로 연결되는 주변 콘택 구조체를 포함하고, 상기 적층체는 서로 교대로 적층된 절연 패턴들 및 도전 패턴들을 포함하고, 상기 주변 콘택 구조체는 상기 도전 패턴들에 접하고, 상기 주변 콘택 구조체의 최상부의 레벨은 상기 도전 패턴들 중 최상부의 도전 패턴의 레벨보다 높을 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법은 기판 상에 주변 트랜지스터를 형성하는 단계; 상기 주변 트랜지스터 상에 소스막을 형성하는 단계; 상기 소스막 상에 적층체를 형성하는 단계; 상기 적층체 및 상기 소스막을 관통하며, 상기 주변 트랜지스터와 전기적으로 연결되는 주변 콘택 구조체를 형성하는 단계; 및 상기 적층체에 도전 패턴들을 형성하는 단계를 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 메모리 장치는 적층체의 계단형 구조를 지지하는 주변 콘택 구조체를 통해 주변 트랜지스터와 도전 패턴이 전기적으로 연결될 수 있다. 이에 따라, 주변 트랜지스터와 도전 패턴을 연결하는 배선의 구조과 단순화될 수 있고, 본 기술에 따른 반도체 메모리 장치의 동작 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 2a, 3a 및 4a는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 2b, 3b 및 4b는 각각 도 2a, 3a 및 4a의 A-A'선에 따른 단면도들이다.
도 3c 및 4c는 각각 도 3a 및 4a의 B-B'선에 따른 단면도들이다.
도 5는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 1a 내지 1c를 참조하면, 본 실시예에 따른 반도체 메모리 장치는 기판(100)을 포함할 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 기판(100)은 단결정 반도체 기판일 수 있다. 일 예로, 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다. 기판(100)은 셀 영역(CR) 및 주변 영역(PR)을 포함할 수 있다.
기판(100) 상에 제1 절연막(110)이 제공될 수 있다. 제1 절연막(110)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 일 예로, 제1 절연막(110)은 산화물 또는 질화물을 포함할 수 있다.
기판(100) 상에 주변 트랜지스터들(TR)이 제공될 수 있다. 주변 트랜지스터들(TR)은 기판(100)과 제1 절연막(110) 사이에 제공될 수 있다. 주변 트랜지스터들(TR)은 제1 절연막(110)에 의해 덮힐 수 있다. 각각의 주변 트랜지스터들(TR)은 불순물 영역들(IR) 및 게이트 구조체(GS)를 포함할 수 있다. 불순물 영역들(IR)은 기판(100)의 일 부분일 수 있다. 불순물 영역들(IR)은 기판(100)에 불순물이 도핑되어 형성될 수 있다. 게이트 구조체(GS)는 불순물 영역들(IR) 사이에 배치될 수 있다. 게이트 구조체(GS)는 게이트 전극, 게이트 절연막, 게이트 캡핑막 및 게이트 스페이서들을 포함할 수 있다. 게이트 전극은 게이트 절연막에 의해 기판(100)과 이격될 수 있다. 게이트 전극을 게이트 캡핑막이 덮을 수 있다. 게이트 스페이서들은 게이트 절연막, 게이트 캡핑막 및 게이트 전극의 양 측에 배치될 수 있다. 일 예로, 게이트 전극은 금속 또는 도전성 반도체 물질을 포함할 수 있다. 일 예로, 게이트 스페이서들, 게이트 절연막 및 게이트 캡핑막은 실리콘 산화물을 포함할 수 있다. 게이트 구조체(GS)의 동작에 의해, 불순물 영역들(IR) 사이에 채널이 형성될 수 있다. 주변 트랜지스터(TR)는 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다.
도시되지는 않았지만, 제1 절연막(110) 내에 레지스터 및 캐패시터가 더 제공될 수도 있다. 주변 트랜지스터들(TR), 상기 레지스터 및 상기 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 회로 및 입출력 회로를 구성하는 소자들로 이용될 수 있다.
제1 절연막(110) 내에 제1 콘택들(CT1) 및 제1 배선들(ML1)이 제공될 수 있다. 제1 콘택들(CT1)은 주변 트랜지스터들(TR)과 연결될 수 있다. 제1 배선들(ML1)은 제1 콘택들(CT1)과 연결될 수 있다. 제1 콘택들(CT1) 및 제1 배선들(ML1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 콘택들(CT1) 및 제1 배선들(ML1)은 구리, 텅스텐 또는 알루미늄을 포함할 수 있다.
제1 절연막(110) 상에 소스막(SL)이 제공될 수 있다. 소스막(SL)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 소스막(SL)은 소스 라인으로 사용될 수 있다. 소스막(SL)은 도프트(doped) 폴리 실리콘을 포함할 수 있다.
소스막(SL) 상에 적층체(STS)가 제공될 수 있다. 적층체(STS)는 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6) 및 상부 절연 패턴(UIP)을 포함할 수 있다. 본 실시예에서는 적층체(STS)가 6개의 적층 레이어들을 포함하는 것으로 설명하지만, 적층체(STS)가 포함하는 적층 레이어들의 개수는 이에 제한되지 않을 수 있다.
제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)은 제3 방향(D3)으로 순차적으로 적층될 수 있다. 다시 말하면, 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)은 수직적으로 적층될 수 있다.
각각의 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)은 절연 패턴(IP) 및 절연 패턴(IP) 상의 도전 패턴(CP)을 포함할 수 있다. 적층체(STS)의 절연 패턴들(IP) 및 도전 패턴들(CP)은 제3 방향(D3)으로 서로 교대로 적층될 수 있다. 일 예로, 절연 패턴(IP)은 실리콘 산화물을 포함할 수 있다. 도전 패턴(CP)은 게이트 도전막을 포함할 수 있다. 일 예로, 상기 게이트 도전막은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있고, 메모리 셀에 연결되는 워드 라인 또는 셀렉트 트랜지스터에 연결되는 셀렉트 라인으로 사용될 수 있다. 도전 패턴(CP)은 상기 게이트 도전막을 둘러싸는 게이트 배리어막을 더 포함할 수 있다. 일 예로, 상기 게이트 배리어막은 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
적층체(STS)는 기판(100)의 주변 영역(PR) 위에 배치되는 계단형 구조(STE)를 포함할 수 있다. 적층체(STS)의 계단형 구조(STE)는 적층체(STS)의 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)의 적층 구조에 따라, 계단형 구조(STE)가 형성될 수 있다. 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)의 기판(100)의 적층 영역(PR) 위에 배치되는 부분들이 계단형 구조(STE)를 구성할 수 있다.
각각의 제1 내지 제5 적층 레이어들(LA1, LA2, LA3, LA4, LA5)은 계단 상면(TO)을 포함할 수 있다. 계단 상면들(TO)은 각각의 각각의 제1 내지 제5 적층 레이어들(LA1, LA2, LA3, LA4, LA5)의 상면의 일 부분일 수 있다. 계단 상면(TO)은 다른 적층 레이어에 의해 덮이지 않을 수 있다. 일 예로, 제1 적층 레이어(LA1)의 계단 상면(TO)은 제2 적층 레이어(LA2)에 의해 덮이지 않은 제1 적층 레이어(LA1)의 상면의 일 부분일 수 있다. 계단 상면(TO)은 도전 패턴(CP)의 상면의 일 부분일 수 있다. 계단 상면들(TO)은 제3 방향(D3)에 수직할 수 있다. 계단 상면들(TO)은 제2 방향(D2)으로 연장할 수 있다. 계단 상면들(TO)은 후술하는 제2 절연막(120)에 의해 덮일 수 있다.
제6 적층 레이어(LA6)는 계단 상면(TO)을 포함하지 않을 수 있다. 제6 적층 레이어(LA6)의 상면은 상부 절연 패턴(UIP)에 의해 완전히 덮일 수 있다.
각각의 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)은 복수개의 계단 측면들(SI)을 포함할 수 있다. 각각의 계단 측면들(SI)은 절연 패턴(IP)의 측면 및 도전 패턴(CP)의 측면을 포함할 수 있다. 계단 측면들(SI)은 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)의 기판(100)의 셀 영역(CR)에서 가장 멀리 위치하는 표면들일 수 있다. 계단 측면들(SI)은 제1 방향(D1)에 수직할 수 있다. 계단 측면들(SI)은 제2 방향(D2)으로 연장할 수 있다. 계단 측면들(SI)은 후술하는 제2 절연막(120)에 의해 덮힐 수 있다.
계단 측면들(SI)은 계단 상면들(TO)을 서로 연결할 수 있다. 일 예로, 제2 적층 레이어(LA2)의 계단 측면들(SI)은 제1 적층 레이어(LA1)의 계단 상면(TO) 및 제2 적층 레이어(LA2)의 계단 상면(TO)을 서로 연결할 수 있다. 계단 상면들(TO) 및 계단 측면들(SI)에 의해, 적층체(STS)의 계단형 구조(STE)의 표면이 정의될 수 있다. 적층체(STS)의 계단형 구조(STE)의 표면은 계단 측면들(SI) 및 계단 상면들(TO)을 포함할 수 있다.
적층체(STS)를 관통하는 채널 구조체들(CS)이 제공될 수 있다. 채널 구조체들(CS)은 적층체(STS)의 상부 절연 패턴, 절연 패턴들(IP) 및 도전 패턴들(CP)을 관통할 수 있다. 채널 구조체들(CS)은 제3 방향(D3)으로 연장할 수 있다. 채널 구조체(CS)는 소스막(SL)에 접할 수 있다.
채널 구조체들(CS) 각각은 적층체(STS)를 관통하는 채널막(CL) 및 채널막(CL)을 둘러싸는 메모리막(ML)을 포함할 수 있다. 일 예로, 채널막(CL)은 도프트 폴리실리콘 또는 언도프트 폴리 실리콘을 포함할 수 있다. 채널막(CL)은 소스막(SL)과 전기적으로 연결될 수 있다.
메모리막(ML)은 다층의 절연막들을 포함할 수 있다. 메모리막(ML)은 채널막(CL)을 둘러싸는 터널막, 상기 터널막을 둘러싸는 저장막 및 상기 저장막을 둘러싸는 블로킹막을 포함할 수 있다. 상기 터널막은 전하 터널링이 가능한 절연 물질을 포함할 수 있다. 일 예로, 상기 터널막은 산화물을 포함할 수 있다. 상기 저장막은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 상기 저장막은 질화물, 실리콘, 상변화 물질, 나노닷 중 적어도 하나를 포함할 수 있다. 상기 블로킹막은 전하의 이동을 차단할 수 있는 절연 물질을 포함할 수 있다. 일 예로, 상기 블로킹막은 산화물을 포함할 수 있다. 상기 터널막의 두께는 상기 블로킹막의 두께보다 얇을 수 있다.
도시된 것과 달리, 채널 구조체(CS)는 채널막(CL) 내의 필링막을 더 포함할 수도 있다. 일 예로, 상기 필링막은 산화물을 포함할 수 있다.
적층체(STS) 및 소스막(SL)을 관통하는 주변 콘택 구조체들(PCS) 및 더미 콘택 구조체들(DCS)이 제공될 수 있다. 주변 콘택 구조체들(PCS) 및 더미 콘택 구조체들(DCS)은 적층체(STS)의 절연 패턴들(IP) 및 도전 패턴들(CP)을 관통할 수 있다. 주변 콘택 구조체들(PCS) 및 더미 콘택 구조체들(DCS)은 제3 방향(D3)으로 연장할 수 있다. 주변 콘택 구조체들(PCS) 및 더미 콘택 구조체들(DCS)은 적층체(STS)의 도전 패턴들(CP)에 접할 수 있다. 주변 콘택 구조체들(PCS) 및 더미 콘택 구조체들(DCS)이 적층체(STS)의 계단형 구조(STE)를 지지할 수 있다.
주변 콘택 구조체들(PCS) 및 더미 콘택 구조체들(DCS)의 제3 방향(D3)으로의 길이는 모두 동일할 수 있다. 주변 콘택 구조체들(PCS) 및 더미 콘택 구조체들(DCS)의 최상부의 레벨이 제1 레벨(LV1)로 정의될 수 있다. 적층체(STS)의 제6 적층 레이어(LA6)의 도전 패턴(CP)의 최상부의 레벨이 제2 레벨(LV2)로 정의될 수 있다. 상기 제1 레벨(LV1)은 상기 제2 레벨(LV2) 보다 높을 수 있다. 다시 말하면, 주변 콘택 구조체들(PCS) 및 더미 콘택 구조체들(DCS)의 최상부의 레벨은 적층체(STS)의 최상부의 도전 패턴의 레벨보다 높을 수 있다.
주변 콘택 구조체(PCS)는 주변 트랜지스터(TR)와 전기적으로 연결될 수 있다. 주변 콘택 구조체(PCS)는 적층체(STS) 및 소스막(SL)을 관통하여 주변 트랜지스터(TR)와 전기적으로 연결되는 주변 콘택(PC) 및 주변 콘택(PC)을 둘러싸는 주변 절연막(PIL)을 포함할 수 있다. 주변 콘택(PC)은 도전 물질을 포함할 수 있다. 일 예로, 주변 콘택(PC)은 구리, 알루미늄 또는 텅스텐을 포함할 수 있다. 일 예로, 주변 절연막(PIL)은 실리콘 산화물을 포함할 수 있다.
더미 콘택 구조체(DCS)는 전기적으로 플로팅(floating)될 수 있다. 다시 말하면, 더미 콘택 구조체(DCS)는 전기적으로 격리될 수 있다. 더미 콘택 구조체(DCS)는 적층체(STS) 및 소스막(SL)을 관통하는 더미 콘택(DC) 및 더미 콘택(DC)을 둘러싸는 더미 절연막(DIL)을 포함할 수 있다. 더미 콘택(DC)은 도전 물질을 포함할 수 있다. 일 예로, 더미 콘택(DC)은 구리, 알루미늄 또는 텅스텐을 포함할 수 있다. 일 예로, 더미 절연막(DIL)은 실리콘 산화물을 포함할 수 있다.
주변 콘택 구조체들(PCS)은 제1 내지 제6 주변 콘택 구조체들(PCS1, PCS2, PCS3, PCS4, PCS5, PCS6)을 포함할 수 있다. 제1 주변 콘택 구조체들(PCS1)은 제1 적층 레이어(LA1)의 계단 측면들(SI)과 접할 수 있고, 제2 주변 콘택 구조체들(PCS2)은 제2 적층 레이어(LA2)의 계단 측면들(SI)과 접할 수 있고, 제3 주변 콘택 구조체들(PCS3)은 제3 적층 레이어(LA3)의 계단 측면들(SI)과 접할 수 있고, 제4 주변 콘택 구조체들(PCS4)은 제4 적층 레이어(LA4)의 계단 측면들(SI)과 접할 수 있고, 제5 주변 콘택 구조체들(PCS5)은 제5 적층 레이어(LA5)의 계단 측면들(SI)과 접할 수 있고, 제6 주변 콘택 구조체들(PCS6)은 제6 적층 레이어(LA6)의 계단 측면들(SI)과 접할 수 있다.
각각의 주변 콘택 구조체들(PCS)은 2개의 계단 측면들(SI) 사이에 배치될 수 있다. 일 예로, 제1 주변 콘택 구조체(PCS1)는 제1 적층 레이어(LA1)의 계단 측면들(SI) 사이에 배치될 수 있다.
제2 주변 콘택 구조체(PCS2)는 제1 적층 레이어(LA1)의 계단 상면(TO) 및 제2 적층 레이어(LA2)의 계단 상면(TO)을 관통할 수 있고, 제3 주변 콘택 구조체(PCS3)는 제2 적층 레이어(LA2)의 계단 상면(TO) 및 제3 적층 레이어(LA3)의 계단 상면(TO)을 관통할 수 있고, 제4 주변 콘택 구조체(PCS4)는 제3 적층 레이어(LA3)의 계단 상면(TO) 및 제4 적층 레이어(LA4)의 계단 상면(TO)을 관통할 수 있고, 제5 주변 콘택 구조체(PCS5)는 제4 적층 레이어(LA4)의 계단 상면(TO) 및 제5 적층 레이어(LA5)의 계단 상면(TO)을 관통할 수 있다. 이와 같이, 주변 콘택 구조체들(PCS) 중 일부는 서로 인접하는 2개의 계단 상면들(TO)을 모두 관통할 수 있다. 상기 서로 인접하는 2개의 계단 상면들(TO)의 레벨은 서로 다를 수 있다. 일 예로, 제1 적층 레이어(LA1)의 계단 상면(TO)의 레벨은 제2 적층 레이어(LA2)의 계단 상면(TO)의 레벨보다 낮을 수 있다.
제1 내지 제6 주변 콘택 구조체들(PCS1, PCS2, PCS3, PCS4, PCS5, PCS6)은 제1 방향(D1)으로 배열될 수 있다. 제1 내지 제6 주변 콘택 구조체들(PCS1, PCS2, PCS3, PCS4, PCS5, PCS6)의 제3 방향(D3)으로의 길이는 서로 동일할 수 있다.
주변 콘택 구조체(PCS)는 각각의 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)의 측단부를 관통할 수 있다. 일 예로, 제1 주변 콘택 구조체(PCS1)는 제1 적층 레이어(LA1)의 측단부를 관통할 수 있다. 상기 측단부는 각각의 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)의 계단 측면들(SI)을 정의하는 부분들일 수 있다.
더미 콘택 구조체들(DCS)은 제1 더미 콘택 구조체들(DCS1) 및 제2 더미 콘택 구조체들(DCS2)을 포함할 수 있다. 제1 및 제2 더미 콘택 구조체들(DCS1, DCS2)의 제3 방향(D3)으로의 길이는 서로 동일할 수 있다.
제1 더미 콘택 구조체들(DCS1)은 주변 콘택 구조체들(PCS)과 유사하게 계단 측면들(SI)과 접할 수 있다. 제1 더미 콘택 구조체들(DCS1) 중 일부는 서로 인접하는 계단 상면들(TO)을 모두 관통할 수 있다. 제1 더미 콘택 구조체들(DCS1) 사이에 주변 콘택 구조체들(PCS)이 배치될 수 있다. 일 예로, 2개의 제1 더미 콘택 구조체들(DCS1) 사이에 제1 주변 콘택 구조체(PCS1)가 배치될 수 있다. 제1 더미 콘택 구조체들(DCS1) 중 일부는 주변 콘택 구조체들(PCS) 사이에 배치될 수 있다. 일 예로, 2개의 제1 주변 콘택 구조체들(PCS1) 사이에 제1 더미 콘택 구조체(DCS1)가 배치될 수 있다. 제1 더미 콘택 구조체(DCS1)는 각각의 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)의 측단부를 관통할 수 있다. 제1 더미 콘택 구조체들(DCS1) 및 주변 콘택 구조체들(PCS)은 제2 방향(D2)으로 서로 교대로 배열될 수 있다.
제2 더미 콘택 구조체들(DCS2)은 기판(100)의 셀 영역(CR)에 인접하는 더미 콘택 구조체들(DCS)일 수 있다. 제2 더미 콘택 구조체들(DCS2)은 주변 콘택 구조체들(PCS) 및 제1 더미 콘택 구조체들(DCS1) 보다 셀 영역(CR)에 가깝게 배치될 수 있다. 제2 더미 콘택 구조체들(DCS2)은 채널 구조체들(CS)에 인접하게 배치될 수 있다. 제2 더미 콘택 구조체들(DCS2)은 적층체(STS)에 의해 평면적으로 둘러싸일 수 있다.
제1 및 제2 더미 콘택 구조체들(DCS1, DCS2) 중 일부는 후술하는 소스 절연막(SIL)에 접할 수 있다.
소스막(SL) 상에 슬릿 구조체들(SLS)이 제공될 수 있다. 슬릿 구조체들(SLS)은 제1 방향(D1)으로 연장할 수 있다. 슬릿 구조체들(SLS)은 적층체(STS)를 관통하여 소스막(SL)에 연결될 수 있다. 슬릿 구조체들(SLS) 사이에 적층체(STS), 채널 구조체들(CS), 주변 콘택 구조체들(PCS) 및 더미 콘택 구조체들(DCS)이 제공될 수 있다.
각각의 슬릿 구조체들(SLS)은 소스 콘택(SC) 및 소스 콘택(SC)의 양 측의 소스 절연막들(SIL)을 포함할 수 있다. 소스 콘택(SC) 및 소스 절연막들(SIL)은 제1 방향(D1)으로 연장할 수 있다. 소스 콘택(SC) 및 적층체(STS) 사이에 소스 절연막(SIL)이 제공될 수 있다. 소스 콘택(SC)은 도전 물질을 포함할 수 있다. 일 예로, 소스 콘택(SC)은 금속 또는 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 소스 절연막들(SIL)은 절연 물질을 포함할 수 있다.
적층체(STS) 상에 제2 절연막(120)이 제공될 수 있다. 제2 절연막(120)은 적층체(STS)의 계단형 구조(STE)를 덮을 수 있다. 제2 절연막(120)은 적층체(STS)의 계단형 구조(STE)의 계단 측면들(SI) 및 계단 상면들(TO)과 접할 수 있다. 일 예로, 제2 절연막(120)은 산화물 또는 질화물을 포함할 수 있다.
제2 절연막(120) 상에 제3 절연막(130)이 제공될 수 있다. 제3 절연막(130)은 적층체(STS), 채널 구조체(CS), 제2 절연막(120), 더미 콘택 구조체들(DCS) 및 주변 콘택 구조체들(PCS)을 덮을 수 있다. 일 예로, 제3 절연막(130)은 산화물 또는 질화물을 포함할 수 있다.
적층체(STS)의 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)과 연결되는 워드라인 콘택들(WCT)이 제공될 수 있다. 워드라인 콘택들(WCT)은 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)의 계단 상면들(TO)에 접할 수 있다. 워드라인 콘택들(WCT) 중 일부는 계단 측면들(SI) 사이에 배치될 수 있다. 워드라인 콘택들(WCT)은 주변 콘택 구조체들(PCS) 사이에 배치될 수 있다. 워드라인 콘택들(WCT)은 도전 물질을 포함할 수 있다. 일 예로, 워드라인 콘택들(WCT)은 구리, 알루미늄 또는 텅스텐을 포함할 수 있다.
주변 콘택 구조체들(PCS)과 연결되는 제2 콘택(CT2)이 제공될 수 있다. 제2 콘택(CT2)은 주변 콘택 구조체(PCS)의 주변 콘택(PC)에 연결될 수 있다. 제2 콘택들(CT2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 콘택들(CT2)은 구리, 알루미늄 또는 텅스텐을 포함할 수 있다.
워드라인 콘택들(WCT) 및 제2 콘택들(CT2)과 연결되는 주변 배선들(PML)이 제공될 수 있다. 각각의 주변 배선들(PML)은 워드라인 콘택(WCT) 및 제2 콘택(CT2)을 서로 연결할 수 있다. 주변 트랜지스터(TR)는 제1 콘택(CT1), 제1 배선(ML1), 주변 콘택 구조체(PCS)의 주변 콘택(PC), 제2 콘택(CT2), 주변 배선(PML) 및 워드라인 콘택(WCT)을 통해 도전 패턴(CP)과 전기적으로 연결될 수 있다.
하나의 적층 레이어(LA1)와 연결되는 2개의 주변 배선들(PML)이 서로 대칭적으로 배치될 수 있다. 일 예로, 제1 적층 레이어(LA1)와 연결되는 주변 배선들(PML)은 제1 주변 콘택 구조체들(PCS1) 사이에 배치된 제1 더미 콘택 구조체(DCS)를 기준으로 대칭적으로 배치될 수 있다.
각각의 주변 배선들(PML)은 제1 방향(D1)으로 연장되는 제1 부분(PML1) 및 제2 방향(D2)으로 연장되는 제2 부분(PML2)을 포함할 수 있다. 상기 제1 부분(PML1)은 제2 콘택(CT2)과 연결될 수 있고, 상기 제2 부분(PML2)은 워드라인 콘택(WCT)과 연결될 수 있다. 일 예로, 주변 배선들(PML)은 도전 물질을 포함할 수 있다. 일 예로, 주변 배선들(PML)은 구리, 알루미늄 또는 텅스텐을 포함할 수 있다.
채널 구조체들(CS)과 연결되는 비트라인 콘택들(BCT)이 제공될 수 있다. 비트라인 콘택(BCT)은 채널 구조체(CS)의 채널막(CL)과 연결될 수 있다. 비트라인 콘택들(BCT)은 도전 물질을 포함할 수 있다. 일 예로, 비트라인 콘택들(BCT)은 구리, 알루미늄 또는 텅스텐을 포함할 수 있다.
비트라인 콘택들(BCT)과 연결되는 비트라인들(BL)이 제공될 수 있다. 비트라인들(BL)은 제2 방향(D2)으로 연장할 수 있다. 비트라인들(BL)은 제1 방향(D1)으로 배열될 수 있다.
본 실시예에 따른 반도체 메모리 장치는 적층체(STS)를 지지하는 주변 콘택 구조체(PCS)를 통해 주변 트랜지스터(TR)와 도전 패턴(CP)이 전기적으로 연결됨에 따라, 주변 콘택 구조체들(PCS) 및 워드라인 콘택들(WCT)을 연결하는 주변 배선들(PML)의 구조가 단순해질 수 있다. 이에 따라, 반도체 메모리 장치의 동작 신뢰성이 향상될 수 있다.
도 2a, 3a 및 4a는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 2b, 3b 및 4b는 각각 도 2a, 3a 및 4a의 A-A'선에 따른 단면도들이다. 도 3c 및 4c는 각각 도 3a 및 4a의 B-B'선에 따른 단면도들이다.
설명의 간결함을 위해, 도 1a 내지 1c를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략한다.
도 2a 및 2b를 참조하면, 기판(100) 상에 주변 트랜지스터들(TR)을 형성할 수 있고, 주변 트랜지스터들(TR)을 덮는 제1 절연막(110)을 형성할 수 있다. 제1 절연막(110) 내에, 제1 콘택들(CT1) 및 제1 배선들(ML1)을 형성할 수 있다.
제1 절연막(110) 상에 소스막(SL)을 형성할 수 있고, 소스막(SL) 상에 적층체(STS)를 형성할 수 있다. 적층체(STS)를 형성하는 단계는, 소스막(SL) 상에 절연막들 및 희생막들을 교대로 적층시키는 단계, 및 상부 절연막을 형성하는 단계를 포함할 수 있다. 일 예로, 상기 희생막들은 실리콘 질화물을 포함할 수 있다.
적층체(STS)를 관통하는 채널 구조체들(CS)이 형성될 수 있다. 채널 구조체들(CS)을 형성하는 단계는, 적층체(STS)를 관통하는 제1 홀들(HO1)을 형성하는 단계, 각각의 상기 제1 홀들(HO1) 내에 메모리막(ML)을 형성하여 상기 제1 홀(HO1)의 일부를 채우는 단계, 및 각각의 상기 제1 홀들(HO1) 내에 채널막(CL)을 형성하여 상기 제1 홀(HO1)을 완전히 채우는 단계를 포함할 수 있다.
기판(100)의 주변 영역(PR) 상에 배치된 적층체(STS)의 일 부분을 패터닝할 수 있다. 적층체(STS)를 패터닝함에 따라, 적층체(STS)에 계단형 구조(STE)가 형성될 수 있다. 다시 말하면, 적층체(STS)의 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6) 및 상부 절연 패턴(UIP)이 패터닝되어, 계단 상면들(TO) 및 계단 측면들(SI)이 형성될 수 있다. 상부 절연 패턴(UIP)에 의해, 최상부의 적층 레이어(즉, 제6 적층 레이어(LA6))에는 계단 상면(TO)이 형성되지 않을 수 있다. 계단 상면들(TO) 및 계단 측면들(SI)은 서로 연결되어 계단형 구조(STE)를 구성할 수 있다.
도 3a, 3b 및 3c를 참조하면, 적층체(STS)의 계단형 구조(STE)를 덮는 제2 절연막(120)을 형성할 수 있다.
이어서, 적층체(STS) 및 소스막(SL)을 관통하는 주변 콘택 구조체들(PCS) 및 더미 콘택 구조체들(DCS)이 형성될 수 있다. 주변 콘택 구조체들(PCS) 및 더미 콘택 구조체들(DCS)을 형성하는 단계는, 적층체(STS) 및 소스막(SL)을 관통하는 제2 홀들(HO2)을 형성하는 단계, 각각의 상기 제2 홀들(HO2) 내에 주변 절연막(PIL) 또는 더미 절연막(DIL)을 형성하여 상기 제2 홀(HO2)의 일부를 채우는 단계, 및 각각의 상기 제2 홀들(HO2) 내에 주변 콘택(PC) 또는 더미 콘택(DC)을 형성하여 상기 제2 홀(HO2)을 완전히 채우는 단계를 포함할 수 있다.
제1 홀들(HO1) 및 제2 홀들(HO2)이 형성됨에 따라, 적층체(STS)의 절연막들, 희생막들 및 상부 절연막이 패터닝될 수 있다. 이에 따라, 적층체(STS)의 절연 패턴들(IP), 희생 패턴들(SP) 및 상부 절연 패턴(UIP)이 형성될 수 있다.
적층체(STS), 채널 구조체(CS), 제2 절연막(120), 더미 콘택 구조체들(DCS) 및 주변 콘택 구조체들(PCS)을 덮는 제3 절연막(130)을 형성할 수 있다.
도 4a, 4b 및 4c를 참조하면, 적층체(STS)를 관통하는 트렌치들(TC)을 형성할 수 있다. 트렌치들(TC)은 제1 방향(D1)으로 연장할 수 있다. 트렌치들(TC)에 의해, 소스막(SL)의 상면이 노출될 수 있다. 트렌치들(TC) 사이에 채널 구조체들(CS), 주변 콘택 구조체들(PCS) 및 더미 콘택 구조체들(DCS)이 배치될 수 있다.
적층체(STS)에 도전 패턴들(CP)을 형성할 수 있다. 적층체(STS)에 도전 패턴들(CP)을 형성하는 단계는, 트렌치(TC)를 통해 노출된 희생 패턴들(SP)을 제거하는 단계, 및 희생 패턴들(SP)이 제거된 빈 공간에 도전 패턴들(CP)을 채우는 단계를 포함할 수 있다.
주변 콘택 구조체(PCS) 및 더미 콘택 구조체(DCS)가 절연 패턴들(IP)을 지지할 수 있어, 희생 패턴들(SP) 제거에 따라 빈 공간이 형성되더라도, 적층체(STS)의 구조가 유지될 수 있다.
도전 패턴들(CP)을 형성한 후, 트렌치(TC) 내에 슬릿 구조체(SLS)를 형성할 수 있다. 슬릿 구조체(SLS)를 형성하는 단계는, 도전 패턴들(CP)의 측벽을 덮는 슬릿 절연막들(SIL)을 형성하는 단계, 및 슬릿 절연막들(SIL) 사이에 소스 콘택(SC)을 형성하는 단계를 포함할 수 있다.
적층체(STS)의 각각의 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)의 계단 상면(TO)에 연결되는 워드라인 콘택들(WCT)을 형성할 수 있다(도 1a 내지 1c 참조). 워드라인 콘택들(WCT)을 형성하는 단계는, 각각의 제1 내지 제6 적층 레이어들(LA1, LA2, LA3, LA4, LA5, LA6)의 계단 상면(TO)을 노출시키는 제3 홀을 형성하는 단계 및 상기 제3 홀을 도전 물질로 채우는 단계를 포함할 수 있다.
이어서, 주변 콘택 구조체들(PCS)과 연결되는 제2 콘택들(CT2)을 형성할 수 있다(도 1a 내지 1c 참조).
제2 콘택들(CT2)을 형성한 후, 워드라인 콘택들(WCT)과 제2 콘택들(CT2)을 연결하는 주변 배선들(PML)을 형성할 수 있다(도 1a 내지 1c 참조). 주변 배선들(PML)을 형성함에 따라, 주변 트랜지스터(TR)와 도전 패턴(CP)이 주변 콘택 구조체(PCS), 제2 콘택(CT2), 주변 배선(PML) 및 워드라인 콘택(WCT)을 통해 서로 전기적으로 연결될 수 있다.
채널 구조체들(CS)과 연결되는 비트라인 콘택들(BCT)을 형성할 수 있다(도 1a 내지 1c 참조).
비트라인 콘택들(BCT)을 형성한 후, 비트라인들(BL)을 형성할 수 있다(도 1a 내지 1c 참조).
도 5는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 1a 내지 1c를 참조하여 설명한 구조를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PFI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 6은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(FIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 5를 참조하여 설명한 것과 같이, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
100: 기판
SL: 소스막
STS: 적층체
CS: 채널 구조체
PCS: 주변 콘택 구조체
DCS: 더미 콘택 구조체

Claims (23)

  1. 주변 트랜지스터;
    상기 주변 트랜지스터를 덮는 제1 절연막;
    상기 제1 절연막 상의 소스막;
    상기 소스막 상의 적층체; 및
    상기 적층체 및 상기 소스막을 관통하여 상기 주변 트랜지스터에 전기적으로 연결되는 주변 콘택 구조체를 포함하고,
    상기 적층체는 계단 측면 및 계단 상면을 포함하는 계단형 구조를 포함하고,
    상기 주변 콘택 구조체는 상기 계단 측면과 접하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 주변 콘택 구조체는 상기 주변 트랜지스터에 전기적으로 연결되는 주변 콘택 및 상기 주변 콘택을 둘러싸는 주변 절연막을 포함하는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 계단 상면에 접하는 워드라인 콘택을 더 포함하는 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 워드라인 콘택 및 상기 주변 콘택 구조체를 전기적으로 연결하는 주변 배선을 더 포함하는 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 주변 배선은 제1 방향으로 연장하는 제1 부분 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 부분을 포함하는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 적층체 및 상기 소스막을 관통하는 더미 콘택 구조체를 더 포함하는 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 더미 콘택 구조체는 상기 적층체 및 상기 소스막을 관통하는 더미 콘택 및 상기 더미 콘택을 둘러싸는 더미 절연막을 포함하는 반도체 메모리 장치.
  8. 제6 항에 있어서,
    상기 더미 콘택 구조체는 상기 계단 측면에 접하는 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 계단 상면은 상기 계단 측면에 의해 연결되는 2개의 계단 상면들을 포함하고,
    상기 주변 콘택 구조체는 상기 2개의 계단 상면들을 모두 관통하는 반도체 메모리 장치.
  10. 주변 트랜지스터;
    상기 주변 트랜지스터를 덮는 제1 절연막;
    상기 제1 절연막 상의 소스막;
    상기 소스막 상의 적층체; 및
    상기 적층체 및 상기 소스막을 관통하여 상기 주변 트랜지스터에 전기적으로 연결되는 주변 콘택 구조체를 포함하고,
    상기 적층체는 서로 교대로 적층된 절연 패턴들 및 도전 패턴들을 포함하고,
    상기 주변 콘택 구조체는 상기 도전 패턴들에 접하고,
    상기 주변 콘택 구조체의 최상부의 레벨은 상기 도전 패턴들 중 최상부의 도전 패턴의 레벨보다 높은 반도체 메모리 장치.
  11. 제10 항에 있어서,
    상기 주변 콘택 구조체는 상기 도전 패턴들 중 하나의 측단부를 관통하는 반도체 메모리 장치.
  12. 제10 항에 있어서,
    상기 적층체 및 상기 소스막을 관통하는 더미 콘택 구조체들을 더 포함하는 반도체 메모리 장치.
  13. 제12 항에 있어서,
    상기 주변 콘택 구조체는 상기 더미 콘택 구조체들 사이에 배치되는 반도체 메모리 장치.
  14. 제12 항에 있어서,
    상기 더미 콘택 구조체들은 상기 도전 패턴들의 측단부들을 관통하는 제1 더미 콘택 구조체들을 포함하는 반도체 메모리 장치.
  15. 제12 항에 있어서,
    상기 소스막에 연결되는 소스 콘택 및 상기 소스 콘택과 상기 적층체 사이에 배치되는 소스 절연막을 더 포함하고,
    상기 더미 콘택 구조체들 중 일부는 상기 소스 절연막에 접하는 반도체 메모리 장치.
  16. 제11 항에 있어서,
    상기 더미 콘택 구조체들은 전기적으로 플로팅(floating)된 반도체 메모리 장치.
  17. 기판 상에 주변 트랜지스터를 형성하는 단계;
    상기 주변 트랜지스터 상에 소스막을 형성하는 단계;
    상기 소스막 상에 적층체를 형성하는 단계;
    상기 적층체 및 상기 소스막을 관통하며, 상기 주변 트랜지스터와 전기적으로 연결되는 주변 콘택 구조체를 형성하는 단계; 및
    상기 적층체에 도전 패턴들을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 주변 콘택 구조체를 형성하는 단계는,
    상기 적층체 및 상기 소스막을 관통하는 홀을 형성하는 단계; 상기 홀 내에 주변 절연막을 형성하여 상기 홀의 일부를 채우는 단계; 및 상기 홀 내에 주변 콘택을 형성하여 상기 홀을 완전히 채우는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 적층체를 패터닝하여 상기 적층체에 계단형 구조를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 주변 콘택 구조체는 상기 계단형 구조의 표면을 정의하는 계단 측면에 접하는 반도체 메모리 장치의 제조방법.
  21. 제17 항에 있어서,
    상기 주변 콘택 구조체를 형성하는 단계는,
    상기 적층체 및 상기 소스막을 관통하는 더미 콘택 구조체를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 더미 콘택 구조체는 전기적으로 플로팅된 반도체 메모리 장치의 제조 방법.
  23. 제17 항에 있어서,
    상기 적층체에 도전 패턴들을 형성하는 단계는,
    상기 적층체에 트렌치를 형성하는 단계; 상기 트렌치를 통해 노출된 희생 패턴들을 제거하는 단계; 및 상기 희생 패턴들이 제거된 빈 공간에 상기 도전 패턴들을 채우는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
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