KR102671791B1 - 반도체 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 기술은 셀 소스 구조체; 상기 셀 소스 구조체 상에 배치되고, 서로 교대로 적층된 절연 패턴들 및 도전 패턴들을 포함하는 제1 적층체; 주변 소스 구조체; 및 상기 주변 소스 구조체 상에 배치되는 레지스터 패턴을 포함하고, 상기 레지스터 패턴은 상기 제1 적층체의 최하부 절연 패턴과 동일한 레벨에 배치되는 반도체 장치 및 그의 제조 방법을 제공한다.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그의 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다.
모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
나아가 이러한 집적 회로는 동작의 신뢰성과 낮은 전력소모를 지향한다. 따라서, 더 작은 공간에 더 높은 신뢰성과 낮은 전력을 소모하는 장치를 위한 방법도 연구되고 있다.
본 발명의 실시예들은 동작 신뢰성을 향상시킬 수 있는 반도체 장치 및 그의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 셀 소스 구조체; 상기 셀 소스 구조체 상에 배치되고, 서로 교대로 적층된 절연 패턴들 및 도전 패턴들을 포함하는 제1 적층체; 주변 소스 구조체; 및 상기 주변 소스 구조체 상에 배치되는 레지스터 패턴을 포함하고, 상기 레지스터 패턴은 상기 제1 적층체의 최하부 절연 패턴과 동일한 레벨에 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 주변 트랜지스터; 상기 주변 트랜지스터를 덮는 절연막; 상기 절연막 상의 셀 소스 구조체 및 주변 소스 구조체; 상기 셀 소스 구조체 상에 배치되고, 서로 교대로 적층된 절연 패턴들 및 도전 패턴들을 포함하는 제1 적층체; 상기 주변 소스 구조체 상의 레지스터 패턴; 및 상기 주변 소스 구조체를 관통하여 상기 주변 트랜지스터와 상기 레지스터 패턴을 전기적으로 연결하는 콘택을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 셀 소스 구조체 및 주변 소스 구조체를 형성하는 단계; 상기 셀 소스 구조체 상에 제1 희생 패턴들 및 절연 패턴들을 포함하는 제1 적층체를 형성하는 단계; 상기 제1 적층체, 상기 셀 소스 구조체 및 상기 주변 소스 구조체를 덮는 희생막을 형성하는 단계; 상기 희생막을 패터닝하여 제1 적층체 상의 제2 희생 패턴 및 상기 주변 소스 구조체 상의 레지스터 패턴을 형성하는 단계; 및 상기 레지스터 패턴에 도전부를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 셀 소스 구조체 및 주변 소스 구조체를 형성하는 단계; 상기 셀 소스 구조체 및 상기 주변 소스 구조체 상에 예비 적층체를 형성하는 단계; 상기 예비 적층체를 패터닝하여 상기 주변 소스 구조체의 상면을 노출시키는 단계; 상기 주변 소스 구조체의 상면 상에 레지스터 패턴을 형성하는 단계; 및 상기 레지스터 패턴에 도전부를 형성하는 단계를 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 장치는 주변 소스 구조체 상에 레지스터(resistor) 패턴이 형성될 수 있다. 이에 따라, 본 기술에 따른 반도체 장치의 동작 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 1b는 도 1a의 A영역의 확대도이다.
도 2a 내지 2h는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 1b는 도 1a의 A영역의 확대도이다.
도 2a 내지 2h는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 단면도이다. 도 1b는 도 1a의 A영역의 확대도이다.
도 1a 및 1b를 참조하면, 본 실시예에 따른 반도체 장치는 기판(100)을 포함할 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 수직할 수 있다. 일 예로, 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
기판(100) 상에 제1 절연막(110)이 제공될 수 있다. 제1 절연막(110)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 제1 절연막(110)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연막(110)은 산화물 또는 질화물을 포함할 수 있다.
기판(100) 상에 주변 트랜지스터들(TR)이 제공될 수 있다. 주변 트랜지스터들(TR)은 기판(100)과 제1 절연막(110) 사이에 제공될 수 있다. 주변 트랜지스터들(TR)은 제1 절연막(110)에 의해 덮힐 수 있다. 각각의 주변 트랜지스터들(TR)은 불순물 영역들(IR) 및 게이트 구조체(GS)를 포함할 수 있다. 불순물 영역들(IR)은 기판(100)의 일 부분일 수 있다. 불순물 영역들(IR)은 기판(100)에 불순물이 도핑되어 형성될 수 있다. 게이트 구조체(GS)는 불순물 영역들(IR) 사이에 배치될 수 있다.
게이트 구조체(GS)는 게이트 패턴(GP), 게이트 절연막(GI), 게이트 캡핑막(GC) 및 게이트 스페이서들(GA)을 포함할 수 있다. 게이트 패턴(GP)과 기판(100) 사이에 게이트 절연막(GI)이 배치될 수 있다. 게이트 패턴(GP)은 게이트 절연막(GI)에 의해 기판(100)과 전기적으로 이격될 수 있다. 게이트 패턴(GP)의 상면이 게이트 캡핑막(GC)에 의해 덮일 수 있다. 게이트 스페이서들(GA)은 게이트 절연막(GI), 게이트 캡핑막(GC) 및 게이트 패턴(GP)의 양 측에 배치될 수 있다. 게이트 스페이서들(GA) 사이에 게이트 절연막(GI), 게이트 캡핑막(GC) 및 게이트 패턴(GP)이 배치될 수 있다.
게이트 패턴(GP)은 도전 물질을 포함할 수 있다. 일 예로, 게이트 패턴(GP)은 금속 또는 도전성 반도체 물질을 포함할 수 있다. 게이트 스페이서들(GA), 게이트 절연막(GI) 및 게이트 캡핑막(GC)은 절연 물질을 포함할 수 있다. 일 예로, 게이트 스페이서들(GA), 게이트 절연막(GI) 및 게이트 캡핑막(GC)은 산화물을 포함할 수 있다. 주변 트랜지스터(TR)의 동작에 의해, 불순물 영역들(IR) 사이에 채널이 형성될 수 있다. 주변 트랜지스터(TR)는 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다.
주변 트랜지스터들(TR)은 반도체 장치의 로우 디코더, 컬럼 디코더, 페이지 버퍼 회로 및 입출력 회로를 포함하는 주변 회로의 소자로 이용될 수 있다.
제1 절연막(110) 내에 제1 콘택들(CT1) 및 제1 배선들(ML1)이 제공될 수 있다. 제1 콘택들(CT1)은 주변 트랜지스터들(TR)과 연결될 수 있다. 각각의 제1 콘택들(CT1)은 각각의 불순물 영역들(IR)과 연결될 수 있다. 제1 배선들(ML1)은 제1 콘택들(CT1)과 연결될 수 있다. 제1 콘택들(CT1) 및 제1 배선들(ML1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 콘택들(CT1) 및 제1 배선들(ML1)은 구리, 텅스텐 또는 알루미늄을 포함할 수 있다.
제1 절연막(110) 상에 셀 소스 구조체(CSS)가 제공될 수 있다. 셀 소스 구조체(CSS)는 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 셀 소스 구조체(CSS)는 메모리 셀에 연결되는 소스 라인으로 사용될 수 있다.
셀 소스 구조체(CSS)는 도전 물질을 포함할 수 있다. 일 예로, 셀 소스 구조체(CSS)는 도프트(doped) 폴리 실리콘을 포함할 수 있다. 일 예로, 셀 소스 구조체(CSS)는 N형 도펀트를 포함할 수 있다. 셀 소스 구조체(CSS)는 단일막 또는 다중막일 수 있다.
제1 절연막(110) 상에 주변 소스 구조체(PSS)가 제공될 수 있다. 주변 소스 구조체(PSS)는 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 주변 소스 구조체(PSS)는 셀 소스 구조체(CSS)와 동일한 평면 상에 배치될 수 있다. 주변 소스 구조체(PSS)는 셀 소스 구조체(CSS)와 동일한 레벨에 배치될 수 있다. 주변 소스 구조체(PSS) 아래에 주변 트랜지스터(TR)가 제공될 수 있다.
스페이서(SP)가 제1 절연막(110) 상에 제공될 수 있다. 셀 소스 구조체(CSS)와 주변 소스 구조체(PSS) 사이에 스페이서(SP)가 배치될 수 있다. 스페이서(SP)에 의해 셀 소스 구조체(CSS)와 주변 소스 구조체(PSS)가 제1 방향(D1)으로 서로 이격될 수 있다. 셀 소스 구조체(CSS) 및 주변 소스 구조체(PSS)는 스페이서(SP)에 의해 전기적으로 분리될 수 있다. 스페이서(SP)는 제2 방향(D2)으로 연장할 수 있다. 스페이서(SP)는 절연 물질을 포함할 수 있다. 일 예로, 스페이서(SP)는 산화물을 포함할 수 있다.
주변 소스 구조체(PSS)는 제3 방향(D3)으로 순차적으로 적층된 제1 소스막(SL1), 제1 식각 저지막(ES1), 제2 소스막(SL2), 제2 식각 저지막(ES2) 및 제3 소스막(SL3)을 포함할 수 있다. 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 교차할 수 있다. 일 예로, 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 수직할 수 있다. 제1 및 제2 소스막들(SL1, SL2) 사이에 제1 식각 저지막(ES1)이 제공될 수 있다. 제2 및 제3 소스막들(SL2, SL3) 사이에 제2 식각 저지막(ES2)이 제공될 수 있다. 제1 및 제3 소스막들(SL1, SL3) 사이에 제2 소스막(SL2)이 제공될 수 있다.
제1 내지 제3 소스막들(SL1, SL2, SL3)은 반도체 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 소스막들(SL1, SL2, SL3)은 폴리 실리콘을 포함할 수 있다. 제1 및 제2 식각 저지막들(ES1, ES2)은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 식각 저지막들(ES1, ES2)은 산화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 Al2O3일 수 있다.
주변 소스 구조체(PSS)를 관통하는 관통 절연막들(PIL)이 제공될 수 있다. 관통 절연막들(PIL)은 제3 방향(D3)으로 연장할 수 있다. 관통 절연막들(PIL)은 주변 소스 구조체(PSS)의 제1 소스막(SL1), 제1 식각 저지막(ES1), 제2 소스막(SL2), 제2 식각 저지막(ES2) 및 제3 소스막(SL3)을 제3 방향(D3)으로 관통할 수 있다.
관통 절연막(PIL)의 하면은 제1 절연막(110)의 상면과 접할 수 있다. 주변 소스 구조체(PSS)는 관통 절연막(PIL)을 둘러쌀 수 있다. 주변 소스 구조체(PSS)는 관통 절연막(PIL)의 측벽을 둘러쌀 수 있다. 관통 절연막(PIL)은 절연 물질을 포함할 수 있다. 일 예로, 관통 절연막(PIL)은 산화물을 포함할 수 있다.
각각의 관통 절연막들(PIL)을 관통하는 제2 콘택들(CT2)이 제공될 수 있다. 제2 콘택들(CT2)은 주변 소스 구조체(PSS)를 관통할 수 있다. 제2 콘택들(CT2)은 제3 방향(D3)으로 연장할 수 있다. 제2 콘택들(CT2)은 주변 소스 구조체(PSS)의 제1 소스막(SL1), 제1 식각 저지막(ES1), 제2 소스막(SL2), 제2 식각 저지막(ES2) 및 제3 소스막(SL3)을 제3 방향(D3)으로 관통할 수 있다.
제2 콘택(CT2)은 제1 배선(ML1)과 연결될 수 있다. 제2 콘택(CT2)은 제1 배선(ML1) 및 제1 콘택(CT1)을 통해 주변 트랜지스터(TR)의 불순물 영역(IR)과 전기적으로 연결될 수 있다. 제2 콘택(CT2)의 하면이 제1 배선(ML1)의 상면과 접할 수 있다. 관통 절연막(PIL)은 제2 콘택(CT2)을 둘러쌀 수 있다. 관통 절연막(PIL)은 제2 콘택(CT2)의 측벽의 상부를 둘러쌀 수 있다. 제1 절연막(110)은 제2 콘택(CT2)을 둘러쌀 수 있다. 제1 절연막(110)은 제2 콘택(CT2)의 측벽의 하부를 둘러쌀 수 있다. 제2 콘택(CT2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 콘택(CT2)은 구리, 텅스텐 또는 알루미늄을 포함할 수 있다.
셀 소스 구조체(CSS) 상에 제1 적층체(STS1)가 제공될 수 있다. 제1 적층체(STS1)는 제3 방향(D3)으로 서로 교대로 적층된 제1 절연 패턴들(IP1) 및 도전 패턴들(CP)을 포함할 수 있다.
제1 절연 패턴들(IP1)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연 패턴들(IP1)은 산화물을 포함할 수 있다. 도전 패턴들(CP)은 도전막을 포함할 수 있다. 상기 도전막은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전막은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 상기 도전막은 메모리 셀에 연결되는 워드 라인 또는 셀렉트 트랜지스터에 연결되는 셀렉트 라인으로 사용될 수 있다. 도전 패턴들(CP)은 상기 도전막을 둘러싸는 배리어막을 더 포함할 수 있다. 일 예로, 상기 배리어막은 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
도전 패턴들(CP)은 제1 도전 패턴(CP1) 및 제2 도전 패턴들(CP2)을 포함할 수 있다. 제1 적층체(STS1)의 최상부에 배치되는 도전 패턴(CP)이 제1 도전 패턴(CP1)으로 정의될 수 있고, 제1 도전 패턴(CP1) 아래의 도전 패턴들(CP)이 제2 도전 패턴들(CP2)로 정의될 수 있다. 제2 도전 패턴들(CP2)은 제1 도전 패턴(CP1)과 셀 소스 구조체(CSS) 사이에 배치될 수 있다. 제1 도전 패턴(CP1)의 두께는 각각의 제2 도전 패턴들(CP2)의 두께보다 클 수 있다.
제1 적층체(STS1)는 계단형 구조(STE)를 포함할 수 있다. 제1 적층체(STS1)의 제1 절연 패턴들(IP1) 및 도전 패턴들(CP)이 계단형으로 형성되어, 계단형 구조(STE)가 형성될 수 있다. 제2 도전 패턴(CP2)의 상면의 일부는 제1 절연 패턴(IP1)에 의해 덮이지 않을 수 있다. 제1 절연 패턴(IP1)에 의해 덮이지 않는 제2 도전 패턴(CP2)의 상면의 일부가 노출 상면(ET)으로 정의될 수 있다. 노출 상면(ET)은 후술하는 제2 절연막(120)에 접할 수 있다.
각각의 제2 도전 패턴들(CP2)은 제3 방향(D3)으로 돌출하는 패드부(PA)를 포함할 수 있다. 패드부(PA)는 제2 도전 패턴(CP2)의 상면에서 돌출할 수 있다. 패드부(PA)는 제2 도전 패턴(CP2)의 노출 상면(ET)에서 제3 방향(D3)으로 돌출할 수 있다. 패드부(PA)는 제2 도전 패턴(CP2)의 단부에 배치될 수 있다. 패드부(PA)는 제2 도전 패턴(CP2)의 일부일 수 있다.
제1 적층체(STS1)를 관통하는 채널 구조체들(미도시)이 제공될 수 있다. 채널 구조체들은 제1 적층체(STS1)의 제1 절연 패턴들(IP1) 및 도전 패턴들(CP)을 관통할 수 있다. 채널 구조체들은 제3 방향(D3)으로 연장할 수 있다. 채널 구조체는 셀 소스 구조체(CSS)에 전기적으로 연결될 수 있다.
채널 구조체들 각각은 제1 적층체(STS1)를 관통하는 채널막 및 채널막을 둘러싸는 메모리막을 포함할 수 있다. 채널막은 반도체 물질을 포함할 수 있다. 일 예로, 채널막은 폴리 실리콘을 포함할 수 있다.
메모리막은 다층의 절연막들을 포함할 수 있다. 메모리막은 채널막을 둘러싸는 터널막, 상기 터널막을 둘러싸는 저장막 및 상기 저장막을 둘러싸는 블로킹막을 포함할 수 있다. 상기 터널막은 전하 터널링이 가능한 절연 물질을 포함할 수 있다. 일 예로, 상기 터널막은 산화물을 포함할 수 있다.
상기 저장막은 전하가 트랩될 수 있는 질화물을 포함할 수 있다. 상기 저장막이 포함하는 물질은 질화물에 한정되지 않을 수 있고, 데이터 저장 방식에 따라 다양하게 변경될 수 있다. 일 예로, 상기 저장막은 실리콘, 상변화 물질, 나노닷 중 하나를 포함할 수도 있다.
상기 블로킹막은 전하의 이동을 차단할 수 있는 절연 물질을 포함할 수 있다. 일 예로, 상기 블로킹막은 산화물을 포함할 수 있다. 상기 터널막의 두께는 상기 블로킹막의 두께보다 얇을 수 있다.
채널 구조체는 채널막 내의 필링막을 더 포함할 수도 있다. 상기 필링막은 절연 물질을 포함할 수 있다. 일 예로, 상기 필링막은 산화물을 포함할 수 있다.
셀 소스 구조체(CSS)의 상면 상에 더미 패턴(DP)이 제공될 수 있다. 더미 패턴(DP)은 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1)과 동일한 레벨에 배치될 수 있다. 일 예로, 더미 패턴(DP)의 일부의 레벨과 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1)의 일부의 레벨은 동일할 수 있다. 더미 패턴(DP)의 하면의 레벨은 제1 적층체(STS1)의 하면의 레벨과 동일할 수 있다. 더미 패턴(DP)의 하면의 레벨은 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1)의 하면의 레벨과 동일할 수 있다. 더미 패턴(DP)의 상면의 레벨은 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1)의 상면의 레벨보다 낮을 수 있다.
더미 패턴(DP)은 스페이서(SP)와 제1 적층체(STS1) 사이에 배치될 수 있다. 더미 패턴(DP)은 제1 적층체(STS1)와 제1 방향(D1)으로 서로 이격될 수 있다.
더미 패턴(DP)은 제1 도전부(DP_C) 및 제1 희생부(DP_F)를 포함할 수 있다. 더미 패턴(DP)에서 제1 적층체(STS1)에 인접하는 부분이 제1 도전부(DP_C)로 정의될 수 있다. 더미 패턴(DP)에서 스페이서(SP)에 인접하는 부분이 제1 희생부(DP_F)로 정의될 수 있다.
제1 도전부(DP_C)는 도전 패턴(CP)과 동일한 물질을 포함할 수 있다. 제1 도전부(DP_C)는 도전 패턴(CP)과 동일하게 도전막 및 배리어막을 포함할 수 있다. 일 예로, 제1 도전부(DP_C)의 도전막은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 도전부(DP_C)의 배리어막은 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
제1 희생부(DP_F)는 절연 물질을 포함할 수 있다. 일 예로, 제1 희생부(DP_F)는 질화물을 포함할 수 있다.
스페이서(SP) 및 주변 소스 구조체(PSS) 상에 제2 적층체(STS2)가 제공될 수 있다. 제2 적층체(STS2)는 제3 방향(D3)으로 교대로 적층된 제2 절연 패턴들(IP2) 및 제1 희생 패턴들(FP1)을 포함할 수 있다.
제2 절연 패턴들(IP2)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연 패턴들(IP2)은 산화물을 포함할 수 있다. 제1 희생 패턴들(FP1)은 절연 물질을 포함할 수 있다. 일 예로, 제1 희생 패턴들(FP1)은 질화물을 포함할 수 있다.
제2 적층체(STS2)는 그의 최상부에 제2 희생 패턴(FP2)을 더 포함할 수 있다. 제2 희생 패턴(FP2)은 제1 희생 패턴(FP1) 상에 제공될 수 있다. 제2 희생 패턴(FP2)의 두께는 제1 희생 패턴(FP1)의 두께보다 작을 수 있다. 제2 희생 패턴(FP2)은 절연 물질을 포함할 수 있다. 일 예로, 제2 희생 패턴(FP2)은 질화물을 포함할 수 있다.
주변 소스 구조체(PSS)의 상면 상에 레지스터 패턴(RP)이 제공될 수 있다. 레지스터 패턴(RP)은 제1 방향(D1)으로 연장할 수 있다. 레지스터 패턴(RP)은 제2 콘택(CT2) 및 관통 절연막(PIL)에 접할 수 있다.
레지스터 패턴(RP)은 제2 도전부(RP_C) 및 제2 희생부들(RP_F)을 포함할 수 있다. 레지스터 패턴(RP)의 양 측단부들이 제2 희생부들(RP_F)로 정의될 수 있다. 레지스터 패턴(RP)의 중간부가 제2 도전부(RP_C)로 정의될 수 있다. 제2 도전부(RP_C)의 양 측에 제2 희생부들(RP_F)이 배치될 수 있다. 제2 희생부들(RP_F)은 서로 제1 방향(D1)으로 이격될 수 있다. 제2 도전부(RP_C)가 제2 희생부들(RP_F) 사이에서 제2 희생부들(RP_F)을 서로 연결할 수 있다.
레지스터 패턴(RP)은 더미 패턴(DP)과 동일한 레벨에 배치될 수 있다. 일 예로, 레지스터 패턴(RP)의 일부의 레벨과 더미 패턴(DP)의 일부의 레벨은 동일할 수 있다. 레지스터 패턴(RP)의 상면의 레벨은 더미 패턴(DP)의 상면의 레벨과 동일할 수 있다. 레지스터 패턴(RP)의 하면의 레벨은 더미 패턴(DP)의 하면의 레벨과 동일할 수 있다.
레지스터 패턴(RP)의 하면의 레벨은 제1 적층체(STS1) 및 제2 적층체(STS2)의 하면들의 레벨과 동일할 수 있다. 레지스터 패턴(RP)은 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1) 및 제2 적층체(STS2)의 최하부의 제2 절연 패턴(IP2)과 동일한 레벨에 배치될 수 있다. 일 예로, 레지스터 패턴(RP)의 일부의 레벨, 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1)의 일부의 레벨 및 제2 적층체(STS2)의 최하부의 제2 절연 패턴(IP2)의 일부의 레벨은 동일할 수 있다. 레지스터 패턴(RP)의 상면의 레벨은 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1)의 상면의 레벨 및 제2 적층체(STS2)의 최하부의 제2 절연 패턴(IP2)의 상면의 레벨보다 낮을 수 있다. 레지스터 패턴(RP)의 하면의 레벨은 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1)의 하면의 레벨 및 제2 적층체(STS2)의 최하부의 제2 절연 패턴(IP2)의 하면의 레벨과 동일할 수 있다.
제2 도전부(RP_C)는 도전 물질을 포함할 수 있다. 제2 도전부(RP_C)는 도전 패턴(CP) 및 제1 도전부(DP_C)와 동일한 물질을 포함할 수 있다. 제2 도전부(RP_C)는 도전 패턴(CP) 및 제1 도전부(DP_C)와 동일하게 도전막 및 배리어막을 포함할 수 있다. 일 예로, 제2 도전부(RP_C)의 도전막은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 일 예로, 제2 도전부(RP_C)의 배리어막은 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
제2 희생부(RP_F)는 절연 물질을 포함할 수 있다. 일 예로, 제2 희생부(RP_F)는 질화물을 포함할 수 있다.
제2 도전부(RP_C)는 제2 콘택들(CT2)과 연결될 수 있다. 제2 도전부(RP_C)의 양 단부들에 제2 콘택들(CT2)이 연결될 수 있다. 제2 도전부(RP_C)는 제2 콘택들(CT2), 제1 배선들(ML1) 및 제1 콘택들(CT1)을 통해 주변 트랜지스터들(TR)에 전기적으로 연결될 수 있다. 제2 도전부(RP_C)는 주변 트랜지스터들(TR)에 사이에서 전압을 전달할 수 있고, 주변 트랜지스터들(TR) 사이에 연결된 레지스터로 사용될 수 있다.
주변 소스 구조체(PSS) 상에 제3 적층체(STS3)가 제공될 수 있다. 제3 적층체(STS3)는 제3 방향(D3)으로 교대로 적층된 제3 절연 패턴들(IP3) 및 제3 희생 패턴들(FP3)을 포함할 수 있다.
제3 절연 패턴들(IP3)은 절연 물질을 포함할 수 있다. 일 예로, 제3 절연 패턴들(IP3)은 산화물을 포함할 수 있다. 제3 희생 패턴들(FP3)은 절연 물질을 포함할 수 있다. 일 예로, 제3 희생 패턴들(FP3)은 질화물을 포함할 수 있다.
제3 적층체(STS3)는 그의 최상부에 제4 희생 패턴(FP4)을 더 포함할 수 있다. 제4 희생 패턴(FP4)은 제3 희생 패턴(FP3) 상에 제공될 수 있다. 제4 희생 패턴(FP4)의 두께는 제3 희생 패턴(FP3)의 두께보다 작을 수 있다. 제4 희생 패턴(FP4)은 절연 물질을 포함할 수 있다. 일 예로, 제4 희생 패턴(FP4)은 질화물을 포함할 수 있다.
셀 소스 구조체(CSS) 및 주변 소스 구조체(PSS) 상에 제2 절연막(120)이 제공될 수 있다. 제2 절연막(120)은 제1 적층체(STS1), 더미 패턴(DP), 제2 적층체(STS2), 레지스터 패턴(RP) 및 제3 적층체(STS3)를 덮을 수 있다. 제2 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(120)은 산화물을 포함할 수 있다.
제1 적층체(STS1)의 도전 패턴들(CP)과 연결되는 제3 콘택들(CT3)이 제공될 수 있다. 제3 콘택들(CT3)은 제1 방향(D1)으로 서로 이격될 수 있다. 제3 콘택들(CT3)은 제3 방향(D3)으로 연장할 수 있다. 제3 콘택들(CT3) 각각이 제3 방향(D3)으로 연장하는 길이는 서로 다를 수 있다. 제2 도전 패턴들(CP2)과 연결되는 제3 콘택들(CT3)은 제2 도전 패턴들(CP2)의 패드부들(PA)과 연결될 수 있다. 제3 콘택들(CT3)은 도전 물질을 포함할 수 있다. 일 예로, 제3 콘택들(CT3)은 구리, 알루미늄 또는 텅스텐을 포함할 수 있다.
제3 콘택들(CT3)과 연결되는 제2 배선들(ML2)이 제공될 수 있다. 제2 배선들(ML2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 배선들(ML2)은 구리, 알루미늄 또는 텅스텐을 포함할 수 있다.
제3 적층체(STS3)를 관통하는 제4 콘택(CT4)이 제공될 수 있다. 제4 콘택(CT4)은 제3 적층체(STS3)의 제3 절연 패턴들(IP3), 제3 희생 패턴들(FP3) 및 제4 희생 패턴(FP4)을 관통할 수 있다. 제4 콘택(CT4)은 제2 콘택(CT2)과 연결될 수 있다. 제4 콘택(CT4)은 제2 콘택(CT2), 제1 배선(ML1) 및 제1 콘택(CT1)을 통해 주변 트랜지스터(TR)에 전기적으로 연결될 수 있다. 제4 콘택(CT4)은 도전 물질을 포함할 수 있다. 일 예로, 제4 콘택(CT4)은 구리, 알루미늄 또는 텅스텐을 포함할 수 있다.
제4 콘택(CT4)과 연결되는 제3 배선(ML3)이 제공될 수 있다. 제3 배선(ML3)은 도전 물질을 포함할 수 있다. 일 예로, 제3 배선(ML3)은 구리, 알루미늄 또는 텅스텐을 포함할 수 있다.
본 실시예에 따른 반도체 장치는, 반도체 장치의 레지스터의 구성들 중 일 부분으로 사용되는 레지스터 패턴(RP)의 제2 도전부(RP_C)가 주변 소스 구조체(PSS) 상에 배치될 수 있다. 이에 따라, 반도체 장치의 공간 활용성이 향상될 수 있고, 반도체 장치의 동작 신뢰성이 향상될 수 있다.
도 2a 내지 2h는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
설명의 간결함을 위해, 도 1a 및 1b를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략한다. 아래에서 설명하는 제조 방법은, 도 1a 및 도 1b에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 1a 및 도 1b에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 2a를 참조하면, 기판(100) 상에 주변 트랜지스터들(TR) 및 제1 절연막(110)을 형성할 수 있다. 주변 트랜지스터(TR)는 불순물 영역들(IR) 및 게이트 구조체(GS)를 포함할 수 있다. 게이트 구조체(GS)는 게이트 스페이서들(GA), 게이트 패턴(GP), 게이트 절연막(GI) 및 게이트 캡핑막(GC)을 포함할 수 있다. 제1 절연막(110) 내에 주변 트랜지스터들(TR)과 연결되는 제1 콘택들(CT1) 및 제1 배선들(ML1)을 형성할 수 있다.
제1 절연막(110) 상에 예비 소스 구조체(rSS)를 형성할 수 있다. 예비 소스 구조체(rSS)는 제3 방향(D3)으로 순차적으로 적층된 제1 소스막(SL1), 제1 식각 저지막(ES1), 제2 소스막(SL2), 제2 식각 저지막(ES2) 및 제3 소스막(SL3)을 포함할 수 있다.
제1 및 제2 식각 저지막들(ES1, ES2)은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 식각 저지막들(ES1, ES2)은 산화물 또는 고유전율 물질을 포함할 수 있다. 제1 내지 제3 소스막들(SL1, SL2, SL3)은 반도체 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 소스막들(SL1, SL2, SL3)은 폴리 실리콘을 포함할 수 있다.
도 2b를 참조하면, 예비 소스 구조체(rSS)를 관통하는 스페이서(SP)를 형성할 수 있다. 예비 소스 구조체(rSS)가 스페이서(SP)에 의해 분리되어, 셀 소스 구조체(CSS) 및 주변 소스 구조체(PSS)가 형성될 수 있다. 스페이서(SP)에 의해 셀 소스 구조체(CSS) 및 주변 소스 구조체(PSS)가 제1 방향(D1)으로 서로 이격될 수 있다.
셀 소스 구조체(CSS) 및 주변 소스 구조체(PSS)는 제3 방향(D3)으로 순차적으로 적층된 제1 소스막(SL1), 제1 식각 저지막(ES1), 제2 소스막(SL2), 제2 식각 저지막(ES2) 및 제3 소스막(SL3)을 포함할 수 있다.
스페이서(SP)를 형성하는 단계는, 예비 소스 구조체(rSS)를 관통하는 제1 트렌치를 형성하는 단계, 및 상기 제1 트렌치 내에 절연 물질을 형성하는 단계를 포함할 수 있다. 상기 제1 트렌치는 제2 방향(D2)을 연장할 수 있다.
주변 소스 구조체(PSS)를 관통하는 관통 절연막들(PIL) 및 제2 콘택들(CT2)를 형성할 수 있다. 관통 절연막들(PIL) 및 제2 콘택들(CT2)은 주변 소스 구조체(PSS)에 의해 둘러싸일 수 있다.
관통 절연막(PIL)을 형성하는 단계는, 주변 소스 구조체(PSS)를 관통하는 제1 홀을 형성하는 단계, 및 상기 제1 홀 내에 절연 물질을 형성하는 단계를 포함할 수 있다.
제2 콘택(CT2)을 형성하는 단계는, 관통 절연막(PIL)을 관통하고 제1 배선(ML1)과 연결되는 제2 홀을 형성하는 단계, 및 상기 제2 홀 내에 도전 물질을 형성하는 단계를 포함할 수 있다.
도 2c를 참조하면, 셀 소스 구조체(CSS) 및 주변 소스 구조체(PSS) 상에 예비 적층체(rSTS)를 형성할 수 있다. 예비 적층체(rSTS)는 제3 방향(D3)으로 서로 교대로 적층된 절연막들(IL) 및 제1 희생막들(FL1)을 포함할 수 있다. 절연막들(IL)은 절연 물질을 포함할 수 있다. 일 예로, 절연막들(IL)은 산화물을 포함할 수 있다. 제1 희생막들(FL1)은 절연 물질을 포함할 수 있다. 일 예로, 제1 희생막들(FL1)은 질화물을 포함할 수 있다.
예비 적층체(rSTS)를 형성한 후, 채널막 및 메모리막을 포함하는 채널 구조체를 형성할 수 있다. 상기 채널 구조체는 예비 적층체(rSTS)를 관통할 수 있다.
도 2d를 참조하면, 제1 적층체(STS1), 제2 적층체(STS2) 및 제3 적층체(STS3)를 형성할 수 있다. 예비 적층체(rSTS)를 패터닝하여, 제1 적층체(STS1), 제2 적층체(STS2) 및 제3 적층체(STS3)가 형성될 수 있다.
제1 적층체(STS1), 제2 적층체(STS2) 및 제3 적층체(STS3)는 제1 방향(D1)으로 서로 이격될 수 있다. 제1 적층체(STS1) 및 제2 적층체(STS2) 사이로 셀 소스 구조체(CSS)의 상면 및 스페이서(SP)의 상면이 노출될 수 있다. 제2 적층체(STS2) 및 제3 적층체(STS3) 사이로 주변 소스 구조체(PSS)의 상면 및 제2 콘택(CT2)의 상면이 노출될 수 있다.
제1 적층체(STS1)는 제3 방향(D3)으로 서로 교대로 적층된 제1 절연 패턴들(IP1) 및 제5 희생 패턴들(FP5)을 포함할 수 있다. 제2 적층체(STS2)는 제3 방향(D3)으로 서로 교대로 적층된 제2 절연 패턴들(IP2) 및 제1 희생 패턴들(FP1)을 포함할 수 있다. 제3 적층체(STS3)는 제3 방향(D3)으로 서로 교대로 적층된 제3 절연 패턴들(IP3) 및 제3 희생 패턴들(FP3)을 포함할 수 있다. 예비 적층체(rSTS)의 절연막(IL)이 패터닝되어 제1 내지 제3 절연 패턴들(IP1, IP2, IP3)이 형성될 수 있다. 예비 적층체(rSTS)의 제1 희생막(FL1)이 패터닝되어 제1 희생 패턴(FP1), 제3 희생 패턴(FP3) 및 제5 희생 패턴(FP5)이 형성될 수 있다.
제1 적층체(STS1)는 계단형 구조(STE)를 가질 수 있다. 제1 절연 패턴들(IP1) 및 제5 희생 패턴들(FP5)이 계단형으로 형성되어, 계단형 구조(STE)가 형성될 수 있다. 예비 적층체(rSTS)의 패터닝에 따라, 셀 소스 구조체(CSS) 상에 계단형 구조(STE)를 가지는 제1 적층체(STS1)가 형성될 수 있다.
도 2e를 참조하면, 제1 적층체(STS1), 제2 적층체(STS2), 제3 적층체(STS3), 셀 소스 구조체(CSS) 및 주변 소스 구조체(PSS)를 덮는 제2 희생막(FL2)이 형성될 수 있다. 제2 희생막(FL2)은 제1 적층체(STS1), 제2 적층체(STS2), 제3 적층체(STS3), 셀 소스 구조체(CSS) 및 주변 소스 구조체(PSS)의 표면들 상에 컨포멀하게 형성될 수 있다.
제2 희생막(FL2)은 제1 내지 제5 부분들(FL2a, FL2b, FL2c, FL2d, FL2e)을 포함할 수 있다. 상기 제1 부분(FL2a)은 제1 적층체(STS1)의 표면을 덮는 부분일 수 있고, 상기 제2 부분(FL2b)은 셀 소스 구조체(CSS)의 상면을 덮는 부분일 수 있고, 상기 제3 부분(FL2c)은 제2 적층체(STS2)의 상면을 덮는 부분일 수 있고, 상기 제4 부분(FL2d)은 주변 소스 구조체(PSS)의 상면을 덮는 부분일 수 있고, 상기 제5 부분(FL2e)은 제3 적층체(STS3)의 상면을 덮는 부분일 수 있다.
제2 희생막(FL2)은 절연 물질을 포함할 수 있다. 일 예로, 제2 희생막(FL2)은 질화물을 포함할 수 있다.
도 2f를 참조하면, 제2 희생막(FL2)을 패터닝할 수 있다. 제2 희생막(FL2)이 패터닝되어, 제2 희생 패턴(FP2), 제4 희생 패턴(FP4) 및 제6 희생 패턴들(FP6), 더미 패턴(DP) 및 레지스터 패턴(RP)이 형성될 수 있다. 제2 희생막(FL2)이 제2 희생 패턴(FP2), 제4 희생 패턴(FP4) 및 제6 희생 패턴들(FP6), 더미 패턴(DP) 및 레지스터 패턴(RP)으로 분리될 수 있다.
제2 희생막(FL2)의 제1 부분(FL2a)이 패터닝되어 제6 희생 패턴들(FP6)이 형성될 수 있다. 제2 희생막(FL2)의 제2 부분(FL2b)이 패터닝되어 더미 패턴(DP)이 형성될 수 있다. 제2 희생막(FL2)의 제3 부분(FL2c)이 패터닝되어 제2 희생 패턴(FP2)이 형성될 수 있다. 제2 희생막(FL2)의 제4 부분(FL2d)이 패터닝되어 레지스터 패턴(RP)이 형성될 수 있다. 제2 희생막(FL2)의 제5 부분(FL2e)이 패터닝되어 제4 희생 패턴(FP4)이 형성될 수 있다.
제2 희생막(FL2)에서, 제1 내지 제3 적층체들(STS1, STS2, STS3)의 측벽들을 따라 형성된 부분들이 제거되어, 제2 희생 패턴(FP2), 제4 희생 패턴(FP4) 및 제6 희생 패턴들(FP6), 더미 패턴(DP)이 및 레지스터 패턴(RP)이 형성될 수 있다. 일 예로, 제2 희생막(FL2)은 식각 공정에 의해 패터닝될 수 있다. 일 예로, 상기 식각 공정은 습식 식각 공정일 수 있다.
제2 희생 패턴(FP2)은 제2 적층체(STS2) 상에 형성될 수 있다. 제2 희생 패턴(FP2)의 형성 후, 제2 적층체(STS2)는 제1 희생 패턴들(FP1), 제2 희생 패턴(FP2) 및 제2 절연 패턴들(IP2)을 포함하는 것으로 정의될 수 있다.
제4 희생 패턴(FP4)은 제3 적층체(STS3) 상에 형성될 수 있다. 제4 희생 패턴(FP4)의 형성 후, 제3 적층체(STS3)는 제3 희생 패턴들(FP3), 제4 희생 패턴(FP4) 및 제3 절연 패턴들(IP3)을 포함하는 것으로 정의될 수 있다.
제6 희생 패턴들(FP6)은 제1 적층체(STS1) 상에 형성될 수 있다. 제6 희생 패턴들(FP6)의 형성 후, 제1 적층체(STS1)는 제1 절연 패턴들(IP1), 제5 희생 패턴들(FP5) 및 제6 희생 패턴들(FP6)을 포함하는 것으로 정의될 수 있다.
각각의 제6 희생 패턴들(FP6)은 각각의 제5 희생 패턴들(FP5) 상에 형성될 수 있다. 제6 희생 패턴(FP6)은 제5 희생 패턴(FP5)의 노출된 상면 상에 형성될 수 있다. 제5 희생 패턴(FP5)의 상기 노출된 상면은 제1 절연 패턴(IP1)에 의해 덮이지 않을 수 있다.
제6 희생 패턴들(FP6)은 제1 방향(D1)으로 서로 이격될 수 있다. 제6 희생 패턴들(FP6)은 제3 방향(D3)으로 서로 이격될 수 있다. 제6 희생 패턴(FP6)은 그와 동일한 레벨에 배치되는 제1 절연 패턴(IP1)과 제1 방향(D1)으로 서로 이격될 수 있다. 제6 희생 패턴(FP6) 및 상기 제6 희생 패턴(FP6)과 동일한 레벨에 배치되는 제1 절연 패턴(IP1) 사이로 제5 희생 패턴(FP5)의 상면의 일부가 노출될 수 있다.
더미 패턴(DP)은 셀 소스 구조체(CSS) 상에 형성될 수 있다. 더미 패턴(DP)은 제1 적층체(STS1) 및 제2 적층체(STS2) 사이에 형성될 수 있다. 더미 패턴(DP)은 제1 적층체(STS1)와 제1 방향(D1)으로 서로 이격될 수 있다. 더미 패턴(DP)은 제2 적층체(STS2)와 제1 방향(D1)으로 서로 이격될 수 있다.
더미 패턴(DP)은 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1)과 동일한 레벨에 형성될 수 있다. 더미 패턴(DP)의 하면의 레벨은 제1 내지 제3 적층체들(STS1, STS2, STS3)의 하면들의 레벨과 동일할 수 있다. 더미 패턴(DP)의 하면의 레벨은 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1)의 하면의 레벨과 동일할 수 있다. 더미 패턴(DP)의 상면의 레벨은 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1)의 상면의 레벨보다 낮을 수 있다.
레지스터 패턴(RP)은 주변 소스 구조체(PSS) 상에 형성될 수 있다. 레지스터 패턴(RP)은 제2 적층체(STS2) 및 제3 적층체(STS3) 사이에 형성될 수 있다. 레지스터 패턴(RP)은 제2 적층체(STS2)와 제1 방향(D1)으로 서로 이격될 수 있다. 레지스터 패턴(RP)은 제3 적층체(STS3)와 제1 방향(D1)으로 서로 이격될 수 있다.
레지스터 패턴(RP)은 제1 적층체(STS1)의 제1 절연 패턴(IP1)과 동일한 레벨에 형성될 수 있다. 레지스터 패턴(RP)의 하면의 레벨은 제1 내지 제3 적층체들(STS1, STS2, STS3)의 하면들의 레벨과 동일할 수 있다. 레지스터 패턴(RP)의 하면의 레벨은 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1)의 하면의 레벨과 동일할 수 있다. 레지스터 패턴(RP)의 상면의 레벨은 제1 적층체(STS1)의 최하부의 제1 절연 패턴(IP1)의 상면의 레벨보다 낮을 수 있다.
레지스터 패턴(RP)은 제2 콘택들(CT2)과 연결될 수 있다.
도 2g 및 2h를 참조하면, 제1 적층체(STS1)의 제5 및 제6 희생 패턴들(FP5, FP6)을 도전 패턴들(CP)로 대체할 수 있고, 더미 패턴(DP)에 제1 도전부(DP_C)를 형성할 수 있고, 레지스터 패턴(RP)에 제2 도전부(RP_C)를 형성할 수 있다. 도전 패턴들(CP), 제1 도전부(DP_C) 및 제2 도전부(RP_C)의 형성에 대하여 이하에서 보다 구체적으로 설명한다.
도 2g를 참조하면, 제1 내지 제3 적층체들(STS1, STS2, STS3), 셀 소스 구조체(CSS) 및 주변 소스 구조체(PSS)를 덮는 제2 절연막(120)을 형성할 수 있다.
이어서, 제1 적층체(STS1)의 제5 및 제6 희생 패턴들(FP5, FP6), 더미 패턴(DP)의 일부, 레지스터 패턴(RP)의 일부를 제거할 수 있다.
제5 및 제6 희생 패턴들(FP5, FP6)과 더미 패턴(DP)의 일부를 제거하는 단계는, 제5 및 제6 희생 패턴들(FP5, FP6) 및 더미 패턴(DP)을 노출시키는 제2 트렌치를 형성하는 단계, 및 상기 제2 트렌치를 통해 제5 및 제6 희생 패턴들(FP5, FP6)과 더미 패턴(DP)의 일부를 제거하는 단계를 포함할 수 있다.
상기 제2 트렌치는 제1 방향(D1)으로 연장할 수 있다. 상기 제2 트렌치는 제2 절연막(120) 및 제1 적층체(STS1)를 제3 방향(D3)으로 관통할 수 있다. 상기 제2 트렌치는 셀 소스 구조체(CSS)와 연결될 수 있다. 일 예로, 상기 제2 트렌치를 통해 제5 및 제6 희생 패턴들(FP5, FP6) 및 더미 패턴(DP)을 식각할 수 있는 식각 물질을 투입하여, 제5 및 제6 희생 패턴들(FP5, FP6)과 더미 패턴(DP)의 일부가 제거될 수 있다.
제5 및 제6 희생 패턴들(FP5, FP6)이 제거됨에 따라 형성된 빈 공간이 제1 캐비티들(CA1)로 정의될 수 있다. 더미 패턴(DP)의 일부가 제거됨에 따라 형성된 빈 공간이 제2 캐비티(CA2)로 정의될 수 있다. 더미 패턴(DP)에서 제거되지 않은 부분이 제1 희생부(DP_F)로 정의될 수 있다.
레지스터 패턴(RP)의 일부를 제거하는 단계는, 레지스터 패턴(RP)을 노출시키는 제3 트렌치를 형성하는 단계, 및 상기 제3 트렌치를 통해 레지스터 패턴(RP)의 일부를 제거하는 단계를 포함할 수 있다.
상기 제3 트렌치는 제1 방향(D1)으로 연장할 수 있다. 상기 제3 트렌치는 상기 제2 트렌치와 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제3 트렌치와 상기 제2 트렌치 사이에 제2 적층체(STS2)가 배치될 수 있다. 상기 제3 트렌치는 제2 절연막(120)을 제3 방향(D3)으로 관통할 수 있다. 일 예로, 상기 제3 트렌치를 통해 레지스터 패턴(RP)을 식각할 수 있는 식각 물질을 투입하여, 레지스터 패턴(RP)의 일부가 제거될 수 있다.
레지스터 패턴(RP)의 일부가 제거됨에 따라 형성된 빈 공간이 제3 캐비티(CA3)로 정의될 수 있다. 레지스터 패턴(RP)에서 제거되지 않은 부분이 제2 희생부들(RP_F)로 정의될 수 있다. 제3 캐비티(CA3)는 제2 희생부들(RP_F) 사이에 배치될 수 있다. 제3 캐비티(CA3)는 제2 콘택들(CT2)과 연결될 수 있다. 제3 캐비티(CA3)에 의해 제2 콘택들(CT2)이 노출될 수 있다.
일 예로, 상기 제2 트렌치 및 상기 제3 트렌치는 동시에 형성될 수 있다. 일 예로, 제5 및 제6 희생 패턴들(FP5, FP6), 더미 패턴(DP)의 일부 및 레지스터 패턴(RP)의 일부는 동시에 제거될 수 있다. 일 예로, 제1 내지 제3 캐비티들(CA1, CA2, CA3)은 동시에 형성될 수 있다.
도 2h를 참조하면, 셀 소스 구조체(CSS)의 제2 소스막(SL2)과 제1 및 제2 식각 저지막들(ES1, ES2)을 제거할 수 있고, 제2 소스막(SL2)과 제1 및 제2 식각 저지막들(ES1, ES2)을 제거함에 따라 형성된 빈 공간 내에 반도체 물질을 형성할 수 있다. 상기 제2 트렌치를 통해 셀 소스 구조체(CSS)의 제2 소스막(SL2)과 제1 및 제2 식각 저지막들(ES1, ES2)을 제거할 수 있다. 상기 반도체 물질이 형성됨에 따라, 셀 소스 구조체(CSS)는 단일막 또는 다중막으로 형성될 수 있다.
제1 캐비티들(CA1) 내에 도전 패턴들(CP)을 형성할 수 있다. 상기 제2 트렌치를 통해 제1 캐비티(CA1) 내에 도전 패턴들(CP)을 형성할 수 있다. 제2 캐비티(CA2) 내에 제1 도전부(DP_C)를 형성할 수 있다. 상기 제2 트렌치를 통해 제2 캐비티(CA2) 내에 제1 도전부(DP_C)를 형성할 수 있다. 제3 캐비티들(CA3) 내에 제2 도전부(RP_C)를 형성할 수 있다. 상기 제3 트렌치를 통해 제3 캐비티(CA3) 내에 제2 도전부(RP_C)를 형성할 수 있다.
일 예로, 도전 패턴들(CP), 제1 도전부(DP_C) 및 제2 도전부(RP_C)는 동시에 형성될 수 있다. 일 예로, 도전 패턴들(CP), 제1 도전부(DP_C) 및 제2 도전부(RP_C)는 동일한 물질을 포함할 수 있다.
제1 도전부(DP_C)의 형성에 따라, 제1 도전부(DP_C) 및 제1 희생부(DP_F)를 포함하는 더미 패턴(DP)이 형성될 수 있다. 제2 도전부(RP_C)의 형성에 따라, 제2 도전부(RP_C) 및 제2 희생부들(RP_F)을 포함하는 레지스터 패턴(RP)이 형성될 수 있다.
도전 패턴들(CP) 중 일부는 패드부(PA)를 포함할 수 있다. 패드부(PA)는 제6 희생 패턴(FP6)의 제거에 따라 형성된 빈 공간을 채우는 부분일 수 있다.
본 실시예에 따른 반도체 장치의 제조 방법은, 도전 패턴(CP)의 패드부(PA)를 형성하기 위한 제2 희생막(FL2)을 이용하여 레지스터 패턴(RP)을 형성할 수 있다. 레지스터 패턴(RP)의 제2 도전부(RP_C)는 반도체 장치의 레지스터의 구성들 중 일 부분으로 사용될 수 있다. 레지스터 패턴(RP)의 제2 도전부(RP_C)를 반도체 장치의 레지스터의 구성들 중 일 부분으로 사용함에 따라, 반도체 장치를 제조하는 공정의 시간 및 비용이 절약될 수 있고, 반도체 장치의 공간 활용성이 향상될 수 있다. 이에 따라, 반도체 장치의 동작 신뢰성이 향상될 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 1a 및 1b를 참조하여 설명한 구조를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 4는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 3을 참조하여 설명한 것과 같이, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
100: 기판
110: 제1 절연막
STS1: 제1 적층체
STS2: 제2 적층체
STS3: 제3 적층체
RP: 레지스터 패턴
110: 제1 절연막
STS1: 제1 적층체
STS2: 제2 적층체
STS3: 제3 적층체
RP: 레지스터 패턴
Claims (26)
- 셀 소스 구조체;
상기 셀 소스 구조체 상에 배치되고, 서로 교대로 적층된 절연 패턴들 및 도전 패턴들을 포함하는 제1 적층체;
주변 소스 구조체; 및
상기 주변 소스 구조체 상에 배치되는 레지스터 패턴을 포함하고,
상기 레지스터 패턴은 상기 제1 적층체의 최하부 절연 패턴과 동일한 레벨에 배치되는 반도체 장치.
- 제1 항에 있어서,
상기 레지스터 패턴은 도전부 및 상기 도전부의 양 측에 배치되는 희생부들을 포함하는 반도체 장치.
- 제2 항에 있어서,
상기 도전부는 도전 물질을 포함하고,
상기 희생부들은 절연 물질을 포함하는 반도체 장치.
- 제1 항에 있어서,
상기 주변 소스 구조체를 관통하는 제1 콘택을 더 포함하고,
상기 레지스터 패턴은 상기 제1 콘택에 연결되는 반도체 장치.
- 제4 항에 있어서,
상기 제1 콘택을 통해 상기 레지스터 패턴에 전기적으로 연결되는 주변 트랜지스터를 더 포함하는 반도체 장치.
- 제5 항에 있어서,
상기 주변 트랜지스터는 상기 주변 소스 구조체 아래에 배치되는 반도체 장치.
- 제1 항에 있어서,
상기 셀 소스 구조체 및 상기 주변 소스 구조체 사이의 스페이서를 더 포함하고,
상기 스페이서에 의해 상기 셀 소스 구조체 및 상기 주변 소스 구조체는 서로 이격되는 반도체 장치.
- 제1 항에 있어서,
상기 제1 적층체 및 상기 레지스터 패턴 사이의 제2 적층체를 더 포함하는 반도체 장치.
- 주변 트랜지스터;
상기 주변 트랜지스터를 덮는 절연막;
상기 절연막 상의 셀 소스 구조체 및 주변 소스 구조체;
상기 셀 소스 구조체 상에 배치되고, 서로 교대로 적층된 절연 패턴들 및 도전 패턴들을 포함하는 제1 적층체;
상기 주변 소스 구조체 상의 레지스터 패턴; 및
상기 주변 소스 구조체를 관통하여 상기 주변 트랜지스터와 상기 레지스터 패턴을 전기적으로 연결하는 콘택을 포함하는 반도체 장치.
- 제9 항에 있어서,
상기 레지스터 패턴 및 상기 제1 적층체 사이의 더미 패턴을 더 포함하고,
상기 더미 패턴은 상기 제1 적층체에 인접하는 제1 도전부 및 상기 레지스터 패턴에 인접하는 제1 희생부를 포함하는 반도체 장치.
- 제10 항에 있어서,
상기 제1 도전부는 상기 도전 패턴들과 동일한 물질을 포함하는 반도체 장치.
- 제9 항에 있어서,
상기 레지스터 패턴은 상기 콘택과 연결되는 제2 도전부 및 상기 제2 도전부의 양 측에 배치되는 제2 희생부들을 포함하는 반도체 장치.
- 제12 항에 있어서,
상기 제2 도전부는 상기 도전 패턴들과 동일한 물질을 포함하는 반도체 장치.
- 제9 항에 있어서,
상기 도전 패턴들 각각은,
상기 절연 패턴들에 의해 덮이지 않는 노출 상면; 및
상기 노출 상면에서 돌출하는 패드부를 포함하는 반도체 장치.
- 제9 항에 있어서,
상기 주변 소스 구조체는,
상기 절연막 상의 제1 소스막;
상기 제1 소스막 상의 제1 식각 저지막;
상기 제1 식각 저지막 상의 제2 소스막;
상기 제2 소스막 상의 제2 식각 저지막; 및
상기 제2 식각 저지막 상의 제3 소스막을 포함하는 반도체 장치.
- 제9 항에 있어서,
상기 주변 소스 구조체를 관통하는 관통 절연막을 더 포함하고,
상기 콘택은 상기 관통 절연막을 관통하는 반도체 장치.
- 셀 소스 구조체 및 주변 소스 구조체를 형성하는 단계;
상기 셀 소스 구조체 상에 제1 희생 패턴들 및 절연 패턴들을 포함하는 제1 적층체를 형성하는 단계;
상기 제1 적층체, 상기 셀 소스 구조체 및 상기 주변 소스 구조체를 덮는 희생막을 형성하는 단계;
상기 희생막을 패터닝하여 상기 제1 적층체 상의 제2 희생 패턴 및 상기 주변 소스 구조체 상의 레지스터 패턴을 형성하는 단계; 및
상기 레지스터 패턴에 도전부를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제17 항에 있어서,
상기 레지스터 패턴에 상기 도전부를 형성하는 단계는,
상기 레지스터 패턴의 일부를 제거하여 캐비티를 형성하는 단계; 및
상기 캐비티 내에 상기 도전부를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제17 항에 있어서,
상기 도전부는 상기 주변 소스 구조체를 관통하는 콘택을 통해 주변 트랜지스터와 전기적으로 연결되는 반도체 장치의 제조 방법.
- 제17 항에 있어서,
상기 제1 및 제2 희생 패턴들을 도전 패턴들로 대체하는 단계를 더 포함하고,
상기 도전 패턴들과 상기 도전부는 동시에 형성되는 반도체 장치의 제조 방법.
- 제17 항에 있어서,
상기 레지스터 패턴은 희생부를 더 포함하고,
상기 희생부는 상기 희생막과 동일한 물질을 포함하는 반도체 장치의 제조 방법
- 제21 항에 있어서,
상기 희생부 및 상기 희생막은 질화물을 포함하는 반도체 장치의 제조 방법.
- 셀 소스 구조체 및 주변 소스 구조체를 형성하는 단계;
상기 셀 소스 구조체 및 상기 주변 소스 구조체 상에 예비 적층체를 형성하는 단계;
상기 예비 적층체를 패터닝하여 상기 주변 소스 구조체의 상면을 노출시키는 단계;
상기 주변 소스 구조체의 상면 상에 레지스터 패턴을 형성하는 단계; 및
상기 레지스터 패턴에 도전부를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제23 항에 있어서,
상기 레지스터 패턴에 상기 도전부를 형성하는 단계는,
상기 레지스터 패턴의 일부를 제거하여 캐비티를 형성하는 단계; 및
상기 캐비티 내에 상기 도전부를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제23 항에 있어서,
상기 예비 적층체를 패터닝하는 단계는,
상기 셀 소스 구조체 상에 계단형 구조를 가지는 제1 적층체를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제23 항에 있어서,
상기 레지스터 패턴을 형성하는 단계는,
상기 주변 소스 구조체 상에 희생막을 형성하는 단계; 및
상기 희생막을 패터닝하는 단계를 포함하는 반도체 장치의 제조 방법.
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