CN113113420B - 半导体装置和制造该半导体装置的方法 - Google Patents

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Abstract

本技术提供了一种半导体装置和制造该半导体装置的方法。该半导体装置包括：单元源极结构；第一叠层，其设置在单元源极结构上，并且包括彼此交替层叠的绝缘图案和导电图案；外围源极结构；以及电阻器图案，其设置在外围源极结构上。电阻器图案与第一叠层的最下部的绝缘图案设置在基本相同的水平。

Description

半导体装置和制造该半导体装置的方法
技术领域
本公开涉及一种半导体装置及制造该半导体装置方法，更具体地，涉及一种三维半导体装置和制造该半导体装置的方法。
背景技术
半导体装置包括由金属氧化物半导体场效应晶体管(MOSFET)构成的集成电路。随着半导体装置的尺寸和设计规则逐渐减小，MOSFET的按比例缩小(scale down)也逐渐加快。
MOSFET的尺寸减小可能导致短沟道效应等，因此半导体装置的工作特性可能下降。因此，已研究了用于形成具有更好性能的半导体装置同时克服由于半导体装置的高集成度导致的限制的各种方法。
此外，这种集成电路的关注于操作的可靠性和低功耗。因此，还在研究用于在更小的空间中具有更高可靠性和更低功耗的装置的方法。
发明内容
根据本公开的实施方式的一种半导体装置可以包括：单元源极结构；第一叠层，其设置在单元源极结构上，并且包括彼此交替层叠的绝缘图案和导电图案；外围源极结构；以及电阻器图案，其设置在外围源极结构上。电阻器图案可以与第一叠层的最下部的绝缘图案设置在基本相同的水平。
根据本公开的实施方式的一种半导体装置可以包括：外围晶体管；绝缘膜，其覆盖外围晶体管；单元源极结构和外围源极结构，其位于绝缘膜上；第一叠层，其设置在单元源极结构上，并且包括彼此交替层叠的绝缘图案和导电图案；电阻器图案，其位于外围源极结构上；以及第二接触件，其穿过外围源极结构，以将外围晶体管和电阻器图案彼此电连接。
根据本公开的实施方式的制造半导体装置的方法可以包括以下步骤：在单元源极结构上形成包括第一牺牲图案和绝缘图案的第一叠层；形成覆盖第一叠层、单元源极结构和外围源极结构的牺牲膜；通过对牺牲膜进行图案化而在第一叠层上形成第二牺牲图案并且在外围源极结构上形成电阻器图案；以及在电阻器图案中形成导电部。
根据本公开的实施方式的制造半导体装置的方法可以包括以下步骤：形成单元源极结构和外围源极结构；在单元源极结构和外围源极结构上形成初步叠层；对初步叠层进行图案化以暴露外围源极结构的上表面；在外围源极结构的上表面上形成电阻器图案；以及在电阻器图案中形成导电部。
附图说明
图1A是根据本公开的实施方式的半导体装置的截面图。
图1B是图1A的区域A的放大图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H是用于描述根据本公开的实施方式的制造半导体装置的方法的截面图。
图3是示出根据本公开的实施方式的存储器系统的构造的框图。
图4是示出根据本公开的实施方式的计算系统的构造的框图。
具体实施方式
对根据本说明书或本申请中公开的构思的实施方式的特定结构描述或功能描述仅为说明性的，以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式实现，并且不应被解释为限于本说明书或本申请中描述的实施方式。
在下文中，将参照附图描述实施方式的各种示例。本文参照截面图描述了实施方式的各种示例，所述截面图是实施方式(和中间结构)的各种示例的示意图示。因此，可以预期例如由于制造技术和/或公差导致的图示形状的变化。因此，实施方式不应被解释为限于本文所例示的区域的特定形状，而是可以包括例如由制造导致的形状偏差。在附图中，为了清楚起见，可能放大层和区域的长度和尺寸。附图中相同的附图标记表示相同的元件。还应理解，当一个层被称为位于另一层或基板“上”时，它可以直接位于另一层或基板上，或者也可以存在中间层。还应注意，在本说明书中，“连接/联接”不仅指一个组件直接联接另一组件，而且还指一个组件通过中间组件间接联接另一组件。
应当理解，尽管术语第一、第二、第三等在本文中可能用来描述各种元件、组件、区域、层、图案、膜、结构、叠层、接触件、布线、部分和/或分段，但是这些元件、组件、区域、层、图案、膜、结构、叠层、接触件、布线、部分和/或分段不应受这些术语的限制。这些术语仅用于区分一个元件、组件、区域、层、图案、膜、结构、叠层、接触件、布线、部分和/或分段与另一元件、组件、区域、层、图案、膜、结构、叠层、接触件、布线、部分和/或分段。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层、第一图案、第一膜、第一结构、第一叠层、第一接触件、第一布线、第一部分和/或第一分段可以被称为第二元件、第二组件、第二区域、第二层、第二图案、第二膜、第二结构、第二叠层、第二接触件、第二布线、第二部分和/或第二分段。
本公开的实施方式提供了一种能够提高操作可靠性的半导体装置及制造该半导体装置的方法。
在根据实施方式的半导体装置中，电阻器图案(resistor pattern)可以形成在外围源极结构上。因此，可以提高根据本技术的半导体装置的操作可靠性。
图1A是根据本公开的实施方式的半导体装置的截面图。图1B是图1A的区域A的放大图。
参照图1A和图1B，根据一个实施方式的半导体装置可以包括基板100。基板100可以具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形式。第一方向D1和第二方向D2可以互相交叉。例如，第一方向D1和第二方向D2可以彼此垂直。例如，基板100可以是半导体基板。例如，基板100可以是块体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长方法形成的外延薄膜。
可以在基板100上设置第一绝缘膜110。第一绝缘膜110可以具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形式。绝缘膜110可以包括绝缘材料。例如，第一绝缘膜110可以包括氧化物或氮化物。
可以在基板100上设置外围晶体管TR。外围晶体管TR可以设置在基板100和第一绝缘膜110之间。外围晶体管TR可以由第一绝缘膜110覆盖。每一个外围晶体管TR可以包括杂质区IR和栅极结构GS。杂质区IR可以是基板100的一部分。可以通过将杂质掺杂到基板100中来形成杂质区IR。栅极结构GS可以设置在杂质区IR之间。
栅极结构GS可以包括栅极图案GP、栅极绝缘膜GI、栅极覆盖膜(gate cappingfilm)GC和栅极间隔件GA。栅极绝缘膜GI可以设置在栅极图案GP和基板100之间。栅极图案GP可以通过栅极绝缘膜GI与基板100电性隔开。栅极图案GP的上表面可以由栅极覆盖膜GC覆盖。栅极间隔件GA可以设置在栅极绝缘膜GI、栅极覆盖膜GC和栅极图案GP的两侧。栅极绝缘膜GI、栅极覆盖膜GC和栅极图案GP可以设置在栅极间隔件GA之间。
栅极图案GP可以包括导电材料。例如，栅极图案GP可以包括金属或导电半导体材料。栅极间隔件GA、栅极绝缘膜GI和栅极覆盖膜GC可以包括绝缘材料。例如，栅极间隔件GA、栅极绝缘膜GI和栅极覆盖膜GC可以包括氧化物。通过外围晶体管TR的操作，可以在杂质区IR之间形成沟道。外围晶体管TR可以是NMOS晶体管或PMOS晶体管。
外围晶体管TR可以用作外围电路的元件，外围电路包括半导体装置的行解码器、列解码器、页缓冲器电路和输入/输出电路。
可以在第一绝缘膜110中设置第一接触件CT1和第一布线ML1。第一接触件CT1可以连接到外围晶体管TR。第一接触件CT1可以分别连接到杂质区IR。第一布线ML1可以连接到第一接触件CT1。第一接触件CT1和第一布线ML1可以包括导电材料。例如，第一接触件CT1和第一布线ML1可以包括铜、钨或铝。
可以在第一绝缘膜110上设置单元源极结构CSS。单元源极结构CSS可以具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形式。单元源极结构CSS可以用作连接到存储器单元的源极线。
单元源极结构CSS可以包括导电材料。例如，单元源极结构CSS可以包括掺杂多晶硅。例如，单元源极结构CSS可以包括N型掺杂剂。单元源极结构CSS可以是单个膜或多个膜。
可以在第一绝缘膜110上设置外围源极结构PSS。外围源极结构PSS可以具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形式。外围源极结构可以与单元源极结构CSS设置在相同的平面上。外围源极结构PSS可以与单元源极结构CSS设置在相同的水平。在一个实施方式中，外围源极结构可以与单元源极结构CSS设置在基本相同的水平。外围晶体管TR可以设置在外围源极结构PSS下方。
可以在第一绝缘膜110上设置间隔件SP。间隔件SP可以设置在单元源极结构CSS和外围源极结构PSS之间。单元源极结构CSS和外围源极结构PSS可以通过间隔件SP而在第一方向D1上彼此间隔开。单元源极结构CSS和外围源极结构PSS可以通过间隔件SP电分离。间隔件SP可以在第二方向D2上延伸。间隔件SP可以包括绝缘材料。例如，间隔件SP可以包括氧化物。
外围源极结构PSS可以包括在第三方向D3上顺序地层叠的第一源极膜SL1、第一蚀刻停止膜ES1、第二源极膜SL2、第二蚀刻停止膜ES2和第三源极膜SL3。第三方向D3可以与第一方向D1和第二方向D2交叉。例如，第三方向D3可以垂直于第一方向D1和第二方向D2。第一蚀刻停止膜ES1可以设置在第一源极膜SL1和第二源极膜SL2之间。第二蚀刻停止膜ES2可以设置在第二源极膜SL2和第三源极膜SL3之间。第二源极膜SL2可以设置在第一源极膜SL1和第三源极膜SL3之间。
第一源极膜至第三源极膜SL1、SL2和SL3可以包括半导体材料。例如，第一源极膜至第三源极膜SL1、SL2和SL3可以包括多晶硅。第一蚀刻停止膜ES1和第二蚀刻停止膜ES2可以包括绝缘材料。例如，第一蚀刻停止膜ES1和第二蚀刻停止膜ES2可以包括氧化物或高介电常数(高k)材料。例如，高介电常数材料可以是Al2O3。
可以设置穿过外围源极结构PSS的贯通绝缘膜PIL。贯通绝缘膜PIL可以在第三方向D3上延伸。贯通绝缘膜PIL可以在第三方向D3上穿过外围源极结构PSS的第一源极膜SL1、第一蚀刻停止膜ES1、第二源极膜SL2、第二蚀刻停止膜ES2和第三源极膜SL3。
贯通绝缘膜PIL的下表面可以接触第一绝缘膜110的上表面。外围源极结构PSS可以围绕贯通绝缘膜PIL。外围源极结构PSS可以围绕贯通绝缘膜PIL的侧壁。贯通绝缘膜PIL可以包括绝缘材料。例如，贯通绝缘膜PIL可以包括氧化物。
可以设置穿过贯通绝缘膜PIL的第二接触件CT2。第二接触件CT2可以穿过外围源极结构PSS。第二接触件CT2可以在第三方向D3上延伸。第二接触件CT2可以在第三方向D3上穿过外围源极结构PSS的第一源极膜SL1、第一蚀刻停止膜ES1、第二源极膜SL2、第二蚀刻停止膜ES2和第三源极膜SL3。
第二接触件CT2可以连接到第一布线ML1。第二接触件CT2可以通过第一布线ML1和第一接触件CT1电连接到外围晶体管TR的杂质区IR。第二接触件CT2的下表面可以接触第一布线ML1的上表面。贯通绝缘膜PIL可以围绕第二接触件CT2。贯通绝缘膜PIL可以围绕第二接触件CT2的侧壁的上部。第一绝缘膜110可以围绕第二接触件CT2。第一绝缘膜110可以围绕第二接触件CT2的侧壁的下部。第二接触件CT2可以包括导电材料。例如，第二接触件CT2可以包括铜、钨或铝。
可以在单元源极结构CSS上设置第一叠层STS1。第一叠层STS1可以包括在第三方向D3上彼此交替层叠的第一绝缘图案IP1和导电图案CP。
第一绝缘图案IP1可以包括绝缘材料。例如，第一绝缘图案IP1可以包括氧化物。导电图案CP可以包括导电膜。导电膜可以包括导电材料。例如，导电膜可以包括掺杂硅膜、金属硅化物膜、钨、镍和钴中的至少一种。导电膜可以用作连接到存储器单元的字线或者连接到选择晶体管的选择线。导电图案CP还可以包括围绕导电膜的屏障膜。例如，屏障膜可以包括氮化钛和氮化钽中的至少一种。
导电图案CP可以包括第一导电图案CP1和第二导电图案CP2。可以将设置在第一叠层STS1的最上部上的导电图案CP定义为第一导电图案CP1，并且可以将第一导电图案CP1之下的导电图案CP定义为第二导电图案CP2。第二导电图案CP2可以设置在第一导电图案CP1和单元源极结构CSS之间。第一导电图案CP1的厚度可以大于每一个第二导电图案CP2的厚度。
第一叠层STS1可以包括阶梯状结构STE。第一叠层STS1的第一绝缘图案IP1和导电图案CP可以形成为阶梯状，并且由此可以形成阶梯状结构STE。第二导电图案CP2的上表面的一部分可以未被第一绝缘图案IP1覆盖。可以将第二导电图案CP2的上表面的未被第一绝缘图案IP1覆盖的部分定义为暴露上表面ET。暴露上表面ET可以与稍后将描述的第二绝缘膜120接触。
每一个第二导电图案CP2可以包括在第三方向D3上突出的焊盘部PA。焊盘部PA可以从第二导电图案CP2的上表面突出。焊盘部PA可以在第三方向D3上从第二导电图案CP2的暴露上表面ET突出。焊盘部PA可以设置在第二导电图案CP2的端部。焊盘部PA可以是第二导电图案CP2的一部分。
可以设置穿过第一叠层STS1的沟道结构(未示出)。沟道结构可以穿过第一叠层STS1的第一绝缘图案IP1和导电图案CP。沟道结构可以在第三方向D3上延伸。沟道结构可以电连接到单元源极结构CSS。
每一个沟道结构可以包括穿过第一叠层STS1的沟道膜和围绕沟道膜的存储器膜。沟道膜可以包括半导体材料。例如，沟道膜可以包括多晶硅。
存储器膜可以包括多层绝缘膜。存储器膜可以包括围绕沟道膜的隧穿膜、围绕隧穿膜的存储膜和围绕存储膜的阻挡膜。隧穿膜可以包括能够进行电荷隧穿的绝缘材料。例如，隧穿膜可以包括氧化物。
存储膜可以包括可以捕获电荷的氮化物。存储膜中包括的材料可以不限于氮化物，并且可以根据数据存储方法进行各种改变。例如，存储膜可以包括硅、相变材料和纳米点中的一种。
阻挡膜可以包括能够阻挡电荷转移的绝缘材料。例如，阻挡膜可以包括氧化物。隧穿膜的厚度可以比阻挡膜的厚度更薄。
沟道结构还可以包括沟道膜中的填充膜。填充膜可以包括绝缘材料。例如，填充膜可以包括氧化物。
可以在单元源极结构CSS的上表面上设置虚设图案DP。虚设图案DP可以与第一叠层STS1的最下部的第一绝缘图案IP1设置在相同的水平。例如，虚设图案DP的一部分的水平和第一叠层STS1的最下部的第一绝缘图案IP1的一部分的水平可以相同。虚设图案DP的下表面的水平可以与第一叠层STS1的下表面的水平相同。虚设图案DP的下表面的水平可以与第一叠层STS1的最下部的第一绝缘图案IP1的下表面的水平相同。虚设图案DP的上表面的水平可以低于第一叠层STS1的最下部的第一绝缘图案IP1的上表面的水平。
虚设图案DP可以设置在间隔件SP和第一叠层STS1之间。虚设图案DP可以在第一方向D1上与第一叠层STS1间隔开。
虚设图案DP可以包括第一导电部DP_C和第一牺牲部DP_F。可以将虚设图案DP的与第一叠层STS1相邻的部分定义为第一导电部DP_C。可以将虚设图案DP的与间隔件SP相邻的部分定义为第一牺牲部DP_F
第一导电部DP_C可以包括与导电图案CP相同的材料。第一导电部DP_C可以与导电图案CP相同地包括导电膜和屏障膜。例如，第一导电部DP_C的导电膜可以包括掺杂硅膜、金属硅化物膜、钨、镍和钴中的至少一种。例如，第一导电部DP_C的屏障膜可以包括氮化钛和氮化钽中的至少一种。
第一牺牲部DP_F可以包括绝缘材料。例如，第一牺牲部DP_F可以包括氮化物。
第二叠层STS2可以设置在间隔件SP和外围源极结构PSS上。第二叠层STS2可以包括在第三方向D3上彼此交替层叠的第二绝缘图案IP2和第一牺牲图案FP1。
第二绝缘图案IP2可以包括绝缘材料。例如，第二绝缘图案IP2可以包括氧化物。第一牺牲图案FP1可以包括绝缘材料。例如，第一牺牲图案FP1可以包括氮化物。
第二叠层STS2还可以包括位于其最上部的第二牺牲图案FP2。第二牺牲图案FP2可以设置在第一牺牲图案FP1上。第二牺牲图案FP2的厚度可以小于第一牺牲图案FP1的厚度。第二牺牲图案FP2可以包括绝缘材料。例如，第二牺牲图案FP2可以包括氮化物。
可以在外围源极结构PSS的上表面上设置电阻器图案RP。电阻器图案RP可以在第一方向D1上延伸。电阻器图案RP可以接触第二接触件CT2和贯通绝缘膜PIL。
电阻器图案RP可以包括第二导电部RP_C和第二牺牲部RP_F。可以将电阻器图案RP的两侧端部定义为第二牺牲部RP_F。可以将电阻器图案RP的中间部分定义为第二导电部RP_C。第二牺牲部RP_F可以设置在第二导电部RP_C的两侧。第二牺牲部RP_F可以在第一方向D1上彼此间隔开。第二导电部RP_C可以在第二牺牲部RP_F之间将第二牺牲部RP_F彼此连接。
电阻器图案RP可以与虚设图案DP设置在相同的水平。例如，电阻器图案RP的一部分的水平和虚设图案DP的一部分的水平可以相同。电阻器图案RP的上表面的水平可以与虚设图案DP的上表面的水平相同。电阻器图案RP的下表面的水平可以与虚设图案DP的下表面的水平相同。在一个实施方式中，电阻器图案RP可以设置在与虚设图案DP基本相同的水平。例如，电阻器图案RP的一部分的水平和虚设图案DP的一部分的水平可以基本相同。在一个实施方式中，电阻器图案RP的上表面的水平可以与虚设图案DP的上表面的水平基本相同。在一个实施方式中，电阻器图案RP的下表面的水平可以与虚设图案DP的下表面的水平基本相同。
电阻器图案RP的下表面的水平可以与第一叠层STS1和第二叠层STS2的下表面的水平相同。电阻器图案RP可以与第一叠层STS1的最下部的第一绝缘图案IP1和第二叠层STS2的最下部的第二绝缘图案IP2设置在相同的水平。例如，电阻器图案RP的一部分的水平、第一叠层STS1的最下部的第一绝缘图案IP1的一部分的水平和第二叠层STS2的最下部的第二绝缘图案IP2的一部分的水平可以相同。电阻器图案RP的上表面的水平可以低于第一叠层STS1的最下部的第一绝缘图案IP1的上表面的水平和第二叠层STS2的最下部的第二绝缘图案IP2的上表面的水平。电阻器图案RP的下表面的水平可以与第一叠层STS1的最下部的第一绝缘图案IP1的下表面的水平和第二叠层STS2的最下部的第二绝缘图案IP2的下表面的水平相同。在一个实施方式中，电阻器图案RP的下表面的水平可以与第一叠层STS1和第二叠层STS2的下表面的水平基本相同。在一个实施方式中，电阻器图案RP可以与第一叠层STS1的最下部的第一绝缘图案IP1和第二叠层STS2的最下部的第二绝缘图案IP2设置在基本相同的水平。例如，电阻器图案RP的一部分的水平、第一叠层STS1的最下部的第一绝缘图案IP1的一部分的水平和第二叠层STS2的最下部的第二绝缘图案IP2的一部分的水平可以基本相同。在一个实施方式中，电阻器图案RP的下表面的水平可以与第一叠层STS1的最下部的第一绝缘图案IP1的下表面的水平和第二叠层STS2的最下部的第二绝缘图案IP2的下表面的水平基本相同。
第二导电部RP_C可以包括导电材料。第二导电部RP_C可以包括与导电图案CP和第一导电部DP_C相同的材料。第二导电部RP_C可以与导电图案CP和第一导电部DP_C相同地包括导电膜和屏障膜。例如，第二导电部RP_C的导电膜可以包括掺杂硅膜、金属硅化物膜、钨、镍和钴中的至少一种。例如，第二导电部RP_C的屏障膜可以包括氮化钛和氮化钽中的至少一种。
第二牺牲部RP_F可以包括绝缘材料。例如，第二牺牲部RP_F可以包括氮化物。
第二导电部RP_C可以连接到第二接触件CT2。第二接触件CT2可以连接到第二导电部RP_C的两个端部。第二导电部RP_C可以通过第二接触件CT2、第一布线ML1和第一接触件CT1电连接到外围晶体管TR。第二导电部RP_C可以在外围晶体管TR之间传送电压，并且可以用作连接在外围晶体管TR之间的电阻器。
可以在外围源极结构PSS上设置第三叠层STS3。第三叠层STS3可以包括在第三方向D3上彼此交替层叠的第三绝缘图案IP3和第三牺牲图案FP3。
第三绝缘图案IP3可以包括绝缘材料。例如，第三绝缘图案IP3可以包括氧化物。第三牺牲图案FP3可以包括绝缘材料。例如，第三牺牲图案FP3可以包括氮化物。
第三叠层STS3还可以包括位于其最上部的第四牺牲图案FP4。第四牺牲图案FP4可以设置在第三牺牲图案FP3上。第四牺牲图案FP4的厚度可以小于第三牺牲图案FP3的厚度。第四牺牲图案FP4可以包括绝缘材料。例如，第四牺牲图案FP4可以包括氮化物。
第二绝缘膜120可以设置在单元源极结构CSS和外围源极结构PSS上。第二绝缘膜120可以覆盖第一叠层STS1、虚设图案DP、第二叠层STS2、电阻器图案RP和第三叠层STS3。第二绝缘膜120可以包括绝缘材料。例如，第二绝缘膜120可以包括氧化物。
可以设置连接到第一叠层STS1的导电图案CP的第三接触件CT3。第三接触件CT3可以在第一方向D1上彼此间隔开。第三接触件CT3可以在第三方向D3上延伸。在第三方向D3上延伸的各个第三接触件CT3的长度可以彼此不同。连接到第二导电图案CP2的第三接触件CT3可以连接到第二导电图案CP2的焊盘部PA。第三接触件CT3可以包括导电材料。例如，第三接触件CT3可以包括铜、铝或钨。
可以设置连接到第三接触件CT3的第二布线ML2。第二布线ML2可以包括导电材料。例如，第二布线ML2可以包括铜、铝或钨。
可以设置穿过第三叠层STS3的第四接触件CT4。第四接触CT4可以穿过第三叠层STS3的第三绝缘图案IP3、第三牺牲图案FP3和第四牺牲图案FP4。第四接触件CT4可以连接到第二接触件CT2。第四接触件CT4可以通过第二接触件CT2、第一布线ML1和第一接触件CT1电连接到外围晶体管TR。第四接触件CT4可以包括导电材料。例如，第四接触件CT4可以包括铜、铝或钨。
可以设置连接到第四接触件CT4的第三布线ML3。第三布线ML3可以包括导电材料。例如，第三布线ML3可以包括铜、铝或钨。
在根据一个实施方式的半导体装置中，用作半导体装置的电阻器的构造的一部分的电阻器图案RP的第二导电部RP_C可以设置在外围源极结构PSS上。因此，可以提高半导体装置的空间利用率，并且可以提高半导体装置的操作可靠性。
图2A至2H是用于描述根据本公开的实施方式的制造半导体装置的方法的截面图。
为了描述的简洁，对于参照图1A和图1B描述的组件使用相同的附图标记，并且省略重复的描述。下面描述的制造方法可以仅仅是制造根据图1A和图1B的半导体装置的方法的一个实施方式，并且制造根据图1A和图1B的半导体装置的方法可以不限于下面描述的制造方法。
参照图2A，外围晶体管TR和第一绝缘膜110可以形成在基板100上。外围晶体管TR可以包括杂质区IR和栅极结构GS。栅极结构GS可以包括栅极间隔件GA、栅极图案GP、栅极绝缘膜GI和栅极覆盖膜GC。连接到外围晶体管TR的第一接触件CT1和第一布线ML1可以形成在第一绝缘膜110中。
初步源极结构rSS可以形成在第一绝缘膜110上。初步源极结构rSS可以包括在第三方向D3上顺序地层叠的第一源极膜SL1、第一蚀刻停止膜ES1、第二源极膜SL2、第二蚀刻停止膜ES2和第三源极膜SL3。
第一蚀刻停止膜ES1和第二蚀刻停止膜ES2可以包括绝缘材料。例如，第一蚀刻停止膜ES1和第二蚀刻停止膜ES2可以包括氧化物或高介电常数材料。第一源极膜至第三源极膜SL1、SL2和SL3可以包括半导体材料。例如，第一源极膜至第三源极膜SL1、SL2和SL3可以包括多晶硅。
参照图2B，可以形成穿过初步源极结构rSS的间隔件SP。初步源极结构rSS可以由间隔件SP分开，并且由此可以形成单元源极结构CSS和外围源极结构PSS。单元源极结构CSS和外围源极结构PSS可以通过间隔件SP在第一方向D1上彼此间隔开。
单元源极结构CSS和外围源极结构PSS可以包括在第三方向D3上顺序地层叠的第一源极膜SL1、第一蚀刻停止膜ES1、第二源极膜SL2、第二蚀刻停止膜ES2和第三源极膜SL3。
形成间隔件SP的步骤可以包括形成穿过初步源极结构rSS,的第一沟槽，以及在第一沟槽中形成绝缘材料。第一沟槽可以在第二方向D2上延伸。
可以形成第二接触件CT2以及穿过外围源极结构PSS的贯通绝缘膜PIL。贯通绝缘膜PIL和第二接触件CT2可以由外围源极结构PSS围绕。
形成贯通绝缘膜PIL的步骤可以包括形成穿过外围源极结构PSS的第一孔，以及在第一孔中形成绝缘材料。
形成第二接触件CT2的步骤可以包括形成穿过贯通绝缘膜PIL并且连接到第一布线ML1的第二孔，以及在第二孔中形成导电材料。
参照图2C，初步叠层rSTS可以形成在单元源极结构CSS和外围源极结构PSS上。初步叠层rSTS可以包括在第三方向D3上彼此交替层叠的绝缘膜IL和第一牺牲膜FL1。绝缘膜IL可以包括绝缘材料。例如，绝缘膜IL可以包括氧化物。第一牺牲膜FL1可以包括绝缘材料。例如，第一牺牲膜FL1可以包括氮化物。
在形成初步叠层rSTS之后，可以形成包括沟道膜和存储器膜的沟道结构。沟道结构可以穿过初步叠层rSTS。
参照图2D，可以形成第一叠层STS1、第二叠层STS2和第三叠层STS3。可以通过对初步叠层rSTS进行图案化来形成第一叠层STS1、第二叠层STS2和第三叠层STS3。
第一叠层STS1、第二叠层STS2和第三叠层STS3可以在第一方向D1上彼此间隔开。单元源极结构CSS的上表面和间隔件SP的上表面可以暴露在第一叠层STS1和第二叠层STS2之间。外围源极结构PSS的上表面和第二接触件CT2的上表面可以暴露在第二叠层STS2和第三叠层STS3之间。
第一叠层STS1可以包括在第三方向D3上彼此交替层叠的第一绝缘图案IP1和第五牺牲图案FP5。第二叠层STS2可以包括在第三方向D3上彼此交替层叠的第二绝缘图案IP2和第一牺牲图案FP1。第三叠层STS3可以包括在第三方向D3上彼此交替层叠的第三绝缘图案IP3和第三牺牲图案FP3。可以通过对初步叠层rSTS的绝缘膜IL进行图案化来形成第一绝缘图案至第三绝缘图案IP1、IP2和IP3。可以通过对初步叠层rSTS的第一牺牲膜FL1进行图案化来形成第一牺牲图案FP1、第三牺牲图案FP3和第五牺牲图案FP5。
第一叠层STS1可以具有阶梯状结构STE。第一绝缘图案IP1和第五牺牲图案FP5可以形成为阶梯状，并且由此可以形成阶梯状结构STE。根据初步叠层rSTS的图案化，可以在单元源极结构CSS上形成具有阶梯状结构STE的第一叠层STS1。
参照图2E，可以形成覆盖第一叠层STS1、第二叠层STS2、第三叠层STS3、单元源极结构CSS和外围源极结构PSS的第二牺牲膜FL2。第二牺牲膜FL2可以共形地形成在第一叠层STS1、第二叠层STS2、第三叠层STS3、单元源极结构CSS和外围源极结构PSS的表面上。
第二牺牲膜FL2可以包括第一部分至第五部分FL2a、FL2b、FL2c、FL2d和FL2e。第一部分FL2a可以是覆盖第一叠层STS1的表面的部分，第二部分FL2b可以是覆盖单元源极结构CSS的上表面的部分，第三部分FL2c可以是覆盖第二叠层STS2的上表面的部分，第四部分FL2d可以是覆盖外围源极结构PSS的上表面的部分，并且第五部分FL2e可以是覆盖第三叠层STS3的上表面的部分。
第二牺牲膜FL2可以包括绝缘材料。例如，第二牺牲膜FL2可以包括氮化物。
参照图2F，可以对第二牺牲膜FL2进行图案化。可以通过对第二牺牲膜FL2进行图案化来形成第二牺牲图案FP2、第四牺牲图案FP4、第六牺牲图案FP6、虚设图案DP和电阻器图案RP。第二牺牲膜FL2可以被分离成第二牺牲图案FP2、第四牺牲图案FP4、第六牺牲图案FP6、虚设图案DP和电阻器图案RP。
可以通过对第二牺牲膜FL2的第一部分FL2a进行图案化来形成第六牺牲图案FP6。可以通过对第二牺牲膜FL2的第二部分FL2b进行图案化来形成虚设图案DP。可以通过对第二牺牲膜FL2的第三部分FL2c进行图案化来形成第二牺牲图案FP2。可以通过对第二牺牲膜FL2的第四部分FL2d进行图案化来形成电阻器图案RP。可以通过对第二牺牲膜FL2的第五部分FL2e进行图案化来形成第四牺牲图案FP4。
在第二牺牲膜FL2中，可以通过去除沿着第一叠层至第三叠层STS1、STS2和STS3的侧壁形成的部分来形成第二牺牲图案FP2、第四牺牲图案FP4、第六牺牲图案FP6、虚设图案DP和电阻器图案RP。例如，可以通过蚀刻工艺对第二牺牲膜FL2进行图案化。例如，蚀刻工艺可以是湿法蚀刻工艺。
第二牺牲图案FP2可以形成在第二叠层STS2上。在形成第二牺牲图案FP2之后，可以将第二叠层STS2限定为包括第一牺牲图案FP1、第二牺牲图案FP2和第二绝缘图案IP2。
第四牺牲图案FP4可以形成在第三叠层STS3上。在形成第四牺牲图案FP4之后，可以将第三叠层STS3限定为包括第三牺牲图案FP3、第四牺牲图案FP4和第三绝缘图案IP3。
第六牺牲图案FP6可以形成在第一叠层STS1上。在形成第六牺牲图案FP6之后，可以将第一叠层STS1限定为包括第一绝缘图案IP1、第五牺牲图案FP5和第六牺牲图案FP6。
各个第六牺牲图案FP6可以形成在各个第五牺牲图案FP5上。第六牺牲图案FP6可以形成在第五牺牲图案FP5的暴露上表面上。第五牺牲图案FP5的暴露上表面可以未被第一绝缘图案IP1覆盖。
第六牺牲图案FP6可以在第一方向D1上彼此间隔开。第六牺牲图案FP6可以在第三方向D3上彼此间隔开。第六牺牲图案FP6可以在第一方向D1上与设置在相同水平的第一绝缘图案IP1间隔开。第五牺牲图案FP5的上表面的一部分可以暴露在第六牺牲图案FP6和与第六牺牲图案FP6设置在相同水平的第一绝缘图案IP1之间。
虚设图案DP可以形成在单元源极结构CSS上。虚设图案DP可以形成在第一叠层STS1和第二叠层STS2之间。虚设图案DP可以在第一方向D1上与第一叠层STS1间隔开。虚设图案DP可以在第一方向D1上与第二叠层STS2间隔开。
虚设图案DP可以与第一叠层STS1的最下部的第一绝缘图案IP1形成在相同的水平。虚设图案DP的下表面的水平可以与第一叠层至第三叠层STS1、STS2和STS3的下表面的水平相同。虚设图案DP的下表面的水平可以与第一叠层STS1的最下部的第一绝缘图案IP1的下表面的水平相同。虚设图案DP的上表面的水平可以低于第一叠层STS1的最下部的第一绝缘图案IP1的上表面的水平。
电阻器图案RP可以形成在外围源极结构PSS上。电阻器图案RP可以形成在第二叠层STS2和第三叠层STS3之间。电阻器图案RP可以在第一方向D1上与第二叠层STS2间隔开。电阻器图案RP可以在第一方向D1上与第三叠层STS3间隔开。
电阻器图案RP可以与第一叠层STS1的第一绝缘图案IP1形成在相同的水平。电阻器图案RP的下表面的水平可以与第一叠层至第三叠层STS1、STS2和STS3的下表面的水平相同。电阻器图案RP的下表面的水平可以与第一叠层STS1的最下部的第一绝缘图案IP1的下表面的水平相同。电阻器图案RP的上表面的水平可以低于第一叠层STS1的最下部的第一绝缘图案IP1的上表面的水平。
电阻器图案RP可以连接到第二接触件CT2。
参照图2G和图2H，可以利用导电图案CP代替第一叠层STS1的第五牺牲图案FP5和第六牺牲图案FP6，第一导电部DP_C可以形成在虚设图案DP中，并且第二导电部RP_C可以形成在电阻器图案RP中。下面将描述导电图案CP、第一导电部DP_C和第二导电部RP_C的形成。
参照图2G，可以形成覆盖第一叠层至第三叠层STS1、STS2和STS3、单元源极结构CSS和外围源极结构PSS的第二绝缘膜120。
随后，可以去除第一叠层STS1的第五牺牲图案FP5和第六牺牲图案FP6、虚设图案DP的一部分和电阻器图案RP的一部分。
去除虚设图案DP的所述一部分以及第五牺牲图案FP5和第六牺牲图案FP6的步骤可以包括形成暴露虚设图案DP以及第五牺牲图案FP5和第六牺牲图案FP6的第二沟槽，并且通过第二沟槽去除虚设图案DP的所述一部分以及第五牺牲图案FP5和第六牺牲图案FP6。
第二沟槽可以在第一方向D1上延伸。第二沟槽可以在第三方向D3上穿过第二绝缘膜120和第一叠层STS1。第二沟槽可以连接到单元源极结构CSS。例如，可以通过第二沟槽注入能够蚀刻虚设图案DP以及第五牺牲图案FP5和第六牺牲图案FP6的蚀刻材料，从而去除虚设图案DP的所述一部分以及第五牺牲图案FP5和第六牺牲图案FP6。
可以将在去除第五牺牲图案FP5和第六牺牲图案FP6时形成的空的空间定义为第一空腔(cavity)CA1。可以将在去除虚设图案DP的所述一部分时形成的空的空间定义为第二空腔CA2。可以将未从虚设图案DP去除的部分定义为第一牺牲部DP_F。
去除电阻器图案RP的一部分的步骤可以包括形成暴露电阻器图案RP的第三沟槽，以及通过第三沟槽去除电阻器图案RP的所述一部分。
第三沟槽可以在第一方向D1上延伸。第三沟槽可以在第一方向D1上与第二沟槽间隔开。第二叠层STS2可以设置在第三沟槽和第二沟槽之间。第三沟槽可以在第三方向D3上穿过第二绝缘膜120。例如，可以通过第三沟槽注入能够蚀刻电阻器图案RP的蚀刻材料，从而去除电阻器图案RP的所述一部分。
可以将在去除电阻器图案RP的所述一部分时形成的空的空间定义为第三空腔CA3。可以将未从电阻器图案RP去除的部分定义为第二牺牲部RP_F。第三空腔CA3可以设置在第二牺牲部RP_F之间。第三空腔CA3可以连接到第二接触件CT2。第二接触件CT2可以由第三空腔CA3暴露。
例如，可以同时形成第二沟槽和第三沟槽。例如，可以同时去除第五牺牲图案FP5和第六牺牲图案FP6，虚设图案DP的所述一部分以及电阻器图案RP的所述一部分。例如，可以同时形成第一空腔至第三空腔CA1、CA2和CA3。本文使用的关于事件(occurrence)的词语“同时”和“同时地”表示事件发生在重叠的时段。例如，如果第一事件发生在第一时段并且第二事件在第二时段同时地发生，则第一时段和第二时段至少部分地彼此重叠，使得存在第一事件和第二事件都正在发生的时间。
参照图2H，可以去除单元源极结构CSS的第二源极膜SL2以及第一蚀刻停止膜ES1和第二蚀刻停止膜ES2，并且可以在通过去除第二源极膜SL2以及第一蚀刻停止膜ES1和第二蚀刻停止膜ES2而形成的空的空间中形成半导体材料。可以通过第二沟槽去除单元源极结构CSS的第二源极膜SL2以及第一蚀刻停止膜ES1和第二蚀刻停止膜ES2。随着半导体材料的形成，单元源极结构可以形成为单个膜或多个膜。
导电图案CP可以形成在第一空腔CA1中。导电图案CP可以通过第二沟槽形成在第一空腔CA1中。第一导电部DP_C可以形成在第二空腔CA2中。第一导电部DP_C可以通过第二沟槽形成在第二空腔CA2中。第二导电部RP_C可以形成在第三空腔CA3中。第二导电部RP_C可以通过第三沟槽形成在第三空腔CA3中。
例如，可以同时形成导电图案CP、第一导电部DP_C和第二导电部RP_C。例如，导电图案CP、第一导电部DP_C和第二导电部RP_C可以包括相同的材料。
根据第一导电部DP_C的形成，可以形成包括第一导电部DP_C和第一牺牲部DP_F的虚设图案DP。根据第二导电部RP_C的形成，可以形成包括第二导电部RP_C和第二牺牲部RP_F的电阻器图案RP。
导电图案CP的一部分可以包括焊盘部PA。焊盘部PA可以是填充通过去除第六牺牲图案FP6而形成的空的空间的部分。
根据实施方式的制造半导体装置的方法可以使用用于形成导电图案CP的焊盘部PA的第二牺牲膜FL2来形成电阻器图案RP。电阻器图案RP的第二导电部RP_C可以用作半导体装置的电阻器的构造的一部分。由于电阻器图案RP的第二导电部RP_C被用作半导体装置的电阻器的构造的一部分，所以可以节省制造半导体装置的工艺的时间和成本，并且可以提高半导体装置的空间利用率。因此，可以提高半导体装置的操作可靠性。
图3是示出根据本公开的实施方式的存储器系统的构造的框图。
参照图3，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括参照图1A和图1B描述的结构。存储器装置1120可以是由多个闪存存储器芯片构成的多芯片封装。
存储器控制器1110可以被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行用于交换存储器控制器1110的数据的各种控制操作，并且主机接口1113包括连接到存储器系统1100的主机的数据交换协议。此外，ECC电路1114检测并且纠正从存储器装置1120读取的数据中包含的错误，并且存储器接口1115执行与存储器装置1120的对接。此外，存储器控制器1110还可以包括只读存储器(ROM)等，以用于存储用于与主机进行对接的代码数据。
上述存储器系统1100可以是存储卡或固态盘(SSD)，其中存储器装置1120和存储器控制器1110彼此结合。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过各种接口协议中的至少一种与外部(例如主机)通信，所述各种接口协议例如为通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电子设备(IDE)。
图4是示出根据本公开的实施方式的计算系统的构造的框图。
参照图4，根据本公开的实施方式的计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。此外，当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、相机图像处理器和移动DRAM等。
如参照图3所述，存储器系统1210可以由存储器装置1212和存储器控制器1211构成。
相关申请的交叉引用
本申请要求2020年1月13日在韩国知识产权局提交的韩国专利申请No.10-2020-0004285的优先权，其全部公开内容通过引用并入本文。

Claims (30)

1.一种半导体装置，该半导体装置包括：
单元源极结构；
第一叠层，所述第一叠层设置在所述单元源极结构上，并且包括彼此交替层叠的绝缘图案和导电图案；
外围源极结构；以及
电阻器图案，所述电阻器图案设置在所述外围源极结构上，
其中，所述电阻器图案与所述第一叠层的最下部的绝缘图案设置在相同的水平，并且
其中，所述电阻器图案包括导电部。
2.根据权利要求1所述的半导体装置，其中，所述电阻器图案还包括设置在所述导电部的两侧的牺牲部。
3.根据权利要求2所述的半导体装置，其中，所述导电部包括导电材料，并且
所述牺牲部包括绝缘材料。
4.根据权利要求2所述的半导体装置，
其中，所述第一叠层的所述导电图案包括第一材料，并且所述电阻器图案的所述导电部包括第二材料，并且
其中，所述第一材料与所述第二材料相同。
5.根据权利要求4所述的半导体装置，其中，所述第一叠层的所述导电图案和所述电阻器图案的所述导电部包括导电膜和屏障膜。
6.根据权利要求5所述的半导体装置，其中，所述屏障膜包括氮化钛和氮化钽中的至少一种。
7.根据权利要求1所述的半导体装置，该半导体装置还包括：
第二接触件，所述第二接触件穿过所述外围源极结构，
其中，所述电阻器图案连接到所述第二接触件。
8.根据权利要求7所述的半导体装置，该半导体装置还包括：
外围晶体管，所述外围晶体管通过所述第二接触件电连接到所述电阻器图案。
9.根据权利要求8所述的半导体装置，其中，所述外围晶体管设置在所述外围源极结构下方。
10.根据权利要求1所述的半导体装置，该半导体装置还包括：
间隔件，所述间隔件位于所述单元源极结构和所述外围源极结构之间，
其中，所述单元源极结构和所述外围源极结构通过所述间隔件而彼此间隔开。
11.根据权利要求1所述的半导体装置，该半导体装置还包括：
第二叠层，所述第二叠层位于所述第一叠层和所述电阻器图案之间。
12.根据权利要求11所述的半导体装置，该半导体装置还包括：
虚设图案，所述虚设图案位于所述第一叠层和所述第二叠层之间。
13.一种半导体装置，该半导体装置包括：
外围晶体管；
绝缘膜，所述绝缘膜覆盖所述外围晶体管；
单元源极结构和外围源极结构，所述单元源极结构和所述外围源极结构位于所述绝缘膜上；
第一叠层，所述第一叠层设置在所述单元源极结构上，并且包括彼此交替层叠的绝缘图案和导电图案；
电阻器图案，所述电阻器图案位于所述外围源极结构上；以及
第二接触件，所述第二接触件穿过所述外围源极结构，以将所述外围晶体管和所述电阻器图案彼此电连接。
14.根据权利要求13所述的半导体装置，该半导体装置还包括：
虚设图案，所述虚设图案位于所述电阻器图案和所述第一叠层之间，
其中，所述虚设图案包括与所述第一叠层相邻的第一导电部和与所述电阻器图案相邻的第一牺牲部。
15.根据权利要求14所述的半导体装置，其中，所述第一导电部与所述导电图案包括相同的材料。
16.根据权利要求13所述的半导体装置，其中，所述电阻器图案包括连接到所述第二接触件的第二导电部和设置在所述第二导电部的两侧的第二牺牲部。
17.根据权利要求16所述的半导体装置，其中，所述第二导电部与所述导电图案包括相同的材料。
18.根据权利要求13所述的半导体装置，其中，每一个所述导电图案包括：
暴露上表面，所述暴露上表面未被所述绝缘图案覆盖；以及
焊盘部，所述焊盘部从所述暴露上表面突出。
19.根据权利要求13所述的半导体装置，其中，所述外围源极结构包括：
第一源极膜，所述第一源极膜位于所述绝缘膜上；
第一蚀刻停止膜，所述第一蚀刻停止膜位于所述第一源极膜上；
第二源极膜，所述第二源极膜位于所述第一蚀刻停止膜上；
第二蚀刻停止膜，所述第二蚀刻停止膜位于所述第二源极膜上；以及
第三源极膜，所述第三源极膜位于所述第二蚀刻停止膜上。
20.根据权利要求13所述的半导体装置，该半导体装置还包括：
贯通绝缘膜，所述贯通绝缘膜穿过所述外围源极结构，
其中，所述第二接触件穿过所述贯通绝缘膜。
21.一种制造半导体装置的方法，该方法包括以下步骤：
形成单元源极结构和外围源极结构；
在所述单元源极结构上形成包括第一牺牲图案和绝缘图案的第一叠层；
形成覆盖所述第一叠层、所述单元源极结构和所述外围源极结构的牺牲膜；
通过对所述牺牲膜进行图案化而在所述第一叠层上形成第二牺牲图案并且在所述外围源极结构上形成电阻器图案；以及
在所述电阻器图案中形成导电部。
22.根据权利要求21所述的方法，其中，在所述电阻器图案中形成所述导电部的步骤包括以下步骤：
通过去除所述电阻器图案的一部分来形成空腔；以及
在所述空腔中形成所述导电部。
23.根据权利要求21所述的方法，其中，所述导电部通过穿过所述外围源极结构的第二接触件而电连接到外围晶体管。
24.根据权利要求21所述的方法，该方法还包括以下步骤：
利用导电图案替换所述第一牺牲图案和所述第二牺牲图案，
其中，同时形成所述导电图案和所述导电部。
25.根据权利要求21所述的方法，其中，所述电阻器图案还包括牺牲部，并且
所述牺牲部与所述牺牲膜包括相同的材料。
26.根据权利要求25所述的方法，其中，所述牺牲部和所述牺牲膜包括氮化物。
27.一种制造半导体装置的方法，该方法包括以下步骤：
形成单元源极结构和外围源极结构；
在所述单元源极结构和所述外围源极结构上形成初步叠层；
对所述初步叠层进行图案化以暴露所述外围源极结构的上表面；
在所述外围源极结构的所述上表面上形成电阻器图案；以及
在所述电阻器图案中形成导电部。
28.根据权利要求27所述的方法，其中，在所述电阻器图案中形成所述导电部的步骤包括以下步骤：
通过去除所述电阻器图案的一部分来形成空腔；以及
在所述空腔中形成所述导电部。
29.根据权利要求27所述的方法，其中，对所述初步叠层进行图案化的步骤包括以下步骤：在所述单元源极结构上形成具有阶梯状结构的第一叠层。
30.根据权利要求27所述的方法，其中，形成所述电阻器图案的步骤包括以下步骤：
在所述外围源极结构上形成牺牲膜；以及
对所述牺牲膜进行图案化。
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