CN109671711A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件及其制造方法。一种半导体器件以及制造半导体器件的方法涉及具有沟道图案的半导体器件，其中，沟道图案包括管沟道以及在第一方向上从管沟道突出的垂直沟道。该半导体器件还具有设置在管沟道上方的层间绝缘层以及设置在管沟道上方的栅极，其中，栅极在第一方向上与层间绝缘层交替地层叠，其中，层叠的层间绝缘层和栅极包围垂直沟道，并且其中，栅极包括第一导电图案和第二导电图案。该半导体器件还具有设置在第一导电图案上方和第二导电图案下方的蚀刻停止图案。

Description

半导体器件及其制造方法
技术领域
本公开的一方面可总体上涉及半导体器件及其制造方法，更具体地讲，涉及一种三维半导体器件及其制造方法。
背景技术
半导体器件可包括能够存储数据的多个存储器单元晶体管。存储器单元晶体管可串联连接在选择晶体管之间并且可用于构成存储器串。三维半导体器件实现高集成度。然而，制造三维半导体器件可比制造二维半导体器件更加复杂。
发明内容
根据本公开的教导的是一种具有沟道图案的半导体器件，其中，沟道图案包括管沟道以及在第一方向上从管沟道突出的垂直沟道。该半导体器件还具有设置在管沟道上方的层间绝缘层以及设置在管沟道上方的栅极，其中，栅极在第一方向上与层间绝缘层交替地层叠，其中，层叠的层间绝缘层和栅极包围垂直沟道，并且其中，栅极包括第一导电图案和第二导电图案。半导体器件还具有设置在第一导电图案上方和第二导电图案下方的蚀刻停止图案。
还根据本公开的教导的是一种制造半导体器件的方法。该方法包括以下步骤：形成层叠有第一牺牲层和第一层间绝缘层的第一层叠结构。该方法还包括以下步骤：在第一层叠结构上形成蚀刻停止图案。该方法还包括以下步骤：在蚀刻停止图案上形成第二层叠结构。第二层叠结构可包括交替地层叠的第二层间绝缘层和第二牺牲层。该方法另外包括以下步骤：形成从第二层叠结构穿透第一层叠结构的沟道层，其中，沟道层沿着第一层叠结构的下表面延伸，并且其中，沟道层被多层存储器层包围。该方法还包括以下步骤：形成从第二层叠结构穿透第一层叠结构的狭缝；以及通过狭缝利用导电图案取代第一牺牲层和第二牺牲层。
此外，根据本公开的教导的是一种制造半导体器件的方法，该方法包括以下步骤：形成层叠有第一牺牲层和第一层间绝缘层的第一层叠结构。该方法还包括以下步骤：在第一层叠结构上形成蚀刻停止图案，在蚀刻停止图案上形成第二层叠结构，其中，第二层叠结构包括交替地层叠的第二层间绝缘层和第二牺牲层。该方法还包括以下步骤：形成从第二层叠结构穿透第一层叠结构的沟道层，其中，沟道层沿着第一层叠结构的下表面延伸。该方法另外包括以下步骤：通过穿过第二层叠结构蚀刻到蚀刻停止图案来形成狭缝以暴露第二牺牲层。
附图说明
图1示出了图示根据本公开的实施方式的半导体器件的各种区域的平面图。
图2A和图2B示出了图示根据本公开的实施方式的半导体器件的立体图。
图3示出了图2A和图2B中的每一个中所示的区域A的放大图。
图4A和图4B示出了图示根据本公开的实施方式的支撑体和垂直沟道的布局的平面图。
图5A和图5B示出了图示根据本公开的实施方式的半导体器件的区域的结构的截面图。
图6示出了示意性地图示根据本公开的实施方式的半导体器件的制造方法的流程图。
图7A至图7G、图8A至图8D、图9A至图9D、图10A至图10C以及图11A至图11F示出了图示根据本公开的实施方式的半导体器件的制造方法的截面图。
图12示出了图示根据本公开的实施方式的存储器系统的配置的框图。
图13示出了图示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
参照附图描述本公开的示例实施方式。然而，示例实施方式可按照许多不同的形式来具体实现，不应被解释为限于本文所阐述的实施方式的示例。相反，提供示例实施方式以使得本教导清楚并且对于本领域技术人员而言能够实现。在不脱离本公开的范围的情况下，本教导的特征可在各种和众多的实施方式(并非所有实施方式均被呈现)中采用。
在附图中，为了例示清晰，相对尺寸可能被夸大。将理解，当元件被称为“在”两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终指代相似的元件。
还要注意的是，“在...上”不仅是指一个组件直接在另一组件上，而且还指通过中间组件间接在另一组件上。另一方面，“直接在...上”是指一个组件直接在另一组件上而没有中间组件。
实施方式可提供一种可降低三维半导体器件的制造工艺的难度级别的半导体器件及其制造方法。
在根据本教导的实施方式中，例如，一种制造半导体器件的方法包括以下步骤：形成层叠有第一牺牲层和第一层间绝缘层的第一层叠结构。该方法还包括以下步骤：在第一层叠结构上形成蚀刻停止图案，在蚀刻停止图案上形成第二层叠结构，其中，第二层叠结构包括交替地层叠的第二层间绝缘层和第二牺牲层。该方法还包括以下步骤：形成从第二层叠结构穿透第一层叠结构的沟道层，其中，沟道层沿着第一层叠结构的下表面延伸。该方法另外包括以下步骤：通过穿过第二层叠结构蚀刻到蚀刻停止图案来形成狭缝以暴露第二牺牲层。
对于实施方式，该半导体器件的制造方法还包括以下步骤：通过穿过蚀刻停止图案蚀刻到第一层间绝缘层来加深狭缝。另一实施方式包括以下步骤：通过穿过第一层间绝缘层蚀刻到第一牺牲层来加深狭缝。另一实施方式包括以下步骤：通过穿过第一牺牲层蚀刻到多层存储器层来加深狭缝，其中，多层存储器层包围沟道层。另一实施方式包括以下步骤：通过狭缝利用导电图案取代第一牺牲层和第二牺牲层。
图1示出了图示根据本公开的实施方式的半导体器件的各种区域的平面图。
参照图1，半导体器件可包括彼此相邻的第一区域AR1和第二区域AR2。第一区域AR1可包括单元阵列区域CAR和至少一个接触区域CTR。如所示，接触区域CTR可从单元阵列区域CAR延伸。第二区域AR2可包括至少一个电阻元件区域RAR。
第一区域AR1是设置有存储器单元晶体管和选择晶体管的栅极的区域。各个栅极可从单元阵列区域CAR朝着接触区域CTR延伸。与栅极对应的导电图案的结构在下面参照图2A和图2B来详细描述。
单元阵列区域CAR是设置有沟道图案的垂直沟道的区域。各个垂直沟道可在第一方向I上延伸，并且垂直沟道可沿着第二方向II和第三方向III(示出为垂直于第一方向I)按照各种布局布置。垂直沟道在下面参照图2A和图2B来详细描述。
接触区域CTR是设置有栅极的端部的区域。从栅极的端部延伸的栅极的中心部分包围单元阵列区域CAR中的垂直沟道。栅极的端部可形成交错、分层或台阶结构。以栅极形成的台阶结构在下面参照图5A和图5B来详细描述。
第二区域AR2是缺少栅极的区域。构成外围电路的元件可设置在第二区域AR2中。例如，第二区域AR2可包括设置有电阻元件的电阻元件区域RAR。半导体器件使用电阻器来生成期望电平的偏压。电阻器用在用于供应操作电压的电路或者用于控制操作电压的电路中。例如，电阻器用在用于分压的泵调节器电路中。电阻器图案在下面参照图5A和图5B来详细描述。
图2A和图2B示出了图示根据本公开的一些实施方式的半导体器件的立体图。具体地，图2A和图2B示出了图示图1所示的单元阵列区域CAR中所形成的结构的立体图。
参照图2A和图2B，半导体器件可包括沟道图案CH、包围沟道图案CH的栅极层叠结构GST1和GST2、设置在栅极层叠结构GST1和GST2下方并包括第一导电类型掺杂剂的阱掺杂结构WD、将沟道图案CH连接到阱掺杂结构WD的阱沟道接触结构WCC、以及设置在栅极层叠结构GST1和GST2之间以连接到沟道图案CH的源极接触线SCL。
各个沟道图案CH可由半导体层形成。例如，各个沟道图案CH可由硅层形成。
各个沟道图案CH可包括管沟道PCH以及在第一方向I上从管沟道PCH突出的垂直沟道VCH。管沟道PCH可包括第一水平部HR1、第二水平部HR2和连接部LP。
第一水平部HR1可连接到垂直沟道VCH。对于一些实施方式，第一水平部HR1可被设置在沿着垂直于第一方向的第二方向II和第三方向III延伸的平面上。第一水平部HR1可包括在第二方向II上比栅极层叠结构GST1和GST2中的每一个的两端突出更远的突出部PP。
连接部LP可在与垂直沟道VCH从第一水平部HR1延伸的方向相反的I’方向上延伸。连接部LP可沿着支撑体IP的侧壁延伸。支撑体IP支撑阱掺杂结构WD与栅极层叠结构GST1和GST2之间的空间。支撑体IP可延伸以穿透阱掺杂结构WD。支撑体IP的侧壁被阱掺杂结构WD和沟道图案CH中的每一个包围。因此，阱掺杂结构WD和沟道图案CH中的每一个未被支撑体IP隔离。
第二水平部HR2从连接部LP延伸并且平行于第一水平部HR1。第二水平部HR2被形成为与垂直沟道VCH交叠。第二水平部HR2与第一水平部HR1间隔开。
各个沟道图案CH的外壁可被多层存储器图案ML包围。更具体地，多层存储器图案ML沿着沟道图案CH与栅极层叠结构GST1和GST2之间的界面、沟道图案CH与支撑体IP之间的界面以及沟道图案CH与阱掺杂结构WD之间的界面延伸。构成多层存储器图案ML的材料层在下面参照图3来描述。
各个沟道图案CH可形成在间隙填充绝缘图案FI的表面上。即，间隙填充绝缘图案FI被沟道图案CH包围。更具体地，间隙填充绝缘图案FI填充由第一水平部HR1、第二水平部HR2和连接部LP限定的水平空间。间隙填充绝缘图案FI可在第一方向I上延伸以穿透栅极层叠结构GST1和GST2中的任一个。穿透栅极层叠结构GST1和GST2中的每一个的间隙填充绝缘图案FI的一部分被垂直沟道VCH包围。间隙填充绝缘图案FI可被形成为具有低于垂直沟道VCH的高度。在这种情况下，封盖图案CAP可形成在间隙填充绝缘图案FI上。封盖图案CAP被垂直沟道VCH包围。
封盖图案CAP可与垂直沟道VCH直接接触。封盖图案CAP可由包括第二导电类型掺杂剂的掺杂半导体层形成。第一导电类型和第二导电类型彼此相反。第二导电类型掺杂剂可为n型。更具体地，封盖图案CAP可以是n型掺杂硅层。封盖图案CAP可用作漏结。
栅极层叠结构GST1和GST2被设置在阱掺杂结构WD与位线(未示出)之间。在图2A和图2B中，为了描述方便，位线的例示被省略，但是位线可被设置在栅极层叠结构GST1和GST2上方以分别连接到与之对应的垂直沟道VCH。设置在位线与垂直沟道VCH之间的连接结构可不同地设计。图2A和图2B中示出两个栅极层叠结构GST1和GST2，但是根据本公开的一些实施方式的半导体器件可包括通过狭缝SI隔离的多个栅极层叠结构。在各个狭缝SI中设置侧壁绝缘层SWI和源极接触线SCL。
如所示，栅极层叠结构GST1和GST2被设置在沟道图案CH的管沟道PCH上。栅极层叠结构GST1和GST2中的每一个可包括沿着第一方向I交替地层叠的层间绝缘层ILD1和ILD2和栅极CP1和CP2以及至少一个蚀刻停止图案ES。
蚀刻停止图案ES可被设置在第一方向I上彼此相邻的栅极之间。例如，栅极CP1和CP2可被划分成设置在蚀刻停止图案ES下方的第一导电图案CP1以及层叠在蚀刻停止图案ES上以在第一方向I上彼此间隔开的第二导电图案CP2。蚀刻停止图案ES被设置在彼此相邻的第一导电图案CP1与第二导电图案CP2之间。
第一导电图案CP1是栅极CP1和CP2当中最靠近管沟道PCH设置的图案。第一导电图案CP1可用作源极选择线SSL。如所指示的，第二导电图案CP2可用作字线WL和漏极选择线DSL。漏极选择线DSL被设置在字线WL上方。字线WL可被设置在漏极选择线DSL与蚀刻停止图案ES之间。蚀刻停止图案ES可被设置在源极选择线SSL与字线WL之间。来自最上层的至少一个第二导电图案CP2可被漏极隔离绝缘层DS穿透。漏极隔离绝缘层DS沿着第三方向III延伸。漏极选择线DSL可被限定在漏极隔离绝缘层DS与狭缝SI之间。漏极隔离绝缘层DS可被形成为具有不足以穿透字线WL和源极选择线SSL的深度。根据上述结构，由漏极选择线DSL控制的垂直沟道VCH的数量可少于由各条字线WL或各条源极选择线SSL控制的垂直沟道VCH的数量。更具体地，穿透栅极层叠结构GST1和GST2中的每一个的垂直沟道VCH可被划分成隔着漏极隔离绝缘层DS的第一组和第二组。第一组和第二组可由相同的字线WL或相同的源极选择线SSL控制。第一组和第二组可由不同的漏极选择线DSL控制。
层间绝缘层ILD1和ILD2可由诸如氧化物层的绝缘材料形成。层间绝缘层ILD1和ILD2可被划分成第一层间绝缘层和第二层间绝缘层。第一层间绝缘层ILD1被设置在第一方向I上彼此相邻的第一导电图案CP1与蚀刻停止图案ES之间，第二层间绝缘层ILD2被设置在蚀刻停止图案ES上。第二层间绝缘层ILD2在第一方向I上彼此间隔开并且被设置在层叠的各个第二导电图案CP2的顶部和底部。根据上述结构，第二导电图案CP2和第二层间绝缘层ILD2在第一方向I上一个接一个交替地层叠。
第一导电图案CP1和第二导电图案CP2由相同的导电材料形成。蚀刻停止图案ES可由与作为栅极的第一导电图案CP1和第二导电图案CP2不同的导电材料形成。通过考虑形成狭缝SI的工艺，蚀刻停止图案ES可由能够用作蚀刻停止层的材料层形成。蚀刻停止图案ES可由蚀刻速率不同于层间绝缘层ILD1和ILD2的蚀刻速率的材料形成。为了实现工艺的简化，蚀刻停止图案ES可由可用作电阻器图案的导电层形成。电阻器图案是设置在电阻元件区域中的导电图案。电阻器图案在下面参照图4A和图4B来详细描述。
如上所述，蚀刻停止图案ES可由选自可用作电阻器图案的导电材料的材料形成并用作蚀刻停止层。例如，蚀刻停止图案ES可由多晶硅层形成。多晶硅层可包括掺杂剂。例如，多晶硅层可包括n型掺杂剂。
蚀刻停止图案ES形成为足够厚以在用于形成狭缝SI的蚀刻工艺中用作蚀刻停止层。更具体地，蚀刻停止图案ES可形成为在第一方向I上比第一导电图案CP1和第二导电图案CP2中的每一个厚。
第一导电图案CP1和第二导电图案CP2由具有低电阻的导电材料形成。更具体地，第一导电图案CP1和第二导电图案CP2可包括具有低电阻的金属层。例如，第一导电图案CP1和第二导电图案CP2可由钨形成。
栅极层叠结构GST1和GST2通过狭缝SI彼此隔离。例如，各个狭缝SI可被设置在第二方向II上彼此相邻的第一栅极层叠结构GST1与第二栅极层叠结构GST2之间，以允许第一栅极层叠结构GST1与第二栅极层叠结构GST2彼此隔离。
由于制造工艺的特征，氧化区域OX可保留在与狭缝SI相邻的蚀刻停止图案ES的侧壁上。
蚀刻停止图案ES可按照各种形式设置在单元阵列区域CAR中。
例如，参照图2A，蚀刻停止图案ES可被隔离绝缘层ISO划分成第一图案P1和第二图案P2。第一图案P1和第二图案P2没有包围垂直沟道VCH，而是被设置为与栅极CP1和CP2中的每一个的两端交叠。隔离绝缘层ISO被设置在与蚀刻停止图案ES相同的层中。即，隔离绝缘层ISO被设置在彼此相邻的第一导电图案CP1与第二导电图案CP2之间。隔离绝缘层ISO可在第二方向II和第三方向III上延伸以包围第一图案P1与第二图案P2之间的垂直沟道VCH。根据上述结构，第一图案P1和第二图案P2隔着隔离绝缘层ISO彼此相对。
层间绝缘层ILD1和ILD2和栅极CP1和CP2比隔离绝缘层ISO更朝着狭缝SI突出。如图2A所示，当蚀刻停止图案ES仅与栅极CP1和CP2的部分区域交叠时，由蚀刻停止图案ES导致的寄生间隙可减小。如果寄生间隙减小，则可改进半导体器件的读操作速度和编程操作速度。
参照图2B，蚀刻停止图案ES可与栅极CP1和CP2和层间绝缘层ILD1和ILD2平行延伸以包围垂直沟道VCH。
参照图2A和图2B，阱掺杂结构WD被设置在栅极层叠结构GST1和GST2下方，并且可与栅极层叠结构GST1和GST2间隔开。阱掺杂结构WD可在第二方向II和第三方向III上延伸并被栅极层叠结构GST1和GST2交叠。管沟道PCH被设置在栅极层叠结构GST1和GST2与阱掺杂结构WD之间。
阱掺杂结构WD可由包括第一导电类型掺杂剂的至少一个掺杂硅层形成。第一导电类型掺杂剂可以是p型掺杂剂，使得阱掺杂结构WD可用作阱体。在阱掺杂结构WD中，第一导电类型掺杂剂的浓度随着接近栅极层叠结构GST1和GST2而变低。例如，阱掺杂结构WD可按照包括第一浓度的第一导电类型掺杂剂的第一掺杂硅层DIA与包括比第一浓度低的第二浓度的第一导电类型掺杂剂的第二掺杂硅层DIB的层叠结构形成。在第二掺杂硅层DIB中，第一导电类型掺杂剂的浓度可随着接近栅极层叠结构GST1和GST2而逐渐减小。
阱掺杂结构WD通过阱沟道接触结构WCC连接到沟道图案CH的第二水平部HR2，并且源极接触线SCL连接到沟道图案CH的第一水平部HR1。
根据上述结构，可根据半导体器件的操作实现不同的电流流动路径。
例如，在半导体器件的读操作期间，可在连接到位线(未示出)的封盖图案CAP与源极接触线SCL之间的沟道图案CH中形成第一电流流动路径。为了读操作，以预定电平预充电的位线可经由封盖图案CAP连接到沟道图案CH。另外，为了读操作，导通电压可被施加到漏极选择线DSL和源极选择线SSL。如果在读操作期间施加到字线WL的电压电平高于连接到字线WL的存储器单元晶体管的阈值电压，则可在封盖图案CAP与源极接触线SCL之间的沟道图案CH中沿着第一电流流动路径形成沟道，并且位线的预充电电平可通过电连接到源极接触线SCL的接地放电。
在半导体器件的擦除操作期间，可在连接到位线(未示出)的封盖图案CAP与阱掺杂结构WD之间的沟道图案CH中形成第二电流流动路径。为了擦除操作，擦除电压可被施加到阱掺杂结构WD。空穴可通过施加到阱掺杂结构WD的擦除电压沿着第二电流流动路径注入到沟道图案CH中。
以下，更详细地描述连接到沟道图案CH的源极接触线SCL和阱沟道接触结构WCC。
侧壁绝缘层SWI可被设置在第一水平部HR1的突出部PP以及延伸以覆盖突出部PP的多层存储器图案ML的端部上。侧壁绝缘层SWI在第一方向I上延伸以覆盖层叠结构GST1和GST2中的每一个的侧壁。
源极接触线SCL可形成在侧壁绝缘层SWI上以填充狭缝SI。源极接触线SCL可延伸以比侧壁绝缘层SWI更朝着阱掺杂结构WD突出，并且源极接触线SCL可与第一水平部HR1的侧壁接触。源极接触线SCL可延伸直至设置在第一水平部HR1与第二水平部HR2之间的间隙填充绝缘层FI的内部。具体地，源极接触线SCL与第一水平部HR1的突出部PP的侧壁接触。
源极接触线SCL可如狭缝SI一样在第三方向III上延伸。源极接触线SCL可包括掺杂硅层SS、金属硅化物层SC和金属层MS。掺杂硅层SS可包括第二导电类型掺杂剂。第二导电类型掺杂剂可以是n型掺杂剂。金属硅化物层SC被设置在掺杂硅层SS上，并且金属层MS被设置在金属硅化物层SC上。金属硅化物层SC和金属层MS与掺杂硅层SS相比具有低电阻，并且可降低源极接触线SCL的电阻。金属硅化物层SC可包括硅化钨、硅化镍等。金属层MS可包括钨等。源极接触线SCL还可包括阻挡金属层BM。阻挡金属层BM沿着金属层MS与侧壁绝缘层SWI之间的界面以及金属硅化物层SC与金属层MS之间的界面延伸。阻挡金属层BM防止金属扩散，并且可包括氮化钛层、氮化钨层、氮化钽层等。
源极接触线SCL的掺杂硅层SS与突出部PP接触。掺杂硅层SS中的第二导电类型掺杂剂可扩散到突出部PP以及与突出部PP相邻的第一水平部HR1中以在沟道图案CH中限定源结JN。设置在源结JN与源极选择线SSL之间的多层存储器图案ML可用作栅极绝缘层。
阱沟道接触结构WCC通过在源极接触线SCL下方穿透间隙填充绝缘图案FI和第二水平部HR2来与阱掺杂结构WD接触。阱沟道接触结构WCC与第二水平部HR2的侧壁接触并被源极接触线SCL交叠。阱沟道接触结构WCC可与源极接触线SCL平行在第三方向III上延伸。阱沟道接触结构WCC可由硅层形成。从阱掺杂结构WD扩散的第一导电类型掺杂剂可分散在阱沟道接触结构WCC中。
阱源极间绝缘层WSI可被设置在源极接触线SCL与阱沟道接触结构WCC之间。阱源极间绝缘层WSI可允许源极接触线SCL和阱沟道接触结构WCC在结构上彼此隔离。因此，在编程操作和读操作中可控制电流的流动面向源极接触线SCL，在擦除操作中可通过阱掺杂结构WD朝着沟道图案CH供应空穴。因此，在本公开的实施方式中，半导体器件的操作特性可改进。阱源极间绝缘层WSI可由氧化物层形成。例如，阱源极间绝缘层WSI可通过将阱沟道接触结构WCC的一部分氧化来形成。
根据本公开的实施方式的半导体器件还可包括第二阻挡绝缘层BI2。第二阻挡绝缘层BI2可沿着层间绝缘层ILD1和ILD2与栅极CP1和CP2之间的界面、层间绝缘层ILD1和ILD2与侧壁绝缘层SWI之间的界面、第一导电图案CP1与多层存储器图案ML之间的界面、垂直沟道VCH与栅极CP1和CP2之间的界面以及蚀刻停止图案ES与侧壁绝缘层SW1之间的界面延伸。第二阻挡绝缘层BI2可按照允许栅极CP1和CP2的面向源极接触线SCL和侧壁绝缘层SWI的侧壁通过其敞开的形状形成。换言之，第二阻挡绝缘层BI2可不覆盖栅极CP1和CP2的面向源极接触线SCL和侧壁绝缘层SWI的侧壁。
保护层PA可保留在第二水平部HR2与阱掺杂结构WD之间。保护层PA可以是氧化物层。
由于制造工艺的特征，参照图2A和图2B所描述的蚀刻停止图案ES保留在栅极CP1和CP2之间。对于一些实施方式，可利用蚀刻停止图案ES设置的位置来精确地控制狭缝SI形成的深度。
根据参照图2A和图2B所描述的本公开的实施方式，源极选择晶体管被限定在源极选择线SSL与垂直沟道VCH的交叉部分处，存储器单元晶体管被限定在字线WL与垂直沟道VCH的交叉部分处，漏极选择晶体管被限定在漏极选择线DSL与垂直沟道VCH的交叉部分处。源极选择晶体管、存储器单元晶体管和漏极选择晶体管通过垂直沟道VCH串联连接以形成具有三维结构的存储器串。
根据参照图2A和图2B所描述的本公开的实施方式，沟道图案CH与源极接触线SCL之间的界面可没有任何弯曲地形成，并且沟道图案CH与阱沟道接触结构WCC之间的界面可没有任何弯曲地形成。因此，可防止由于弯曲而减小沟道电流的现象。
图3示出图2A和图2B中的每一个中所示的区域A的放大图。
参照图3，多层存储器图案ML可包括层叠在沟道图案CH的外壁上的隧道绝缘层TI、数据存储层DL和第一阻挡绝缘层BI1。
隧道绝缘层TI可由电荷可隧穿的绝缘层形成。例如，隧道绝缘层TI可由氧化硅层形成。
数据存储层DL可存储使用由字线WL与垂直沟道VCH(示出于图2A和图2B中)之间的电压差导致的福勒-诺德海姆(Fowler-Nordheim)隧穿来改变的数据。为此，数据存储层DL可由各种材料形成。例如，数据存储层DL可由可捕获电荷的氮化物层形成。另外，数据存储层DL可按照各种方式来存储数据，并且数据存储层DL可包括硅、相变材料、纳米点等。
第一阻挡绝缘层BI1可包括能够阻挡电荷的氧化物层。
沿着包括第二导电图案CP2的各个栅极的表面沿着第二导电图案CP2延伸的第二阻挡绝缘层BI2可由介电常数高于第一阻挡绝缘层BI1的介电常数的绝缘材料形成。例如，第二阻挡绝缘层BI2可由氧化铝层形成。尽管图中未示出，还可在各个栅极与第二阻挡绝缘层BI2之间的界面处形成用于防止各个栅极与第二阻挡绝缘层BI2彼此直接接触的阻挡层。阻挡层可包括氮化钛层、氮化钨层、氮化钽层等。
封盖图案CAP和间隙填充绝缘图案FI被沟道图案CH包围。
图4A和图4B示出了图示支撑体和垂直沟道的布局的平面图。图4A示出了图2A或图2B所示的半导体器件的平面图。图4B示出了支撑体和垂直沟道的布局的改型。
参照图4A和图4B，各个垂直沟道VCH被多层存储器图案ML包围，并且可被形成为包围封盖图案CAP。
穿透栅极层叠结构GST1和GST2中的每一个的垂直沟道VCH可被划分成隔着漏极隔离绝缘层DS设置的第一组GR1和第二组GR2。为了改进存储器串的布置密度，第一组GR1的垂直沟道VCH和第二组GR2的垂直沟道VCH可按照锯齿形图案布置。
栅极层叠结构GST1和GST2可在第二方向II上隔着源极接触线SCL彼此相邻设置，并且可通过侧壁绝缘层SWI与源极接触线SCL绝缘。第二阻挡绝缘层BI2可保留在栅极层叠结构GST1和GST2中的每一个与侧壁绝缘层SWI之间。
如参照图2A和图2B所述，支撑体IP被设置在栅极层叠结构GST1和GST2下方。由于在图4A和图4B中从上面看时，支撑体IP被栅极层叠结构GST1和GST2覆盖，所以支撑体IP以虚线表示。如图4A所示，支撑体IP可被设置在垂直沟道VCH之间以不与垂直沟道VCH交叠。另选地，如图4B所示，支撑体IP可与各个垂直沟道VCH的一部分交叠。
参照图4A和图4B，支撑体IP可被设置在相邻的垂直沟道VCH之间。支撑体IP可按照锯齿形图案布置。支撑体IP的布局不限于图4A和图4B所示的示例，在其它实施方式中支撑体IP可具有不同的布置方式。
参照图4A，各个垂直沟道VCH可连接到对应的位线BL。位线BL的布局不限于图4A所示的示例。在其它实施方式中可实现位线BL的不同布局。位线BL可被设置在封盖图案CAP上方。一个位线BL可共同连接到第一组GR1的一个垂直沟道VCH和第二组GR2的一个垂直沟道VCH。
垂直沟道VCH可沿着与位线BL交叉的方向成排布置，以限定沟道列。由穿透栅极层叠结构GST1和GST2中的每一个的第一组GR1的垂直沟道VCH限定的沟道列的数量以及由穿透栅极层叠结构GST1和GST2中的每一个的第二组GR2的垂直沟道VCH限定的沟道列的数量可不同地设计。例如，如图4A所示，由第一组GR1的垂直沟道VCH限定的沟道列可配置有第一列和第二列，并且由第二组GR2的垂直沟道VCH限定的沟道列可配置有第一列和第二列。
参照图4B，由第一组GR1的垂直沟道VCH限定的沟道列可配置有第一列至第四列，并且由第二组GR2的垂直沟道VCH限定的沟道列可配置有第一列至第四列。另外，由第一组GR1的垂直沟道VCH限定的沟道列以及由第二组GR2的垂直沟道VCH限定的沟道列可配置有多列(即，四列或更多列)。
在图4B中，为了描述方便，没有示出位线的布局。然而，如针对图4A所述，位线可连接到封盖图案CAP。在一些情况下，还可在位线与对应封盖图案CAP之间设置位线接触结构(未示出)。
漏极隔离绝缘层DS可与虚拟插塞DP交叠。虚拟插塞DP可布置在沿着漏极隔离绝缘层DS延伸的线上。可使用用于形成垂直沟道VCH的工艺来形成虚拟插塞DP。
图5A和图5B示出了图示根据本公开的实施方式的半导体器件的区域的结构的截面图。对于一些实施方式，图5A和图5B示出了沿着第三方向III截取的图1所示的区域CAR、CTR和RAR的截面图。为了描述方便，图5A和图5B仅示出区域CAR、CTR和RAR的部分结构。图5A所示的单元阵列区域CAR的结构对应于图2A所示的单元阵列区域，图5B所示的单元阵列区域CAR的结构对应于图2B所示的单元阵列区域。
参照图5A和图5B，单元阵列区域CAR中的阱掺杂结构WD、管沟道PCH、多层存储器图案ML和保护层PA朝着接触区域CTR延伸。下绝缘层LIL被设置在电阻元件区域RAR中与单元阵列区域CAR和接触区域CTR中的阱掺杂结构WD、管沟道PCH、多层存储器图案ML和保护层PA相同的层中。阱掺杂结构WD和管沟道PCH可通过下绝缘层LIL与电阻元件区域RAR隔离。尽管图中未示出，阱掺杂结构WD和下绝缘层LIL可形成在包括构成外围电路的驱动晶体管的基板(未示出)上。
单元阵列区域CAR中的栅极CP1和CP2和层间绝缘层ILD1和ILD2可延伸到接触区域CTR。栅极CP1和CP2在形成台阶结构的同时在接触区域CTR中层叠。
在接触区域CTR中通过台阶结构暴露的栅极CP1和CP2可被平坦化绝缘层UIL覆盖。平坦化绝缘层UIL可被设置在接触区域CTR中的栅极接触插塞GCT穿透。栅极接触插塞GCT可与栅极CP1和CP2接触并且可沿着第一方向I延伸以穿透至少一个层间绝缘层ILD1或ILD2和平坦化绝缘层UIL。
设置在电阻元件区域RAR中的电阻器图案RS被设置在与隔离层ISO和蚀刻停止图案ES相同的层中。为了实现工艺的简化，电阻器图案RS和蚀刻停止图案ES可通过对第一导电层进行构图来形成。第一导电层可以是多晶硅层。电阻器图案RS可被形成为具有与蚀刻停止图案ES相等的厚度。结果，电阻器图案RS可被形成为在第一方向I上比栅极CP1和CP2中的每一个厚。
虚拟层叠结构DMST可保留在电阻元件区域RAR中。虚拟层叠结构DMST与电阻器图案RS交叠。虚拟层叠结构DMST可包括设置在与层间绝缘层ILD1和ILD2相同的层中的虚拟绝缘层DILD1和DILD2，并且包括设置在与栅极CP1和CP2相同的层中的牺牲绝缘层SC1和SC2。
虚拟绝缘层DILD1和DILD2和层间绝缘层ILD1和ILD2可由相同的材料形成。
牺牲绝缘层SC1和SC2是在制造半导体层的工艺之后保留的材料层，并且牺牲绝缘层SC1和SC2可以是氮化物层。牺牲绝缘层SC1和SC2可被划分成第一牺牲绝缘层SC1和第二牺牲绝缘层SC2。第一牺牲绝缘层SC1被设置在电阻器图案RS下方并且被设置在与第一导电图案CP1相同的层中。第二牺牲绝缘层SC2被设置在电阻器图案RS上方并且被设置在与第二导电图案CP2相同的层中。
电阻器图案RS和虚拟层叠结构DMST可被设置在电阻元件区域RAR中的下绝缘层LIL上。根据上述结构，电阻器图案RS被设置在第一方向I上彼此相邻的第一牺牲绝缘层SC1与第二牺牲绝缘层SC2之间。电阻器图案RS可保持比第一牺牲绝缘层SC1和第二牺牲绝缘层SC2中的每一个厚。
图6示出了示意性地图示根据本公开的多个实施方式的半导体器件的制造方法的流程图。
参照图6，半导体器件的制造方法可包括操作ST1至ST23。对于一些实施方式，可在执行操作ST1之前在基板上形成构成用于驱动半导体器件的驱动电路的驱动晶体管。在这种情况下，可在包括驱动晶体管的基板上执行操作ST1。对于一些实施方式，可形成包括栅极接触插塞的接触插塞并且可在执行操作ST23之后形成包括位线的信号线。
操作ST1包括形成包括阱掺杂结构、牺牲结构和下绝缘层的下侧结构。对于一些实施方式，阱掺杂结构和牺牲结构被设置在图1所示的第一区域AR1中，并且下绝缘层被设置在图1所示的第二区域AR2中与阱掺杂结构和牺牲结构相同的层中。
操作ST3包括形成第一层叠结构。对于一些实施方式，第一层叠结构完全形成在图1所示的第一区域AR1和第二区域AR2中。
操作ST5包括形成第一导电层。对于一些实施方式，第一导电层完全形成在图1所示的第一区域AR1和第二区域AR2中。
操作ST7包括通过对第一导电层进行构图来形成设置在图1所示的第一区域AR1中的蚀刻停止图案以及设置在图1所示的第二区域AR2中的电阻器图案。
操作ST9包括形成第二层叠结构。对于一些实施方式，第二层叠结构完全形成在图1所示的第一区域AR1和第二区域AR2中。
操作ST11包括形成漏极隔离绝缘层。漏极隔离绝缘层可被形成为穿透设置在图1所示的第一区域AR1中的第二层叠结构的一部分。
操作ST13包括将第一层叠结构和第二层叠结构中的每一个隔离成单元层叠结构和虚拟层叠结构。单元结构保留在图1所示的第一区域AR1中，并且虚拟层叠结构保留在图1所示的第二区域AR2中。单元层叠结构可从图1所示的单元阵列区域CAR延伸到图1所示的接触区域CTR，并且在接触区域CTR中按照台阶结构构图。
操作ST15包括在单元层叠结构中形成被多层存储器层包围的沟道层。
操作ST17包括形成穿透单元层叠结构的狭缝。狭缝可从图1所示的单元阵列区域CAR延伸到图1所示的接触区域CTR。
操作ST19包括利用导电图案取代单元层叠结构的第一牺牲层和第二牺牲层。此时，虚拟层叠结构的第一牺牲层和第二牺牲层保留而未被导电图案取代。
操作ST21包括形成将阱掺杂结构连接到沟道层的阱沟道接触结构。
操作ST23包括形成连接到沟道层的源极接触线。
以下，参照图7A至图7G、图8A至图8D、图9A至图9D、图10A至图10C和图11A至图11F详细描述根据本公开的实施方式的半导体器件的制造方法。图7A至图7G、图8A至图8D、图9A至图9D、图10A至图10C和图11A至图11F所示的单元阵列区域CAR、电阻元件区域RAR和接触区域CTR与针对图1所描述的相同，因此，这里省略区域CAR、RAR和CTR的描述。
图7A至图7G、图8A至图8D、图9A至图9D、图10A至图10C和图11A至图11F示出图2A和图5A所示的半导体器件的制造方法的实施方式。
图7A至图7G示出了图示图6中所指示的操作ST1至ST13的截面图。
参照图7A，操作ST1可包括：依次层叠第一半导体层101和第二半导体层103；在第二半导体层103上形成保护层107；在保护层107上形成第一管牺牲层109；形成从第一管牺牲层109穿透第二半导体层103的支撑体111；去除电阻元件区域RAR中的第一管牺牲层109、第二半导体层103、保护层107和第一半导体层101；以及形成下绝缘层113。
第一半导体层101可通过沉积包括第一导电类型掺杂剂的掺杂硅层来形成。形成第二半导体层103可包括形成未掺杂硅层并执行热处理工艺，使得第一半导体层101中的第一导电类型掺杂剂可扩散到未掺杂硅层中。因此，第一半导体层101和第二半导体层130中的每一个可包括第一导电类型掺杂剂。第一导电类型掺杂剂可按照比第一半导体层101的浓度低的浓度分散在第二半导体层103中。第一导电类型掺杂剂可随着远离第一半导体层101而浓度逐渐减小来分散。包括第一导电类型掺杂剂的第一半导体层101和第二半导体层103在电阻元件区域RAR中被去除，并且从单元阵列区域CAR延伸到接触区域CTR以作为阱掺杂结构105保留。对于一些实施方式，第一导电类型掺杂剂是p型掺杂剂。
保护层107由蚀刻速率与第一管牺牲层109的蚀刻速率不同的材料形成，以在去除第一管牺牲层109的后续蚀刻工艺期间保护阱掺杂结构105。例如，保护层107可由氧化物层形成。
第一管牺牲层109可由不同于保护层107的材料形成。例如，第一管牺牲层109可由包括n型掺杂剂的掺杂硅层形成。
支撑体111可如针对图4A和图4B所述形成为多个，并且可按照各种形状设置以支撑在后续工艺中形成的第一层叠结构和第二层叠结构。例如，支撑体111可如图4A和图4B所示形成为椭圆形，或者可形成为沿着一个方向延伸的线形。支撑体111可由氧化物层形成。形成支撑体111可包括形成从第一管牺牲层109延伸以穿透阱掺杂结构105的下孔并且利用氧化物层填充下孔。支撑体111可被设置在单元阵列区域CAR中。
下绝缘层113可与支撑体111同时形成，或者下绝缘层113可使用与用于形成支撑体111的掩模工艺相区分的单独的掩模工艺来形成。下绝缘层113是取代电阻元件区域RAR中的第一管牺牲层109、保护层107、第二半导体层103和第一半导体层101的图案。更具体地，形成下绝缘层113的操作可包括去除电阻元件区域RAR中的第一管牺牲层109、保护层107、第二半导体层103和第一半导体层101并且在电阻元件区域RAR中沉积氧化物层。下绝缘层113可完全设置在包括电阻元件区域RAR的第二区域(图1的AR2)中。下绝缘层113与第一管牺牲层109之间的边界以及下绝缘层113与阱掺杂结构105之间的边界可被设置在第一区域(图1的AR1)与第二区域(图1的AR2)之间的边界处。下绝缘层113和支撑体111的顶表面可被平坦化，使得第一管牺牲层109的顶表面暴露。
参照图7B，操作ST1还可包括通过从第一管牺牲层109的顶表面将第一管牺牲层109蚀刻至部分厚度来形成沟槽T1。当第一管牺牲层109被蚀刻时，支撑体111和下绝缘层113可保留以使得它们在第一方向I上从第一管牺牲层109突出。
参照图7C，操作ST1还可包括利用第二管牺牲层115填充上述沟槽T1。第二管牺牲层115可由蚀刻速率与后续工艺中要形成的第一层叠结构和第二层叠结构的材料层或者与第一管牺牲层109相比具有较大差异的材料层形成。例如，第二管牺牲层115可由氮化钛层形成。第二管牺牲层115的表面可被平坦化，使得支撑体111和下绝缘层113的顶表面暴露。
第一管牺牲层109和第二管牺牲层115形成确保要设置管沟道的空间的牺牲结构SA。下绝缘层113可包括与阱掺杂结构105和牺牲结构SA的侧壁形成公共表面的侧壁。
包括牺牲结构SA、阱掺杂结构105、支撑体111和下绝缘层113的下侧结构LS可被划分成第一区域AR1和第二区域AR2。下侧结构LS的第一区域AR1是层叠有被支撑体111穿透的阱掺杂结构105和牺牲结构SA的区域。下侧结构LS的第二区域AR2是设置有下绝缘层113的区域。牺牲结构SA形成为具有不同蚀刻速率的第一管牺牲层109和第二管牺牲层115的层叠结构。因此，第二管牺牲层115的厚度可减小。
参照图7D，通过操作ST3形成的第一层叠结构SS1在下侧结构LS的第一区域AR1和第二区域AR2上方延伸以与图7C中所描述的下侧结构LS的第一区域AR1和第二区域AR2交叠。即，第一层叠结构SS1延伸以覆盖下侧结构LS的第一区域AR1和下侧结构LS的第二区域AR2。
第一层叠结构SS1包括第一牺牲层121以及层叠在第一牺牲层121上的第一层间绝缘层123。第一牺牲层121可由选自蚀刻速率不同于第一层间绝缘层123的蚀刻速率的材料的材料形成。例如，第一层间绝缘层123可包括氧化硅层，第一牺牲层121可包括氮化物层。
在操作ST5中形成的第一导电层125形成在第一层叠结构SS1上。第一导电层125在下侧结构LS的第一区域AR1和第二区域AR2上方延伸以与图7C中所描述的下侧结构LS的第一区域AR1和第二区域AR2交叠。即，第一导电层125延伸以隔着第一层叠结构SS1覆盖下侧结构LS的第一区域AR1和第二区域AR2。在执行用于形成狭缝的后续工艺的同时，第一导电层125可在单元阵列区域CAR中用作蚀刻停止层。第一导电层125可在电阻元件区域RAR中用作电阻器图案。为此，第一导电层125可由掺杂有n型掺杂剂的掺杂多晶硅层形成。
参照图7E，在操作ST7中蚀刻第一导电层125。因此，第一导电层125在单元阵列区域CAR中作为蚀刻停止图案125ES保留，在电阻元件区域RAR中作为电阻器图案125RS保留。电阻器图案125RS与蚀刻停止图案125ES隔离。
蚀刻停止图案125ES可与阱掺杂结构105交叠，并且可通过考虑要设置孔的区域和要设置狭缝的区域来构图。要设置孔的区域是沟道层的一部分被填充的区域，蚀刻停止图案125ES被形成为不与要设置孔的区域交叠。蚀刻停止图案125ES可保留在要设置狭缝的区域中。电阻器图案125RS不与阱掺杂结构105交叠，但与下绝缘层113交叠。
蚀刻停止图案125ES和电阻器图案125RS使用一个光致抗蚀工艺来形成。因此，在本公开的实施方式中，半导体器件的制造工艺可简化。
参照图7F，操作ST7还可包括利用隔离绝缘层127填充第一导电层125被蚀刻的区域。电阻器图案125RS可通过隔离绝缘层127与蚀刻停止图案125ES电绝缘。隔离绝缘层127的表面可被平坦化以使得蚀刻停止图案125ES和电阻器图案125RS的顶表面暴露。
随后，执行操作ST9。形成沿着蚀刻停止图案125ES、隔离绝缘层127和电阻器图案125RS的顶表面延伸的第二层叠结构SS2。即，第二层叠结构SS2在包括单元阵列区域CAR和接触区域CTR的第一区域AR1上方延伸，并且在包括电阻元件区域RAR的第二区域AR2上方延伸。
操作ST9可包括交替地层叠第二层间绝缘层131和第二牺牲层133。第二层间绝缘层131可由与第一层间绝缘层123相同的材料形成，并且第二牺牲层133可由与第一牺牲层121相同的材料形成。第二层间绝缘层131可包括氧化硅层。第二牺牲层133可包括氮化物层。
在形成第二层叠结构SS2之后，可在操作ST11期间形成漏极隔离绝缘层135。操作ST11可包括形成漏极隔离狭缝，使得第二层叠结构SS2的至少一个第二牺牲层133被穿透，并且利用漏极隔离绝缘层135填充漏极隔离狭缝。漏极隔离绝缘层135被形成为隔离漏极选择线。漏极隔离绝缘层135形成的深度可根据设计而变化。在一些情况下，漏极隔离狭缝和漏极隔离绝缘层135可被省略。
参照图7G，对于操作ST13，可蚀刻第一层叠结构SS1和第二层叠结构SS2。此时，第一层叠结构SS1和第二层叠结构SS2中的每一个可被划分成与阱掺杂结构105交叠的单元层叠结构CST以及与下绝缘层113交叠的虚拟层叠结构DMST。
单元层叠结构CST的端部可被设置在接触区域CTR中，并且可具有台阶结构。形成台阶结构可包括形成光致抗蚀剂图案(未示出)并且使用光致抗蚀剂图案作为蚀刻阻挡物通过蚀刻工艺来蚀刻第一层叠结构SS1和第二层叠结构SS2。可通过重复地减小光致抗蚀剂图案的尺寸并使用光致抗蚀剂图案蚀刻第一层叠结构SS1和第二层叠结构SS2来形成台阶结构。
在划分单元层叠结构CST和虚拟层叠结构DMST之后，可形成平坦化绝缘层137以覆盖形成在单元层叠结构CST的端部的台阶结构。对于实施方式，单元层叠结构CST与阱掺杂结构105交叠，并且虚拟层叠结构DMST不与阱掺杂结构105交叠。
图8A至图8D是示出图6所示的步骤ST15的截面图。
参照图8A，操作ST15可包括通过穿透被构图为单元层叠结构CST的第二层叠结构SS2和第一层叠结构SS1来形成暴露牺牲结构SA的第二管牺牲层115的孔141。孔141不穿透设置有蚀刻停止图案125ES的区域，但是可穿透隔离绝缘层127。
当第二管牺牲层115由包括诸如氮化钛层(TiN)的金属的材料形成时，与第二管牺牲层115相比，易于选择性地去除构成第一层叠结构SS1和第二层叠结构SS2的材料层。因此，可广泛地确保各个孔141的底表面的宽度。
参照图8B，操作ST15可包括选择性地去除通过孔141暴露的图8A的第二管牺牲层115的步骤。因此，第一管牺牲层109暴露。可执行湿法蚀刻工艺以去除第二管牺牲层115。
参照图8C，操作ST15可包括通过孔141选择性地去除图8B的第一管牺牲层109。为此，可执行干法蚀刻工艺。此时，阱掺杂结构105可由保护层107保护。
连接到孔141的水平空间143可通过图8B和图8C中所描述的工艺而敞开。水平空间143被限定在由保护层107保护的阱掺杂结构105与第一层叠结构SS1之间。支撑体111的侧壁可通过水平空间143暴露。
水平空间143由支撑体111支撑，使得可维持水平空间143的间隙。
参照图8D，操作ST15可包括形成沿着孔141的表面、水平空间143的表面和支撑体111的侧壁延伸的多层存储器层145。形成多层存储器层145的操作可包括形成第一阻挡绝缘层，在第一阻挡绝缘层上形成数据存储层，并且在数据存储层上形成隧道绝缘层。第一阻挡绝缘层、数据存储层和隧道绝缘层中的每一个的结构和材料与针对图3所描述的相同。
操作ST15可包括在多层存储器层145的表面上形成沟道层147。沟道层147可沿着孔141的表面、水平空间143的表面和支撑体111的侧壁延伸，并且被多层存储器层145包围。
沟道层147可由半导体层形成。例如，沟道层147可通过沉积硅层来形成。沟道层147可被形成为没有任何边界表面的一体的层。
操作ST15还可包括形成从孔141的内部延伸到水平空间143的内部的间隙填充绝缘层149。间隙填充绝缘层149被沟道层147包围。形成间隙填充绝缘层149的操作可包括利用具有流动性的材料层填充孔141和水平空间143，并且使具有流动性的材料层固化。例如，聚硅氧烷(PSZ)可用作具有流动性的材料层。
还可执行使间隙填充绝缘层149的一部分凹陷的操作，使得间隙填充绝缘层149的高度低于沟道层147的高度。因此，形成被沟道层147包围并且高度低于沟道层147的高度的间隙填充绝缘层149。间隙填充绝缘层149上暴露的沟道层147的中心区域可利用封盖图案151填充。封盖图案151可由包括第二导电类型掺杂剂的掺杂硅层形成。
通过上述工艺形成的多层存储器层145、沟道层147和间隙填充绝缘层149从第二层叠结构SS2穿透第一层叠结构SS1。多层存储器层145、沟道层147和间隙填充绝缘层149可通过从第二层叠结构SS2穿透第一层叠结构SS1而沿着第一层叠结构SS1的下表面、支撑体111的侧壁和阱掺杂结构105的顶表面延伸。
图9A至图9D示出了图示图6中所指示的操作ST17的截面图。
参照图9A，操作ST17可包括通过蚀刻构成单元层叠结构CST的第二层叠结构SS2来形成第一贯穿部153A。第一贯穿部153A是狭缝的一部分，并且利用构成第二层叠结构SS2和蚀刻停止图案125ES的材料层之间的蚀刻速率差异来形成。第一贯穿部153与蚀刻停止图案125ES交叠。蚀刻停止图案125ES在形成第一贯穿部153A时用作蚀刻停止层。
蚀刻停止图案125ES被形成为足够厚以用作蚀刻停止层。因此，尽管蚀刻停止图案125ES的一部分损失为用于蚀刻第二层叠结构SS2的蚀刻材料，但是蚀刻停止图案125ES未被第一贯穿部153A完全穿透。
参照图9B，操作ST17可包括通过蚀刻蚀刻停止图案125ES来形成第二贯穿部153B。第二贯穿部153B连接到第一贯穿部153A并且是狭缝的一部分。第二贯穿部153B暴露构成单元层叠结构CST的第一层叠结构SS1的第一层间绝缘层123。蚀刻停止图案125ES可被第二贯穿部153B划分成第一图案P1和第二图案P2。在形成第二贯穿部153B的同时，利用构成第一层叠结构SS1和蚀刻停止图案125ES的材料层之间的蚀刻速率差异，第一层叠结构SS1的材料层可用作蚀刻停止层。
参照图9C，操作ST17还可包括通过将通过第二贯穿部153B暴露的第一图案P1和第二图案P2中的每一个的侧壁氧化来形成氧化区域155。
操作ST17可包括通过蚀刻构成单元层叠结构CST的第一层叠结构SS1的第一层间绝缘层123来形成第三贯穿部153C。第三贯穿部153C是狭缝的一部分。第三贯穿部153C连接到第二贯穿部153B并且暴露第一层叠结构SS1的第一牺牲层121。
在形成第三贯穿部153C的同时，利用第一层叠结构SS1的第一层间绝缘层123和第一牺牲层121之间的蚀刻速率差异，第一牺牲层121可用作蚀刻停止层。
参照图9D，操作ST17可包括通过蚀刻构成单元层叠结构CST的第一层叠结构SS1的第一牺牲层121来形成第四贯穿部153D的步骤。第四贯穿部153D是狭缝的一部分。第四贯穿部153D连接到第三贯穿部153C并且暴露多层存储器层145。
在图9A至图9D中，第一贯穿部153A至第四贯穿部153D彼此连接，在针对图2A所描述的第三方向III上延伸，并且构成狭缝SI。根据本公开的实施方式，蚀刻停止图案125ES被设置在第一层叠结构SS1与第二层叠结构SS2之间。因此，用于形成狭缝SI的蚀刻工艺被划分成使用蚀刻停止图案125ES作为蚀刻停止层的蚀刻操作以及使用第一层叠结构SS1的各个材料层作为蚀刻停止层的蚀刻操作，以使得对于实施方式，蚀刻操作可依次执行。结果，可通过简化的工艺精确地控制狭缝SI的深度。
图10A至图10C是示出图6所示的步骤ST19的截面图。
参照图10A，操作ST19可包括通过经由狭缝SI去除第一牺牲层121和第二牺牲层133来使栅极区域157敞开。栅极区域157由单元层叠结构CST的第一牺牲层121和第二牺牲层133被去除的区域限定。栅极区域157可被限定在第一方向I上彼此相邻的多层存储器层145与第一层间绝缘层123之间或者在第一方向I上彼此相邻的第二层间绝缘层131之间。
由于电阻元件区域RAR中的虚拟层叠结构DMST的第一牺牲层121和第二牺牲层133未通过狭缝SI暴露，所以虚拟层叠结构DMST的第一牺牲层121和第二牺牲层133未被去除，因此保留。即，尽管单元阵列区域CAR中的栅极区域157通过狭缝SI而敞开，虚拟层叠结构DMST的第一牺牲层121和第二牺牲层133可保持在与电阻器图案125RS交叠的状态。
参照图10B，操作ST19可包括形成沿着栅极区域157的表面和狭缝SI的表面延伸的第二阻挡绝缘层159。
第二阻挡绝缘层159可由具有高介电常数的绝缘层形成。更具体地，第二阻挡绝缘层159可包括氧化铝层。氧化铝层可在非晶态下沉积，然后通过热处理工艺结晶。
参照图10C，操作ST19可包括在第二阻挡绝缘层159上形成填充各个栅极区域157的导电图案161。导电图案161对应于针对图2A和图5A所描述的栅极CP1和CP2。
形成导电图案161可包括通过狭缝SI形成第二导电层以填充栅极区域157并且通过执行蚀刻工艺使得狭缝SI中的第二导电层被去除来将第二导电层划分成多个导电图案161。第二导电层可包括低电阻金属以形成低电阻线。例如，第二导电层可由钨层形成。因此，形成包括单元阵列区域CAR中的导电图案161的栅极层叠结构GST。栅极层叠结构GST对应于图2A所示的栅极层叠结构GST1和GST2。
对于操作ST19，在形成栅极层叠结构GST并且利用导电图案161取代单元层叠结构的第一牺牲层和第二牺牲层的同时，虚拟层叠结构DMST的第一牺牲层121和第二牺牲层133不被导电图案161取代，而是保留。
图11A至图11F示出了图示图6中所指示的操作ST21和ST23的截面图。
参照图11A，操作ST21可包括在狭缝SI的侧壁上形成侧壁绝缘层163。形成侧壁绝缘层163可包括沿着狭缝SI的表面和第二阻挡绝缘层159的表面沉积绝缘层，使得狭缝SI的中心区域敞开，并且通过回蚀工艺来蚀刻绝缘层。
操作ST21可包括通过经由狭缝SI的中心区域蚀刻通过侧壁绝缘层163暴露的第二阻挡绝缘层159、多层存储器层145和沟道层147来形成第一切割区域165。沟道层147的第一水平部HR1可被第一切割区域165穿透。沟道层147的第一水平部HR1是与栅极层叠结构GST相邻设置并与栅极层叠结构GST的底表面平行延伸的部分。间隙填充绝缘层149通过第一切割区域165暴露。第一切割区域165的深度被控制以不穿透间隙填充绝缘层149。类似于狭缝SI，第一切割区域165沿着第三方向延伸。
参照图11B，操作ST21可包括在侧壁绝缘层163上形成沟道保护层167以覆盖第一切割区域165的侧壁。沟道保护层167在侧壁绝缘层161上延伸并在第一切割区域165的侧壁上延伸。形成沟道保护层167可包括沉积氮化物层并且通过回蚀工艺来蚀刻氮化物层，使得间隙填充绝缘层149通过狭缝SI和第一切割区域165暴露。除了氮化物层之外，沟道保护层167可由蚀刻速率不同于氧化物层的蚀刻速率的材料层形成。
操作ST21可包括通过蚀刻与第一切割区域165交叠的间隙填充绝缘层、沟道层的第二水平部HR2、多层存储器层和保护层107来形成暴露阱掺杂结构105的第二切割区域169。第二切割区域169连接到第一切割区域165。类似于狭缝SI，第二切割区域169沿着第三方向延伸。沟道层的第二水平部HR2是与阱掺杂结构105相邻设置并与阱掺杂结构105的顶表面平行延伸的部分。第二切割区域169可延伸到阱掺杂结构105的内部。
通过第一切割区域165和第二切割区域169，多层存储器层可被划分成多层存储器图案145P，沟道层可被划分成沟道图案147P，间隙填充绝缘层可被划分成间隙填充绝缘图案149P。
参照图11C，操作ST21可包括形成将阱掺杂结构105连接到各个沟道图案147P的第二水平部HR2的阱沟道接触结构171。
形成阱沟道接触结构171的操作可使用各个沟道图案147P的阱掺杂结构105和第二水平部HR2作为种子层通过选择性生长(例如，选择性多晶生长(SPG))来执行。
阱沟道接触结构171可沿着第三方向随狭缝SI延伸。阱沟道接触结构171可形成在第二切割区域中。在阱沟道接触结构171生长的同时，各个沟道图案147P的第一水平部HR1被沟道保护层167阻挡，因此阱沟道接触结构171不从各个沟道图案147P的第一水平部HR1生长。阱掺杂结构105中的第一导电类型掺杂剂可扩散到阱沟道接触结构171中。
参照图11D，在执行操作ST23之前，可通过将阱沟道接触结构171的上部氧化来形成阱源极间绝缘层171B。阱源极间绝缘层171B下方的阱沟道接触结构171A未被氧化，而是保留。阱沟道接触结构171A将阱掺杂结构105连接到沟道图案147P的第二水平部HR2。阱源极间绝缘层171B沿着第三方向延伸以阻挡阱沟道接触结构171A。
随后，操作ST23可包括去除图11C所示的沟道保护层167。阱源极间绝缘层171B具有不同于沟道保护层167的蚀刻速率，因此，在沟道保护层167被去除的同时，阱源极间绝缘层171B的损失可最小化。当沟道保护层167被去除时，侧壁绝缘层163暴露。另外，当沟道保护层167被去除时，各个沟道图案147P的第一水平部HR1暴露。
参照图11E，操作ST23可包括在阱源极间绝缘层171B上形成包括第二导电类型掺杂剂的掺杂硅层181。掺杂硅层181与各个沟道图案147P的第一水平部HR1直接接触并延伸到侧壁绝缘层163。掺杂硅层181可被形成为具有低于狭缝SI的高度。
第二导电类型掺杂剂可具有与阱掺杂结构105中的第一导电类型掺杂剂相反的导电类型。例如，第二导电类型掺杂剂可为n型掺杂剂，第一导电类型掺杂剂可为p型掺杂剂。
掺杂硅层181可通过阱源极间绝缘层171B在结构上与阱沟道接触结构171A隔离。
参照图11F，对于操作ST23，掺杂硅层的部分上部可通过硅化工艺硅化以改变为金属硅化物181B。金属硅化物181B下方的掺杂硅层181A未被硅化，而是可保留。金属硅化物181B具有比掺杂硅层181A低的电阻，因此，源极接触线SCL的电阻可降低。
硅化工艺可包括沉积金属层的工艺以及引起金属层与掺杂硅层之间的反应的退火工艺。掺杂硅层中的第二导电类型掺杂剂可通过用于硅化工艺的退火工艺扩散到各个沟道图案147B的第一水平部HR1中。因此，可在各个沟道图案147P中形成源结JN。形成源结JN的工艺可通过与硅化工艺分离的热处理工艺来执行，而无需使用用于硅化工艺的退火工艺。
诸如镍或钨的各种金属层可用作用于硅化工艺的金属层。通过硅化工艺形成的金属硅化物181B可以是硅化镍、硅化钨等。
操作ST23还可包括在金属硅化物181B上形成金属层185。在形成金属层185之前，还可沿着侧壁绝缘层163和金属硅化物181B的表面形成阻挡金属层183。
金属层185可包括钨，阻挡金属层183可包括氮化钛层、氮化钨层、氮化钽层等。
通过上述工艺，可形成包括掺杂硅层181A、金属硅化物181B、阻挡金属层183和金属层185的源极接触线SCL。源极接触线SCL包括第二导电类型掺杂剂并且在阱沟道接触结构171A上方与各个沟道图案147P的第一水平部HR1接触。源极接触线SCL和阱沟道接触结构171A通过阱源极间绝缘层171B彼此间隔开。因此，源结JN与阱掺杂结构105之间的泄漏电流可减小。
图2B和图5B所示的半导体器件可使用针对图7A至图7G、图8A至图8D、图9A至图9D、图10A至图10C和图11A至图11F所描述的制造工艺来制造。然而，对于一些实施方式，与图7E不同，蚀刻停止图案可被构图以完全保留在单元阵列区域中。因此，与图8A不同，形成孔以穿透蚀刻停止图案(而非隔离绝缘层)。
根据本公开的上述实施方式，蚀刻停止图案被设置在栅极之间，从而可降低用于控制半导体器件的狭缝的深度的制造工艺的难度级别。
图12示出了图示根据本公开的实施方式的存储器系统1100的配置的框图。
参照图12，存储器系统1100包括存储器装置1120和存储控制器1110。
存储器装置1120可包括参照图2A、图2B、图5A和/或图5B所描述的结构。存储器装置1120可以是利用多个闪存芯片配置的多芯片封装。
存储控制器1110被配置为控制存储器装置1120并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113针对与存储器系统1100连接的主机利用数据交换协议。ECC电路1114检测并纠正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括存储用于与主机接口的代码数据等的ROM。
如上所述配置的存储器系统1100可以是存储器装置1120与控制器1110组合的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议或集成驱动电子器件(IDE)协议的各种接口协议中的一种来与外部装置(例如，主机)通信。
图13示出了图示根据本公开的实施方式的计算系统1200的配置的框图。
参照图13，计算系统1200可包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池。另外，还可包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
存储器系统1210包括存储器装置1212和存储控制器1211。对于一些实施方式，存储器装置1212和存储控制器1211分别对应于图12的存储器装置1120和存储控制器1110。
本文已公开了示例实施方式，尽管采用了特定术语，但是这些术语被使用并且将仅在一般和描述性意义上解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自本申请提交起，除非另外具体地指示，结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2017年10月12日提交于韩国知识产权局的韩国专利申请号10-2017-0132684的优先权，其完整公开通过引用并入本文。

Claims (26)

1.一种半导体器件，该半导体器件包括：
包括管沟道和垂直沟道的沟道图案，各个垂直沟道在第一方向上从所述管沟道突出；
在所述管沟道上方交替地层叠以包围所述垂直沟道的层间绝缘层和栅极，其中，所述栅极包括第一导电图案以及设置在所述第一导电图案上方的第二导电图案；以及
设置在所述第一导电图案上方和所述第二导电图案下方的蚀刻停止图案。
2.根据权利要求1所述的半导体器件，该半导体器件还包括基本上平行于所述垂直沟道的狭缝，其中，所述狭缝穿过所述第一导电图案、所述蚀刻停止图案和所述第二导电图案中的每一个。
3.根据权利要求1所述的半导体器件，其中，所述蚀刻停止图案由与形成所述栅极的材料不同的导电材料形成。
4.根据权利要求1所述的半导体器件，其中，所述蚀刻停止图案由多晶硅层形成。
5.根据权利要求1所述的半导体器件，该半导体器件还包括：
设置在所述第一导电图案上方和所述第二导电图案下方的隔离绝缘层，其中，所述隔离绝缘层包围所述垂直沟道，其中，所述隔离绝缘层将所述蚀刻停止图案划分成第一图案和第二图案，其中，所述第一图案和所述第二图案与所述第一导电图案的两端交叠并且与所述第二导电图案的两端交叠。
6.根据权利要求1所述的半导体器件，其中，所述蚀刻停止图案平行于所述栅极延伸以包围所述垂直沟道。
7.根据权利要求1所述的半导体器件，其中，所述蚀刻停止图案在所述第一方向上比各个所述栅极厚。
8.根据权利要求1所述的半导体器件，其中，所述管沟道包括：
连接到所述垂直沟道并沿着所述第一导电图案的下表面延伸的第一水平部，其中，所述第一水平部包括在第二方向上比所述栅极和所述蚀刻停止图案突出更远的突出部，其中，所述第二方向基本上垂直于所述第一方向；
在与垂直沟道相反的方向上从所述第一水平部延伸的连接部；以及
从所述连接部平行于所述第一水平部延伸的第二水平部。
9.根据权利要求8所述的半导体器件，该半导体器件还包括：
设置在所述第一水平部的所述突出部上的侧壁绝缘层，其中，所述侧壁绝缘层在所述第一方向上延伸以覆盖所述栅极、所述层间绝缘层和所述蚀刻停止图案的侧壁；
设置在所述侧壁绝缘层上的源极接触线，其中，所述源极接触线延伸以接触所述第一水平部的所述突出部；
设置在所述源极接触线下方的阱沟道接触结构，其中，所述阱沟道接触结构延伸以接触所述管沟道的所述第二水平部；
设置在所述源极接触线与所述阱沟道接触结构之间的阱源极间绝缘层；以及
设置在所述管沟道下方的阱掺杂结构，其中，所述阱掺杂结构与所述阱沟道接触结构接触。
10.根据权利要求9所述的半导体器件，其中，所述阱掺杂结构包括第一导电类型掺杂剂，并且其中，所述源极接触线包括与所述第一导电类型掺杂剂相反的第二导电类型掺杂剂。
11.根据权利要求9所述的半导体器件，该半导体器件还包括沿着所述栅极与所述层间绝缘层之间的界面、沿着所述第一水平部与所述第一导电图案之间的界面、沿着所述垂直沟道与所述栅极之间的界面并且沿着所述层间绝缘层和所述蚀刻停止图案的面向所述侧壁绝缘层的侧壁延伸的阻挡绝缘层，其中，所述栅极的面向所述侧壁绝缘层的侧壁未被所述阻挡绝缘层覆盖。
12.根据权利要求1所述的半导体器件，该半导体器件还包括：
由与所述蚀刻停止图案相同的材料形成并设置在与所述蚀刻停止图案相同的层中的电阻器图案；以及
包括设置在与所述栅极相同的层中的氮化物层并且包括设置在与所述层间绝缘层相同的层中的虚拟绝缘层的虚拟层叠结构，其中，所述虚拟层叠结构与所述电阻器图案交叠。
13.根据权利要求1所述的半导体器件，其中，所述第一导电图案包括源极选择线，并且其中，所述第二导电图案包括字线以及设置在所述字线上方的漏极选择线。
14.一种制造半导体器件的方法，该方法包括以下步骤：
形成层叠有第一牺牲层和第一层间绝缘层的第一层叠结构；
在所述第一层叠结构上形成蚀刻停止图案；
在所述蚀刻停止图案上形成第二层叠结构，其中，所述第二层叠结构包括交替地层叠的第二层间绝缘层和第二牺牲层；
形成从所述第二层叠结构穿透所述第一层叠结构的沟道层，其中，所述沟道层沿着所述第一层叠结构的下表面延伸，并且其中，所述沟道层被多层存储器层包围；
形成从所述第二层叠结构穿透所述第一层叠结构的狭缝；以及
通过所述狭缝利用导电图案取代所述第一牺牲层和所述第二牺牲层。
15.根据权利要求14所述的方法，该方法还包括以下步骤：在形成所述第一层叠结构之前形成下侧结构，其中，所述下侧结构包括层叠有阱掺杂结构和牺牲结构的第一区域以及设置有下绝缘层的第二区域，其中，所述第一层叠结构和所述第二层叠结构与所述下侧结构的所述第一区域和所述第二区域交叠。
16.根据权利要求15所述的方法，其中，形成所述蚀刻停止图案的步骤包括以下步骤：
在所述第一层叠结构上形成与所述下侧结构的所述第一区域和所述第二区域交叠的第一导电层；
蚀刻所述第一导电层以形成在所述下侧结构的所述第一区域上方的所述蚀刻停止图案以及在所述下侧结构的所述第二区域上方的电阻器图案；以及
利用隔离绝缘层填充所述第一导电层被蚀刻的区域。
17.根据权利要求15所述的方法，其中，所述狭缝穿透形成在所述下侧结构的所述第一区域上方的所述第一层叠结构和所述第二层叠结构，并且其中，所述第一牺牲层和所述第二牺牲层的设置在所述下侧结构的所述第二区域上方的部分未被所述导电图案取代，而是保留以形成虚拟层叠结构。
18.根据权利要求15所述的方法，其中，形成被所述多层存储器层包围的所述沟道层的步骤包括以下步骤：
形成穿透设置在所述下侧结构的所述第一区域上方的所述第一层叠结构、所述第二层叠结构和所述蚀刻停止图案的孔；
通过去除经由所述孔暴露的所述牺牲结构来使所述第一层叠结构与所述阱掺杂结构之间的水平空间敞开；
形成沿着所述孔的表面和所述水平空间的表面延伸的所述多层存储器层；
在所述多层存储器层的表面上形成所述沟道层；以及
通过填充所述孔和所述水平空间在所述沟道层上形成间隙填充绝缘层。
19.根据权利要求15所述的方法，该方法还包括以下步骤：
通过去除经由所述狭缝的中心区域暴露的所述沟道层的上部来形成第一切割区域；
在侧壁绝缘层上形成沟道保护层以覆盖所述第一切割区域；
在所述第一切割区域下方形成第二切割区域，其中，所述第二切割区域穿透所述沟道层的下部并暴露所述阱掺杂结构；
在所述第二切割区域中形成阱沟道接触结构，其中，所述阱沟道接触结构将所述沟道层连接到所述阱掺杂结构；
在所述阱沟道接触结构上形成阱源极间绝缘层；
去除所述沟道保护层；以及
在所述阱源极间绝缘层上形成源极接触线，其中，所述源极接触线连接到所述沟道层。
20.根据权利要求19所述的方法，其中，所述阱掺杂结构包括第一导电类型掺杂剂，并且其中，所述源极接触线包括与所述第一导电类型掺杂剂相反的第二导电类型掺杂剂。
21.根据权利要求20所述的方法，该方法还包括以下步骤：使所述第二导电类型掺杂剂扩散到所述沟道层中。
22.一种制造半导体器件的方法，该方法包括以下步骤：
形成层叠有第一牺牲层和第一层间绝缘层的第一层叠结构；
在所述第一层叠结构上形成蚀刻停止图案；
在所述蚀刻停止图案上形成第二层叠结构，其中，所述第二层叠结构包括交替地层叠的第二层间绝缘层和第二牺牲层；
形成从所述第二层叠结构穿透所述第一层叠结构的沟道层，其中，所述沟道层沿着所述第一层叠结构的下表面延伸；以及
通过穿过所述第二层叠结构蚀刻到所述蚀刻停止图案来形成狭缝以暴露所述第二牺牲层。
23.根据权利要求22所述的方法，该方法还包括以下步骤：
通过穿过所述蚀刻停止图案蚀刻到所述第一层间绝缘层来加深所述狭缝。
24.根据权利要求23所述的方法，该方法还包括以下步骤：
通过穿过所述第一层间绝缘层蚀刻到所述第一牺牲层来加深所述狭缝。
25.根据权利要求24所述的方法，该方法还包括以下步骤：
通过穿过所述第一牺牲层蚀刻到多层存储器层来加深所述狭缝，其中，所述多层存储器层包围所述沟道层。
26.根据权利要求25所述的方法，该方法还包括以下步骤：
通过所述狭缝利用导电图案取代所述第一牺牲层和所述第二牺牲层。
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