CN104520992A - 制造具有蚀刻停止的三维存储器阵列的方法 - Google Patents

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Abstract

一种三维存储器装置包括基板和半导体沟道。该半导体沟道的至少一个端部基本垂直于该基板的主表面延伸。该装置还包括至少一个电荷储存区域和多个控制栅极电极，该至少一个电荷储存区域邻近半导体沟道设置，该多个控制栅极电极具有基本平行于该基板的主表面延伸的带形状。该多个控制栅极电极包括位于第一装置级中的第一控制栅极电极和位于第二装置级中的第二控制栅极电极中的至少一个，该第二装置级位于该基板的主表面上且在该第一装置级下。该装置还包括位于该基板和该多个控制栅极电极之间的蚀刻停止层。

Description

制造具有蚀刻停止的三维存储器阵列的方法
技术领域
本申请要求于2012年8月15日提交的美国非临时申请序列号13/586,413的权益，其全部内容通过引用并入本文。
本发明大体涉及半导体装置领域，特别涉及三维垂直NAND串和其它三维装置及其制造方法。
背景技术
T.Endoh等人的标题为“Novel Ultra High Density Memory With AStacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章公开了三维垂直NAND串。然而，该NAND串只提供了每单位一位元。进一步地，NAND串的有效区域由相对困难和耗时的工艺形成，该工艺包括侧间隙壁的重复形成和基板的一部分的重复蚀刻，导致了大致圆锥形的有效区域形状。
发明内容
一实施例涉及一种包括基板和半导体沟道的三维存储器装置。该半导体沟道的至少一个端部基本垂直于该基板的主表面延伸。该装置也包括至少一个电荷储存区域和多个控制栅极电极，该至少一个电荷储存区域邻近半导体沟道设置，该多个控制栅极电极具有基本平行于该基板的主表面延伸的带形状。该多个控制栅极电极包括位于第一装置级中的第一控制栅极电极和位于第二装置级中的第二控制栅极电极中的至少一个，该第二装置级位于该基板的主表面上方且在该第一装置级下方。该装置还包括位于该基板和该多个控制栅极电极之间的蚀刻停止层。
另一个实施例涉及制造单片三维NAND串的方法。该方法包括在基板之上形成牺牲结构，在该牺牲结构之上形成蚀刻停止层和在该基板之上形成第一材料和第二材料的交替层的叠层。该第一材料包括导电或者半导体控制栅极材料并且该第二材料包括绝缘材料。该方法还包括蚀刻该叠层以形成一直到或者部分穿过该蚀刻停止层的狭长沟槽，用牺牲材料填充该狭长沟槽以及使用第一蚀刻化学物蚀刻该叠层以在该叠层中形成至少一个开口至少到该蚀刻停止层。该方法还包括使用第二蚀刻化学物进一步蚀刻该至少一个开口穿过该蚀刻停止层到该牺牲结构，该第二蚀刻化学物不同于该第一蚀刻化学物。
附图说明
图1A是示出在根据一个实施例的制造三维存储器装置的方法中一个步骤的示意的侧视截面图。
图1B是示出在根据一个实施例的制造三维存储器装置的方法中另一个步骤的示意的侧视截面图。
图1C是示出在根据一个实施例的制造三维存储器装置的方法中另一个步骤的示意的侧视截面图。
图1D是示出在根据一个实施例的制造三维存储器装置的方法中另一个步骤的示意的侧视截面图。
图1E是示出在根据一个实施例的制造三维存储器装置的方法中另一个步骤的示意的侧视截面图。
图1F是示出在根据一个实施例的制造三维存储器装置的方法中另一个步骤的示意的侧视截面图。
图2是根据一个实施例的存储器装置的平面视图，还示出了在图1的方法中使用的支撑掩模的布置。
图3是根据一个实施例的垂直NAND串的侧视截面图。
图4是根据一个实施例的存储器装置的平面视图。
图5是示出在根据另一个实施例的三维存储器装置的示意的侧视截面图。
图6是示出在根据另一个实施例的三维存储器装置的示意的侧视截面图。
图7是示出具有两个蚀刻停止的三维存储器装置的一个实施例的示意的侧视截面图。
具体实施方式
实施例包括单片三维NAND串和制造三维NAND串的方法。在一个实施例中，该NAND串可具有U形形状(也已知为管形)，其两个垂直沟道翼部由连接该翼部的水平沟道连接。一方面，该U形或者管形沟道可以是实心的。另一方面，该U形或者管形沟道可以是中空圆柱形。该U形管沟道可以被填充或者不被填充。在一个实施例中，当从上方看时，该半导体沟道的每个翼部具有圆形截面。在共同在审的美国专利申请序列号12/827,947中教导了用于制备单独的垂直沟道和U形沟道NAND串的二者的独立的前侧和后侧方法，其全部内容通过引用并入本文，用于教导独立的前侧和后侧处理方法。在共同在审的美国专利申请序列号13/083,775中教导了用于制备单独的垂直沟道和U形沟道NAND串的二者的组合的前侧和后侧方法，其全部内容通过引用并入本文，用于教导组合的前侧和后侧处理方法。
如本文所使用的，术语“控制栅极”和“字线”是指相同的导电实体。控制栅极可考虑为邻近NAND单元阵列中的一个NAND单元设置并且控制该NAND单元的字线的一部分。字线控制在该阵列中的多个NAND单元。因此，字线可考虑为连接该控制栅极的该导电实体的一部分。然而，应理解，字线和其控制栅极部分可以在相同的步骤中形成，并且可以包括将如下描述的相同的一个或者多个导电层。
图1A-1F示出了根据本发明的一个实施例的制造三维存储器装置(例如，垂直NAND串)的方法。在该实施例中，基板100提供有形成在该基板100的主表面100a上的第一材料层102和第二材料层104的交替层的叠层。
该基板100可以是本领域已知的任何半导电基板，例如单晶硅、例如硅-锗或者硅-锗-碳的IV-IV化合物、III-V化合物、II-VI化合物、在此类基板上的外延层、在此类基板上的导电层(例如，电极和/或互连)，或者例如硅的氧化物、玻璃、塑料、金属或者陶瓷基板的任何其它的半导电或者非半导电材料。该基板100可包括制作在其上的集成电路，例如用于存储器装置的驱动电路。
可通过例如溅射、CVD、PECVD和MBE等的任何合适的沉积方法将层102和104沉积在该基板100上。优选地，该第一材料层102适合用作控制栅极。适合的材料包括但不限于，金属(例如，Al、W及其合金等)或者例如硅(例如，多晶硅)、硅锗、硅的碳化物等的重掺杂的IV族半导体。该半导体可以是p型或者n型掺杂，并且其掺杂浓度在1017cm-3到1021cm-3之间。
该第二材料层104包括牺牲材料。可使用相对于该第一材料被选择性地蚀刻的任何牺牲材料。例如，如果该第一材料层102是p型多晶硅，该牺牲材料104可以是本征多晶硅(例如，掺杂低于1016cm-3)。或者，该第二材料层104可包括相对于该第一材料层102被选择性地蚀刻的金属或者绝缘材料(例如，硅的氧化物、硅的氮化物等)。或者，该第一材料层102可由多晶硅掺杂，并且该牺牲材料层104可以是SiGe。该叠层可覆盖有例如硅的氧化物或者硅的氮化物的绝缘材料顶层106。
在一个实施例中，先于该第一层102和第二层104的交替层的叠层的沉积，可将绝缘材料底层107沉积在该基板100上，并且绝缘材料顶层106可沉积在该叠层之上。该绝缘材料顶层106和该绝缘材料底层107可以是硅的氧化物或者硅的氮化物。在一个实施例中，层106和107由与层104相同的材料(例如，硅的氧化物)制成。当制造本发明的实施例的U形沟道时，先于沉积该第一层102和第二层104的交替层的叠层或者该绝缘材料底层107，牺牲材料111的层优选地沉积在形成在该基板100中的沟槽中。层111可沉积在该基板中的沟槽中并在该基板之上，并且之后由该基板表面100A的顶平坦化，从而层111仅保留在沟槽中。或者，可将层111图案化为图1A示出的部段，继之形成另一层以填充在这些部段之间的空间。该牺牲材料111优选不同于该第二牺牲材料层104。例如，如果该第二牺牲材料层104是例如硅的氧化物的氧化物，那么该牺牲材料111可以是例如硅的氮化物的氮化物。如以下更详细地讨论，可经由在该第一层102和第二层104的交替层的叠层中蚀刻出的垂直存储器孔除去该牺牲材料111，并且将其替换为半导体材料以形成该U形沟道的水平或者连接部分。在一个实施例中，气隙沟槽可留在该U形沟道的水平部分和该叠层之间，从而该半导体沟道的该连接部分位于该气隙下方。
在沉积层102和104之后，可蚀刻该叠层以形成存储器孔108和狭缝沟槽110。该狭缝沟槽110可填充有例如硅的氮化物或者相对于层102和104的材料被选择性地蚀刻的另外材料的牺牲材料110A，而该存储器单元的沟道随后形成在该存储器孔108中。例如，可首先使用光刻和蚀刻形成该狭缝沟槽110，然后该沟槽110可填充有该牺牲材料110A，继之以使用另外的光刻和蚀刻步骤形成该存储器孔108。
当蚀刻具有例如八个或者更多、例如8-64层的多个交替层102和104的传统叠层时，使用一步蚀刻工艺(例如，使用氟基蚀刻)形成该存储器孔108和该狭缝沟槽110的每一个，由于缺乏在第二牺牲层104和该牺牲层111材料之间的蚀刻选择性，该存储器孔108的一个或者多个可穿透该牺牲材料111的层，进入底导体层(未示出)。当这些存储器孔108填充有半导材料以形成所述沟道时，经由该基板100的半导体或者导电部分产生短路。
解决该问题的一个传统方法是提供较厚的底绝缘层107。然而，用此方法难以实现该蚀刻轮廓的改善。另外的传统方法是通过交替使用高选择性的蚀刻剂分步蚀刻该层102和104。然而，对于大的叠层，该方法需要大量的单独蚀刻步骤，其慢化了产出，复杂化了该存储器孔108/狭缝沟槽110的形成步骤。此外，为实现高选择性，使用高聚合等离子体，这可能导致蚀刻停止或者阻碍的形成。此外，该方法易于遭受高反应离子蚀刻(RIE)延迟(较小沟槽比较大沟槽的蚀刻速率慢的现象)和RIE微负载(蚀刻速率取决于图案密度的现象)。
发明人已发现当在该层102和104的叠层下方添加至少一个蚀刻停止层109时，可使用一步蚀刻工艺蚀刻大的多层叠层，而不穿透该牺牲层111进入该基板100(例如，进入基板中的电极)。在图1A示出的实施例中，该蚀刻停止层109位于层111上，在该基板100和该底绝缘层107之间。该蚀刻停止层可由例如铝基电介质(例如，化学计量的Al2O3或者非化学计量的铝的氧化物)或者钛基电介质(例如，化学计量的TiO2或者非化学计量的钛的氧化物)或者抗氟基等离子体的氮掺杂的硅的碳化物(例如，硅的碳氮化物，SiC(N))的中k到高k金属氧化物制成。或者，该蚀刻停止层可包括铝的氮化物、铝的氧氮化物、硅的碳化物或者另外适合的蚀刻停止材料。该蚀刻停止典型地为薄的，例如10-70nm，例如20-50nm。
为形成该狭缝沟槽110，执行第一非选择性狭缝沟槽蚀刻110，穿过掩模蚀刻该第一和第二层102和104的交替层的叠层向下到达该蚀刻停止层109。可以用例如磷酸的湿法蚀刻或者例如用NF3的非选择性反应离子蚀刻工艺执行该蚀刻。然后停止使用该第一非选择性蚀刻的蚀刻，并且该狭缝沟槽110填充有牺牲蚀刻停止材料110A。该狭缝沟槽110可填充有例如化学计量的或者非化学计量的AlOx、AlN、AlON、SiC、SiCN、TiN和/或TiOx的任何适合的材料110A。
然后执行存储器孔108蚀刻。执行第一非选择性存储器孔108蚀刻，穿过掩模蚀刻该第一和第二层102和104的交替层的叠层向下到达该蚀刻停止层109。可以用例如磷酸的湿法蚀刻或者例如用NF3的非选择性反应离子蚀刻工艺执行该蚀刻。然后用适合用于蚀刻该蚀刻停止层109的蚀刻剂执行第二蚀刻。例如，如果该蚀刻停止层由铝基电介质或者钛基电介质制成，那么可用例如Cl2或者BCl3的氯基蚀刻剂蚀刻该蚀刻停止层109。如果该蚀刻停止层由SiC(N)制成，那么可使用不同于使用于蚀刻该第一和第二层102和104的氟基蚀刻剂(例如，CF4)。
图5-7示出了本发明的可代替的实施例。在图5示出的实施例中，该蚀刻停止层109位于该底绝缘层107的顶上。也就是说，蚀刻停止层109位于该底绝缘层107与该第一和第二层102和104的叠层之间。在图6示出的实施例中，该蚀刻停止层109位于该底绝缘层107的中部。这可以通过顺序沉积第一底绝缘层部分107A、继之该蚀刻停止层109、然后第二底绝缘层部分107B来实现。部分107A和107B优选地由相同的材料(例如，硅的氧化物)制成。图7示出的实施例包括两个蚀刻停止层109A和109B。该第一蚀刻停止层109A位于该基板100和该底绝缘层107之间，而该第二蚀刻停止层109B位于该底绝缘层107与该第一和第二层102和104的叠层之间。层109A和109B优选地由相同材料(例如，铝的氧化物、钛的氧化物或者硅的碳氮化物)制成。
在一个实施例中，该存储器单元150(例如，垂直NAND串)可利用如图1B所示的存储器膜和在该存储器孔108中的存储器单元150的沟道柱的一系列共形沉积步骤形成。共形沉积技术包括但不限于，原子层沉积(ALD)和化学气相沉积(CVD)。
例如，如图2所示，阻挡电介质112的层可首先共形地沉积在该存储器孔108中。接着，电荷储存或者电荷捕获材料114的层可共形地沉积在该存储器孔108中的该阻挡电介质112的层上。然后，隧道电介质116的层可共形地沉积在该存储器孔108中的该电荷储存材料114上。然后，该存储器孔108的中心部分可填充以例如多晶硅的半导体沟道材料118。
该沟道118材料可包括轻掺杂p型或者n型(例如，掺杂低于1017cm-3)半导体材料(例如，多晶硅)。优选n沟道装置，因为其容易地与n+结(例如，掺杂浓度在1017cm-3和1021cm-3之间的位于每个沟道的相反端的源极和漏极n+掺杂区域)，然而，也可使用p沟道装置。也可使用其它半导体材料(例如，SiGe、SiC、Ge、III-V、II-VI等)。
该阻挡电介质112可包括由共形原子层沉积(ALD)或者化学气相沉积(CVD)沉积的硅的氧化物层。代替硅的氧化物或者除此之外，也可使用例如铪的氧化物的其它高k电介质材料。电介质112的厚度可以为6到20nm。该电荷储存区域114可包括多晶硅浮动栅极或者由例如ALD、CVD等任何适合的方法沉积的硅的氮化物层，并且其厚度为2到20nm。该隧道电介质116可包括由例如ALD、CVD等任何适合的方法沉积的硅的氧化物或者例如硅的氧氮化物、氧化物和氮化物多层叠层、或者高k电介质(例如，铪的氧化物)的其它适合的材料的相对薄的绝缘层(例如，4到10nm)。在一个可代替的配置中，该电荷储存材料114可由例如氧-氮-氧(ONO)多层的多层复合物形成，和/或该阻挡电介质112可包括三层ONO电介质。
该共形沉积的结果是形成基本垂直于该基板100的主表面100A的存储器单元150的柱151。每个存储器单元柱151包括半导体沟道核心118、隧道电介质116的第一壳、电荷储存材料114的第二壳和阻挡电介质112的第三壳。该阻挡电介质层、该电荷储存材料(例如，该电荷捕获层)和隧道电介质层在该半导体沟道118和该多个控制栅极电极102之间基本垂直于该基板100的主表面110A延伸。在一个可代替的实施例中，该半导体沟道核心118可包括由半导体材料的壳围绕的绝缘材料的内核心。
在一个实施例中，该控制栅极层102的表面102D直接地、物理地与该阻挡电介质层112接触，如图1F和2所示。
如图1C所示，可然后蚀刻该绝缘材料顶层106以暴露在半导材料124的顶层中的开口122，以形成上选择栅极123和125。该存储器单元150配置有U形沟道118，并且该选择栅极包括在该U形沟道118的各自的翼部118A的上端的各自的漏极选择栅极和源极选择栅极123和125，如图1C和3所示。该沟道翼部118A由在该基板100中或者该基板100上的该水平沟道118B连接。
在图1D和2示出的一个非限制的实施例中，硅化该控制栅极，这如于2012年4月10日提交的美国专利申请序列号13/443,287所描述的，其内容通过引用并入本文，用于教导制造硅化控制栅极和使用此栅极的NAND装置的方法。在该实施例中，在形成该开口122后，支撑掩模126可沉积在该绝缘材料106的顶层上。在除去该牺牲材料110A和104的层后，该支撑掩模126提供对该存储器装置的支持。该支撑掩模126可由例如氧化物或者氮化物硬掩模材料的任何适合的材料制成。如图2所示，该掩模126可以是网状掩模，包括由暗色或者实心交叉杆网(cross bar mesh)支撑部分126B围绕的透明或者开口间隙部分126A。
在接着的步骤中，如图1E所示，可除去在该狭缝沟槽110中的牺牲材料110A。可通过选择性地蚀刻(例如，湿法蚀刻)在该沟槽100中的牺牲材料110A，穿过在该掩模126中的间隙126A，而不蚀刻在该装置中的其它材料或者层，而完成该去除操作。去除在该沟槽110中的材料110A暴露出在该叠层中的牺牲材料104的层的侧边缘。
可然后通过选择性地蚀刻(例如，湿法蚀刻)，穿过该狭缝沟槽110，除去该牺牲材料104的层，如图1F所示。这导致被暴露的控制栅极102材料的平台，其由该存储器单元柱151支持。该支撑掩模126提供对该存储器单元柱151的附加支撑。该控制栅极102在垂直方向上由位于该牺牲材料层104先前所在位置的该气隙104A隔开，并且在水平方向上由该狭缝沟槽110隔开。
在形成该气隙104A后，可硅化该控制栅极102的被暴露的表面以在该多晶硅控制栅极102的被暴露的表面上形成硅化物层128。该硅化物层128可由在被暴露的控制栅极多晶硅材料上共形地沉积例如钨、钴、镍或者钛、或者这些金属中的两个或者更多的组合的金属薄膜层并且加热该装置以使该金属薄膜层与该控制栅极材料反应而形成。该金属层可穿过在该掩模126中的该间隙126A和穿过该沟槽110和该气隙104A形成。该硅化物层128可形成在被暴露的控制栅极102的上表面102A和下表面102B上，以及在与该存储器装置150的该电荷储存区域112接触的该表面102D的相反面上的该控制栅极102的被暴露的表面102C上。该控制栅极102的上和下表面102A和102B基本平行于该基板100的主表面100A设置，而该控制栅极102的边缘表面或者面102C和102D设置为基本垂直于基板100的主表面100A。该硅化物层128也可以形成在暴露于该沟槽122中的该选择栅极123和125的侧壁上。
在一个可代替的实施例中，可省略该掩模126和硅化物层128。进一步地，可省略该气隙104A和/或气隙狭缝沟槽110，而代替地，层104和/或沟槽蚀刻停止材料110A可保留在完成的装置中。
在该完成的装置中，每个存储器单元包括源电极130和漏电极132。在共同在审的美国专利申请序列号12/827,947和13/083,775中描述了制造该源电极130和漏电极132的方法，其内容通过引用并入本文。在如图3所示的U形沟道配置中，该源和漏电极132和130二者可形成为接触在该垂直存储器柱151的翼部118A的顶部处的该源极和漏极区域。
如图2和4所示，在装置级中的相邻存储器单元150中的控制栅极102可在带134中彼此连接。连接至给定字线的带134可以是梳形，并且连接至相邻字线的带可以互相交插，如图2所示。如上注意的，该带134和独立的控制栅极102可考虑为该字线的一部分，而不是分立的元件。
在如图2所示的实施例中，该控制栅极带134围绕单排存储器单元150柱151。如图4所示，每个控制栅极102带134可围绕相邻NAND串(例如，存储器单元)150的两排柱151(例如，翼部118A)。
在图3的U形沟道配置中，该U形沟道118的水平沟道部分118B在狭缝沟槽110下方并且在该蚀刻停止层109下方连接相邻的沟道翼部118A，如图3和4所示。因此，该U形沟道118的水平部分118B基本垂直于该控制栅极102的带134的长轴方向延伸。该相邻存储器单元的源极选择栅极123可经由源线相互连接，而该相邻存储器单元的漏极选择栅极125可经由位线(未示出)相互连接。当该U形NAND150示出为具有围绕图4的两排柱151配置的控制栅极带134时，应理解，也可以用围绕图2的一排柱151配置的控制栅极带134使用该U形NAND串150。
图4示出了位于相同装置级中的三个控制栅极带134A、134B和134C。控制栅极带134B位于带134A和134C之间。控制栅极带134A和134C电连接至相同的字线WL，而控制栅极带134B电连接至不同的字线(未示出)，从而带134在相同的装置级中交插在带134A和134C之间。带134A、134B和134C由气隙沟槽110相互隔开。该NAND串150的半导体沟道118的第一翼部118A(由虚线示出)延伸穿过带134C并且由带134C围绕(以及位于带134C上方和下方的其它带，例如图1F中示出的带134D)。该半导体沟道118的第二翼部118A延伸穿过带134B并且由带134B围绕(以及位于带134B上方和下方的其它带，例如图1F中示出的带134E)。该半导体沟道118的连接部分118B(以虚线示出)位于隔离该带的气隙沟槽110下方。
尽管前述提及特别的优选实施例，但应理解，本发明不局限于此。对本领域普通技术人员而言，可对公开的实施例进行各种修改，并且此修改意图为在本发明的范围之内。本文引用的所有的出版物、专利申请和专利的全部内容通过引用并入本文。

Claims (23)

1.一种三维存储器装置，包括：
基板；
半导体沟道，该半导体沟道的至少一个端部基本垂直于该基板的主表面延伸；
至少一个电荷储存区域，邻近该半导体沟道设置；
多个控制栅极电极，具有基本平行于该基板的主表面延伸的带形状，其中该多个控制栅极电极包括位于第一装置级中的第一控制栅极电极和位于第二装置级中的第二控制栅极电极中的至少一个，该第二装置级位于该基板的主表面之上且在该第一装置级下方；以及
蚀刻停止层，位于该基板和该多个控制栅极电极之间。
2.如权利要求1所述的装置，其中该装置包括垂直NAND串。
3.如权利要求2所述的装置，其中该至少一个电荷储存区域包括阻挡电介质、电荷捕获层或者浮动栅极，和隧道电介质，该隧道电介质位于该半导体沟道和该多个控制栅极电极之间。
4.如权利要求2所述的装置，其中该半导体沟道具有U形侧截面，包括：
两个翼部，穿过该蚀刻停止层基本垂直于该基板的该主表面延伸；以及
连接部分，在该蚀刻停止层下方基本平行于该基板的该主表面延伸，并且连接该两个翼部。
5.如权利要求4所述的装置，其中：
该半导体沟道的该连接部分位于隔开该两个翼部的气隙沟槽下方；并且
该连接部分位于该蚀刻停止层下方。
6.如权利要求5所述的装置，还包括：
源电极或者漏电极的一个，从上方接触该半导体沟道的第一翼部；
源电极或者漏电极的另一个，从上方接触该半导体沟道的第二翼部；
第一选择栅极电极，在该源电极或者漏电极的一个下方，邻近该半导体沟道的第一翼部设置；以及
第二选择栅极电极，在该源电极或者漏电极的另一个下方，邻近该半导体沟道的第二翼部设置。
7.如权利要求5所述的装置，其中：
该多个控制栅极电极的每一个包括由硅的氧化物绝缘层在垂直于该基板的该主表面的方向上相互隔开的多晶硅栅极电极；以及
该蚀刻停止层包括铝的氧化物、铝的氮化物、铝的氧氮化物、钛的氧化物、硅的碳化物或者硅的碳氮化物。
8.如权利要求7所述的装置，还包括硅的氧化物层，位于该蚀刻停止层上方或者下方。
9.如权利要求4所述的装置，其中，当从上方看时，该半导体沟道的每个翼部具有圆形截面。
10.一种制造单片三维NAND串的方法，包括：
在基板之上形成牺牲结构；
在该牺牲结构之上形成蚀刻停止层；
在该基板之上形成第一材料和第二材料的交替层的叠层，其中该第一材料包括导电或者半导体控制栅极材料，以及其中该第二材料包括绝缘材料；
蚀刻该叠层，以形成狭缝沟槽，一直到或者仅部分穿过该蚀刻停止层；
用牺牲材料填充该狭缝沟槽；
蚀刻该叠层，以使用第一蚀刻化学物在该叠层中形成至少一个开口至少到该蚀刻停止层；以及
进一步使用第二蚀刻化学物蚀刻该至少一个开口，穿过该蚀刻停止层，到达该牺牲结构，其中该第二蚀刻化学物不同于该第一蚀刻化学物。
11.如权利要求10所述的方法，其中该蚀刻停止层包括铝的氧化物、铝的氮化物、铝的氧氮化物、钛的氧化物、硅的碳化物或者硅的碳氮化物。
12.如权利要求11所述的方法，其中该第一材料包括多晶硅以及该第二材料包括硅的氧化物。
13.如权利要求12所述的方法，其中该第一蚀刻化学物包括氟基等离子体蚀刻化学物，以及该第二蚀刻化学物包括氯基等离子体蚀刻化学物或者不同于该第一蚀刻化学物的氟基等离子体化学物。
14.如权利要求13所述的方法，其中该第一蚀刻化学物包括NF3干法蚀刻化学物以及该第二蚀刻化学物包括干法CF4、Cl2或者BCl3蚀刻化学物。
15.如权利要求14所述的方法，其中该牺牲结构和该牺牲材料包括硅的氮化物，以及其中硅的氧化物层位于该蚀刻停止层上方或者下方。
16.如权利要求10所述的方法，还包括：
在该至少一个开口中形成阻挡电介质；
在该阻挡电介质上方形成电荷储存层；
在该电荷储存层上方形成隧道电介质；以及
在该隧道电介质上方形成半导体沟道。
17.如权利要求16所述的方法，其中：
该至少一个开口包括两个开口，延伸至该牺牲结构；以及
该狭缝沟槽位于该两个开口之间。
18.如权利要求17所述的方法，还包括穿过该两个开口去除该牺牲结构，而该狭缝沟槽填充以该牺牲材料以形成中空区域，该中空区域基本平行于该基板的该主表面延伸，连接该至少两个开口，以形成中空U形管道空间，该中空U形管道空间包括该两个开口，基本垂直于该基板的主表面延伸，该两个开口由该中空区域连接。
19.如权利要求18所述的方法，其中形成该半导体沟道包括在该中空U形管道空间形成该半导体沟道，从而该半导体沟道具有U型侧截面，包括：
两个翼部，穿过该蚀刻停止层基本垂直于该基板的该主表面延伸；
连接部分，在该蚀刻停止层下方基本平行于该基板的该主表面延伸，并且连接该两个翼部；以及
当从上方看时，该半导体沟道具有两个圆的截面。
20.如权利要求19所述的方法，还包括将该牺牲材料从该狭缝沟槽去除，以形成隔开该两个翼部的气隙沟槽。
21.如权利要求20所述的方法，其中：
去除该牺牲结构包括选择性地湿蚀刻该牺牲结构；以及
去除该牺牲材料包括选择性地湿蚀刻该牺牲材料。
22.如权利要求21所述的方法，其中该牺牲结构包括硅的氮化物，以及该选择性地湿蚀刻包括使用磷酸选择性地湿蚀刻该牺牲结构。
23.如权利要求19所述的方法，还包括形成接触该第一翼部的源电极以及形成接触该第二翼部的漏电极。
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