TWI747369B - 水平反或閘記憶體串之三維陣列製程 - Google Patents

水平反或閘記憶體串之三維陣列製程 Download PDF

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Abstract

本發明係有關於一種高效率之水平反或閘(HNOR)陣列之製造方法，HNOR陣列中記憶電晶體之通道區域從沈積形成之後，直到形成局部字線前沈積電荷捕捉材料之步驟前，均受到一保護層保護。通道區域的矽層及保護材料層均先以非晶型沈積，而後以一退火步驟進行結晶化。保護材料可以是硼化矽、碳化矽或鍺化矽，可以在結晶矽之通道區域提供較大的晶粒邊界，藉以提供較大的電荷載體遷移率、較大的導電率及較大的電流密度。

Description

水平反或閘記憶體串之三維陣列製程
【相關申請案】
本專利申請案係有關於下列案件：(i)2018年8月21日申請標題為「三維陣列中之電容耦合非揮發性薄膜電晶體串(Capacitive-coupled Non-volatile Thin-film Transistor Strings in Three-Dimensional Arrays)」之美國專利申請第16/107,118號及美國專利公開第2019/0006014號之案件(下稱非臨時申請案I)；(ii)2018年6月19日申請標題為「三維反或閘記憶體陣列架構及其製造方法(3-Dimensional NOR Memory Array Architecture and Methods for Fabrication Thereof)」之美國專利申請第16/012,731號之案件(下稱非臨時申請案II)；以及(iii)2018年12月21日申請標題為「具有極小間距三維反或閘記憶體陣列之裝置及方法(3-Dimensional NOR Memory Array with Very Fine Pitch Device and Method)」之美國專利申請第16/230,981號之案件(下稱非臨時申請案III)。
本申請案主張前述非臨時申請案I-III(統稱為該些非臨時申請案)之優先權，其揭露之部分或全部內容係通過引用併入本文中。
本發明係有關於一種用於記憶電路之製程，且特別是有關於一種用於反或閘記憶串之三維陣列之製造方法。
前述之該些非臨時申請案揭露水平反或閘記憶串之三維陣列(HNOR陣列)及製造這種HNOR陣列的方法。
其中一反或閘記憶串包括多個儲存電晶體，共用一共同源極區域及一共同汲極區域。
在這種情況下，儲存電晶體是一種可變閥值電晶體，其閥值電壓由位在一通道區域及一閘極區域之間的一電荷儲存區(例如氧-氮-氧三層結構)所捕捉或儲存之電荷量決定。
通過對儲存電晶體之源極、汲極、閘極及通道區域施加適當之偏壓，可以完成對於儲存電晶體的讀取(reading)、編程(programming)、禁止(inhibiting)及抹除(erasing)操作。
於一個示例中，HNOR陣列係製造於一半導體基板之平面上，並且包括水平NOR型記憶串(HNOR記憶串)之常規排列。
此處提及之「水平」及「垂直」，分別表示實質上平行於及實質上正交於平面的方向。
各個HNOR記憶串包括沿半導體材料帶-亦稱主動條帶(active strip)之一側或雙側形成之多個儲存電晶體。各主動條帶包括：(i)兩重摻雜半導體層，分別提供儲存電晶體共同源極區域及共同汲極區域；及(ii)一輕摻雜半導體層，提供於兩重摻雜半導體層之間，且輕摻雜半導體層提供儲存電晶體通道區域。
於一例子中，至少一層之重摻雜半導體層沿長邊接觸於一金屬導體層，藉以減小重摻雜半導體層的電阻。
多個主動條帶可以上下疊置，形成主動堆疊(active stack)， 多個主動堆疊可以並列並且彼此間隔開來，形成HNOR陣列。
各主動堆疊之側壁上係提供有電荷捕捉層，相鄰主動堆疊之間係提供有垂直導體，各垂直導體用來作為一局部字線，用來連接兩相鄰主動堆疊之多個主動條帶中之儲存電晶體之閘極。
儲存電晶體中，一主動條帶中的輕摻雜半導體層可以例如是重疊於一垂直導體，並且經由一電荷捕捉材料與垂直導體隔離。
本發明提供一種高效率之水平反或閘(HNOR)陣列的製造方法。在製造方法中，HNOR陣列中之儲存電晶體之通道區域在沈積之後係被一保護層所保護，直到隨後在形成局部字線前所進行電荷捕捉材料之沈積步驟為止。用於通道區域及保護層的矽材料，可以先以非晶型沈積，接著經由一退火步驟結晶化。保護層材料可以為硼化矽(silicon boron)、碳化矽(silicon carbon)或鍺化矽(silicon germanium)。保護層材料在通道區域之結晶矽中誘導出更大的晶粒邊界(grain boundary)，藉以提供更大的電荷載體遷移率、更大的導電率，及更大的電流密度。
根據本發明一實施例，一製程方法包括：(a)形成一結構於一基板之一平面上，結構包括多個材料層組，材料層組分別為一主動層，並且以上下相疊之方式沿實質正交於基板之平面之一第一方向配置，主動層包括：(i)兩層之一第一材料；(ii)一層之一第二材料提供於兩層第一材料之間；及(iii)一隔離層用於分離主動層與一相鄰主動層；(b)蝕刻多個溝槽穿過主動層，各溝槽沿實質平行於基板之平面之一第二方向延伸，藉以自結構形成多個材料堆疊，材料堆疊分別為一主動堆疊；(c)藉由從各主動 堆疊之一側壁移除一部分之第二材料，在各主動堆疊之第二材料形成多個凹槽；(d)共形沈積(depositing conformally)一層之一第三材料覆蓋主動堆疊之側壁；(e)沈積一層之一第四材料覆蓋於第三材料，並且充填於凹槽；(f)回蝕保護材料以暴露出位於主動堆疊之側壁上之第三材料，同時保留一部分之第四材料於各主動堆疊之各凹槽中，以覆蓋一對應部分之第三材料；(g)自主動堆疊之側壁移除一暴露部分之第三材料；以及(h)充填一第五材料於溝槽。
於一些實施例中，隔離層包括碳氧化矽(SiOC)，第二材料包括一矽氧化物(silicon oxide)並且亦可選用作為第五材料。第三材料可以是一輕摻雜p型或n型半導體材料，同時第一材料可以是一重摻雜之n型或p型半導體材料(亦即與第三材料之摻雜類型相反)。第一材料可以先以一犧牲材料之方式提供，接著由半導體材料取代犧牲材料，使得半導體材料沈積及原位摻雜(in situ doping)的步驟數可以減少。
於一實施例中，可以經由重複多個溝槽形成步驟來形成主動堆疊，每一個接續的溝槽形成步驟切割主動堆疊為更狹窄之主動堆疊。在執行溝槽形成步驟時，可以利用氧化物柱體來提供主動堆疊機械支撐。氧化物柱體可以固定於基板。
根據本發明一實施例，當每完成一次溝槽形成步驟，可以再度執行前述步驟(c)至(g)，以設置第三材料及第四材料。製程方法接著進行：(a)形成多個豎井於溝槽中，暴露出一部分之第四材料；及(b)移除部分之第四材料以暴露出一對應部分之第三材料。接著可以沈積一電荷捕捉層於豎井之側壁上，並充填一導電材料於豎井。於一些實施例中，豎井也可經 分別由多個蝕刻步驟來完成。在每一個接續的蝕刻步驟中，先前蝕刻步驟中完成的豎井皆充填有一犧牲材料。以此方式，縱使各蝕刻步驟皆為高寬深比之蝕刻，犧牲材料亦可提供機械支撐。犧牲材料可以例如是碳氧化矽。
使用依照本發明實施例之製程方法，在HNOR陣列中各主動堆疊之主動層，可以形成儲存電晶體之一共同源極區域、一共同汲極區域及一通道區域。位於豎井中的導體提供為局部字線。局部字線可以通過設置在HNOR陣列上方或下方之全域字線連接至解碼電路。
以下係提出實施例並輔以圖式詳細說明本發明，以使本發明之內容可以更清楚地被理解。
100:半導體結構
101:基板
102:底部字線
103:絕緣層
104:蝕刻停止層
105-1、105-2:沈積氧化層
106、106-1、106-2、108-1、108-2:第一犧牲層
107-1、107-2:高溫氧化層
109-1、109-2:第二犧牲層
110-1、110-2:主動層
111:硬遮罩
112-1、112-2、112-3、112-n:主動堆疊
113-1、113-2、113-n、114-1、114-2:溝槽
301:多(非)晶矽層
302:鍺化矽層
601-1、601-2、601-3、601-4、601-5:氧化物柱體
651-1、651-2、651-3、651-4:虛線
701-1、701-2、701-3、701-4:主動堆疊
901-1、901-2、901-3、902-1、902-2、902-3:記憶體孔洞
1101:ONOA層
1102:多晶矽襯層
1201:通孔
A-A'、B-B':剖面線
C、D:剖面
WL-1、WL-2、WL-3:底部字線
X、Y、Z:方向
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖示之說明如下：
圖1繪示依據本發明一實施例之半導體結構100進行HNOR陣列製造方法中之一步驟時之剖面A及B；
圖2繪示圖1之半導體結構100經過形成凹槽於HTO層107後之剖面A及B；
圖3繪示圖2之半導體結構100經過沈積非晶矽層301及鍺化矽(SiGe)層302後之剖面A及B；
圖4繪示圖3之半導體結構100經過等向與非等向性蝕刻鍺化矽層302後之剖面A及B；
圖5繪示圖4之半導體結構100經過等向性蝕刻多晶矽層301後之剖面A及B；
圖6a繪示圖5之半導體結構100上之示例主動堆疊112-1至112-3之示例柱體601-1至601-5位置之上視圖(即X-Y平面視圖)；
圖6b繪示圖5之半導體結構100經過充填矽氧化物於柱體601及溝槽112並經過CMP平坦化後之剖面A及B；
圖7繪示圖6b之半導體結構100經過向下蝕刻主動層至蝕刻停止層104以形成溝槽114-1及114-2於主動堆疊112-1及112-2後之剖面A及B；
圖8繪示圖7之半導體結構100經過取代106及108兩層SAC1材料為N+摻雜多晶矽後之剖面A及B；
圖9a繪示圖8之半導體結構100經過取代SAC2層109為金屬導體109(汲極金屬)後，並且經過提供第二多晶矽層301和鍺化矽302於主動堆疊701之氧化層107凹槽部分後之剖面A及B；
圖9b繪示部分圖9a之半導體結構100經過切出第一組記憶體孔洞901-1至901-3後沿A-A’剖面線通過N+摻雜多晶矽層106或108及沿B-B’剖面線通過HTO層107之X-Y平面之剖面C及D；
圖10繪示圖9b之半導體結構100經過充填碳氧化矽於記憶體孔洞901-1至901-3後之剖面C及D；
圖11繪示圖10之半導體結構100經過切出第二組記憶體孔洞902-1至902-3後之剖面C及D；
圖12繪示圖11之半導體結構100經過自第一組記憶體孔洞901-1至901-3移除碳氧化矽材料後之剖面C及D；
圖13繪示圖12之半導體結構100經過一氧化物蝕刻步驟擴張記憶體孔洞901及902後之剖面C及D；
圖14繪示圖13之半導體結構100經過蝕刻移除記憶體孔洞901及902之鍺化矽進而暴露出下方的通道多晶矽層302後之剖面C及D；
圖15繪示圖14之半導體結構100經過連續共形沈積ONOA層1101及多晶矽襯層(polysilicon liner layer)1102後之剖面C及D；
圖16繪示圖15之半導體結構100經過擊穿蝕刻步驟(punch-through etch step)以暴露出位在記憶體孔洞901底部並充填導體之通孔1201後之剖面C及D；以及
圖17繪示圖16之半導體結構100經過充填導體於記憶體孔洞901及902後之剖面C及D。
本發明係提供一種高效率之水平反或閘(HNOR)陣列之製造方法。第1圖繪示依據本發明一實施例之半導體結構100進行HNOR陣列製造方法中之一步驟時之剖面A及B。本方法首先，一交互連接導體之網路(即多條底部字線)102形成於基板101之一平面上。導體例如是鎢導體，基板101可以例如是一半導體晶片(例如一矽晶片)。底部字線102，包含用於電性連接且充填有導體之通孔(via)，可以例如是採用鑲嵌製程(damascene process)來形成。在此鑲嵌製程中，底部字線102係被定義並沈積在絕緣層103(例如氧化矽)中，並經過化學機械研磨(Chemical Mechanical Polish,CMP)。底部字線102分別是多條相互平行且沿相同方向延伸的導體。為了便於進行說明，圖式中的垂直方向標示為Z方向，Y方向係同時正交於X方向及Z方向，而圖式中的剖面A及B是沿X-Z平面之截面。
如圖1所示，剖面A為通過底部字線102之兩相鄰導體之間的 氧化層103的垂直截面，剖面B為通過底部字線102之一導體的垂直截面。接著，形成一蝕刻停止層104(例如厚度50-100Å之一氧化鋁層)以保護底部字線102，並且讓接續的蝕刻步驟得以更精確地進行。多個材料層組接著依序形成於蝕刻停止層104上，這些材料層組分別為一主動層(active layer)。如下所述，每一個主動層中的材料層可以是一主動條帶(active strip)中的一功能層，或是一功能層的前驅物(或稱犧牲層)。雖然圖1中顯示出兩個相鄰之主動層(即主動層110-1及110-2)，然其僅用以作為示例性說明，事實上可以提供任何合適的主動層數量，例如8個、16個、32個，或更多的主動層。主動層110-1包括：(i)一沈積氧化層105-1(例如厚度500-1500Å之碳氧化矽(SiOC)層)；(ii)一第一犧牲層(first SAC1)106-1(例如厚度350-1100Å之氮化矽層)；(iii)一高溫氧化(high temperature oxide,HTO)層107-1(厚度例如為500-1500Å)；(iv)另一第一犧牲層(second SAC1)108-1(厚度例如為150-500Å)；及(v)一第二犧牲層(SAC2)109-1(例如厚度為250-700Å之硼化矽(silicon boron,SiB)、碳化矽(silicon carbon,SiC)或鍺化矽(silicon germanium,SiGe))。其餘的主動層(例如主動層110-2)具有實質上相同的材料層。在本文中，一個帶有後綴數字之標號，指一個特定實施例之構件，稱之為特定參照構件。例如具有後綴數字之標號105-1指全部標號105之相同構件中之特定一者。在本文中對於一般參照構件(非特定參照構件)所做的描述，同時適用於其中所涵蓋之所有特定參照構件。
接著，一硬遮罩111係提供於主動層上。而後於主動層110進行一非等向性蝕刻步驟，並蝕刻至蝕刻停止層104，用以形成多個主動堆疊112(又可稱為第一主動堆疊，例如主動堆疊112-1,112-2,112-3…及112-n) 以及多個溝槽113(又可稱為第一溝槽，例如溝槽113-1,113-2…及113-n)。主動堆疊112及溝槽113之寬度(X方向上)可以分別為190nm及70nm。
於本實施例中，如下所述，兩個第一犧牲層(SAC1)106-1及108-1將進行取代的動作，藉由原位摻雜(in situ doped)N+多晶矽從而分別提供儲存電晶體之一源極區域及一汲極區域。由於氮化矽相對於HTO層107所具有之蝕刻選擇性，因此可選用氮化矽作為SAC1層之材料。接著將SAC2層109-1取代為一金屬層，以在汲極區域提供低電阻率。SAC2層109-1之材料可以選用硼化矽、碳化矽或鍺化矽之任何一者，可根據其相對N+摻雜多晶矽之蝕刻選擇性(例如在熱磷酸中)來決定。
其次，執行一等向性氧化蝕刻步驟，使各主動層中的HTO層107凹陷而生成凹槽(例如蝕刻掉75-250Å)。蝕刻後之半導體結構100之剖面係如圖2所示。接著一非晶矽層301(例如40-120Å厚)以共形沈積的方式形成並覆蓋於主動堆疊112之多個側壁上，同時亦覆蓋HTO層107表面之凹槽處。共形沈積非晶矽層301之後，接著沈積一非晶鍺化矽(amorphous silicon germanium)層302(例如100-300Å厚)覆蓋於非晶矽層301。接著執行一退火步驟，以使非晶矽層301及非晶鍺化矽層302成為結晶化層，其中非晶矽層301係成為一多晶矽層。
鍺化矽層302帶來諸多優點。由於鍺化矽典型地具有比多晶矽更大的晶粒邊界，在有鍺化矽存在的情況下將非晶矽進行結晶化，所得到之材料同樣具有大於一般多晶矽的晶粒邊界，也具備較大的載體遷移率。較大的載體遷移率可以同時提供較大的導電性以及維持較高的電流密度。鍺化矽層302亦可提供多晶矽層301保護，免於其受到後續各種蝕刻步 驟(例如非等向性乾式蝕刻步驟)的影響，並且避免在多晶矽層301外形成多晶矽晶串(polysilicon stringers)。圖3繪示圖2之半導體結構100經過沈積非晶矽層301及鍺化矽層302後之剖面A及B。
接著執行一非等向性蝕刻步驟及接續之一等向性蝕刻步驟，用以從主動堆疊112之側壁移除鍺化矽層302。在這些蝕刻步驟中，對應位在HTO層107之凹槽部分中的鍺化矽層302，屏蔽了位於其下方的多晶矽層301。等向性蝕刻步驟可以選用對於多晶矽具有高蝕刻選擇性(例如100：1)的蝕刻方法，來避免損傷到一暴露部分之多晶矽層301。圖4繪示圖3之半導體結構100經過等向與非等向性蝕刻鍺化矽層302後之剖面A及B。
而後，藉由一等向性蝕刻步驟(例如使用氫(hydrogen)、氯(chlorine)、氨(ammonia)或此類材料之任意組和以原子或分子型式之自由基蝕刻步驟(radical etch step))從主動堆疊112之側壁移除多晶矽層301。此等向性蝕刻步驟可以選用對於鍺化矽具有高蝕刻選擇性(例如100：1)的蝕刻方法，避免移除HTO層107之凹槽部分中所餘留的鍺化矽層302。圖5繪示圖4之半導體結構100經過等向性蝕刻多晶矽層301後之剖面A及B。與鍺化矽層302重疊並且受其保護之部分多晶矽層301(即為通道多晶矽層301)，係用以在後續作為HNOR陣列中儲存電晶體之一通道區域。
於一些實施例中，一個主動堆疊中係具有多數個主動層，此些蝕刻步驟係特地進行設計，欲使其蝕刻出的主動堆疊112具有小於一預定值之寬深比。於一實施例中，在一HNOR陣列中之多個主動堆疊是經由多次蝕刻步驟所形成。其中可藉由氧化物柱體(oxide pillars)來提供機械支撐於主動堆疊。圖6a繪示示例主動堆疊112-1及112-2之示例氧化物柱體601-1至 601-5位置之上視圖(即X-Y平面視圖)。在圖6a中，示例性主動堆疊112-1及112-2分別沿Y方向在長度方向延伸，並且在X方向上被示例性溝槽113-1分隔開來。底部字線102位在主動堆疊112-1及112-2下方，並且沿著X方向延伸，例如底部字線WL-1至WL-3。
示例性之底部字線WL-1、WL-2及WL-3係以虛線繪示於圖6a中。主動堆疊112-1及112-2在X方向之寬度可以分別例如是70nm。底部字線WL-1至WL-3可以各自在Y方向上具有例如40nm之寬度，而兩者之間的間隔可以例如是40nm。在相鄰兩個主動堆疊112-1及112-2中，示例性之氧化物柱體601-1、601-2及601-3是以交錯的方式配置。各個氧化物柱體可以是橢圓形，且於X方向及Y方向上之尺寸分別為40nm及80nm。如圖6a所示，氧化物柱體601-1及601-3分別重疊於相鄰底部字線WL-1及WL-2各一半之寬度，而氧化物柱體601-2重疊於相鄰底部字線WL-2及WL-3各一半之寬度。由於氧化物柱體不具尖銳的角落，使其可以採用要求較低之蝕刻步驟來形成。同時可以利用氧化物柱體601-3及601-4來滿足蝕刻形成主動堆疊112-2時所需的機械支撐，此兩柱體皆位於主動堆疊113-2，並且在Y方向上間隔達到數微米(microns)之遠。
氧化物柱體601設置在各個主動堆疊中，使得接下來將主動堆疊112分割為數個較小之主動堆疊701(又可稱為第二主動堆疊)的步驟可以進行。在主動堆疊112上蝕刻出多個額外的溝槽114(又可稱之為第二溝槽)，以形成較小之主動堆疊701，以下將輔以圖7進行說明。舉例來哾，如圖6a所示，溝槽114-1係形成於虛線651-1及651-2之間，溝槽114-2係形成於虛線651-3及651-4之間，使得主動堆疊112-1及112-2分別更進一步被分割 為主動堆疊701-1至701-4。
經過圖5所示之多晶矽之等向性蝕刻步驟後，接著蝕刻出用來填充氧化物柱體601之豎井。為了使柱體可以提供必要的機械支撐，豎井係穿過主動層、蝕刻停止層104、絕緣層103及底部字線102，並延伸進入基板101內。接著充填一矽氧化物於溝槽113-1及113-2與豎井中。圖6b繪示圖5之半導體結構100經過充填矽氧化物於柱體601及溝槽113並經過CMP平坦化後之剖面A及B。
經由氧化物柱體601及填有氧化物之溝槽113所提供之機械支撐，係可經由一蝕刻步驟在主動堆疊112中切割出額外的溝槽114。此蝕刻步驟係向下移除主動層直至蝕刻停止層104。圖7繪示圖6b之半導體結構100經過向下蝕刻主動層至蝕刻停止層104以形成溝槽114-1及114-2於主動堆疊112-2及112-3後之剖面A及B。如圖7所示。溝槽114-1及114-2係分別由蝕刻主動堆疊112-1及112-2而成。此蝕刻步驟將主動堆疊112分割為主動堆疊701。更詳進來說，如圖7所示，主動堆疊112-1以及112-2分別以此蝕刻步驟被分割為主動堆疊701-1與701-2以及701-3與701-4。主動堆疊701在X方向上寬度例如是70nm，溝槽114在X方向上寬度例如是60nm。
溝槽114暴露出主動堆疊701的多個側壁。各主動層110的第一犧牲層(SAC1)106及108接著被取代為一N+多晶矽層106及108。取代步驟中先以一等向性蝕刻步驟(例如熱磷酸)蝕刻第一犧牲層SAC1，其次沈積一原位N+摻雜之多晶矽層(摻雜物濃度例如為約0.5-1.5×1021cm-3)。接著，利用一非等向性蝕刻自溝槽114移除多餘的N+摻雜多晶矽材料，藉以避免N+多晶矽層106及108之間發生短路的現象。接著可以執行一濕式清潔步 驟(例如，SC-1清潔、氫氟酸水溶液及去離子水)。圖8繪示圖7之半導體結構100經過取代106及108兩層SAC1材料為N+摻雜多晶矽後之剖面A及B。
接下來，第二犧牲層(SAC2)109被取代為金屬導體層(metallic conductor layer)。第二犧牲層109之材料可為硼化矽、碳化矽、鍺化矽或其任意組合，其可以利用對氧化物、氮化物及矽化物具合適高選擇性之自由基蝕刻來移除。此種自由基蝕刻步驟可以例如使用氯氣(Cl2)、氟氣(F2)或兩者之混合來達成。接著，可以採用合適之金屬(例如鎢)進行一充填金屬之步驟，並進行沈積一襯料(liner material)(例如氮化鈦(TiN))之步驟。其次經由一非等向性蝕刻步驟自溝槽114移除多餘的金屬填料及襯料。然後，沿著主動堆疊701之側壁執行依照圖2至圖5之前述步驟(亦即：形成凹槽於HTO層、沈積非晶矽層及鍺化矽層、進行退火、等向性及非等向性蝕刻鍺化矽層，以及等向性蝕刻退火非晶矽層後形成之多晶矽層)，以在主動堆疊701暴露之側壁形成額外的通道區域。接著充填一矽氧化物於溝槽114，並執行一CMP步驟以進行平坦化。
圖9a繪示圖8之半導體結構100經過取代SAC2層109為金屬導體層109(汲極金屬)，以及形成第二組通道多晶矽層301與鍺化矽層302於主動堆疊701之氧化層107之凹槽部分後之剖面A及B。
利用一氧化蝕刻步驟，自充填有氧化物之溝槽112及114挖掘出第一組之局部字線豎井(也可稱為記憶體孔洞(memory holes))901。此蝕刻步驟向下挖掘充填於溝槽112及114中的矽氧化物直到蝕刻停止層104。圖9b繪示部分圖9a之半導體結構100經過切出第一組記憶體孔洞901-1至901-3後沿X-Y平面之剖面C及D，其中剖面C是沿A-A’剖面線通過N+摻雜多晶矽 層106或108，剖面D是沿B-B’剖面線通過HTO層107。如圖9a所示，第一組之記憶體孔洞901係以交錯方式配置。
第一組之記憶體孔洞901接著充填碳氧化矽(SiOC)，作為一犧牲材料。圖10繪示圖9b之半導體結構100經過充填碳氧化矽於記憶體孔洞901-1至901-3後之剖面C及D。接著利用一氧化蝕刻步驟在填有氧化物的溝槽112及114中，挖掘出第二組之多個記憶體孔洞902，第二組之記憶體孔洞902同樣以交錯方式配置。在蝕刻步驟中係向下挖掘充填於溝槽112及114中的矽氧化物，直到蝕刻停止層104。圖11繪示圖10之半導體結構100經過挖掘出第二組之記憶體孔洞902-1至902-3後之剖面C及D。
接著，經由一蝕刻步驟，移除位於記憶體孔洞901中的碳氧化矽材料。圖12繪示圖11之半導體結構100經過自第一組記憶體孔洞901-1至901-3移除碳氧化矽材料後之剖面C及D。其次，執行一凹陷氧化物之步驟(oxide recess step)，以擴張記憶體孔洞901及902。圖13繪示圖12之半導體結構100經過一氧化物蝕刻步驟擴張記憶體孔洞901及902後之剖面C及D。值得注意地是，因為鍺化矽層302的緣故，填有氧化物之溝槽112及114在剖面D(即通過氧化層107、通道多晶矽層301及鍺化矽層302的剖面)於X方向上的寬度較小，在剖面C(即通過N+摻雜多晶矽層106的剖面)於X方向上的寬度較大。如此當執行氧化凹陷步驟來擴張記憶體孔洞901及902時，在X方向上，剖面C的擴張動作尚未抵達N+摻雜多晶矽層106之側壁前，剖面D的擴張動作便已先碰到鍺化矽層302。因此剖面D之記憶體孔洞901及902係為橢圓形。氧化凹陷步驟係可為一控時之蝕刻步驟，記憶體孔洞901及902最後的臨界尺寸係由蝕刻時間而定。
接著，執行一鍺化矽蝕刻步驟，藉以蝕穿位於記憶體孔洞901及902之鍺化矽層302，以暴露出下方的通道多晶矽層301。圖14繪示圖13之半導體結構100經過蝕刻移除記憶體孔洞901及902之鍺化矽進而暴露出下方的通道多晶矽層301後之剖面C及D。
接下來連續進行共形沈積矽氧化物(1101a)、矽氮化物(1101b)、矽氧化物(1101c)及鋁氧化物(1101d)等多層材料之步驟，從而形成電荷捕捉層(ONOA)1101。矽氧化物層(穿隧氧化層)1101a之厚度可例如為1.0-1.5nm。矽氮化物層1101b用來捕捉從通道多晶矽層301穿隧通過穿隧氧化層1101a的電荷載體，其厚度可以例如為3.0-5.0nm。矽氧化物層1101c以及鋁氧化物層1101d之厚度可分別例如為約1.5-4.5nm以及約1.0-3.0nm，用以形成一阻擋層(blocking layer)。此外，可以提供另一多晶矽犧牲層(多晶矽襯層(polysilicon liner))1102，用於在接下來的蝕刻步驟中保護前述之ONOA層1101。圖15繪示圖14之半導體結構100經過連續共形沈積ONOA層1101及多晶矽襯層1102後之剖面C及D。
接著，在一非等向性蝕刻步驟中移除位於記憶體孔洞901及902底部之部分ONOA層1101及多晶矽襯層1102，藉以暴露出蝕刻停止層104。於本實施例中，記憶體孔洞901係提供於充填導體之通孔1201上方，此些通孔1201允許電連線至位於下方之多條選定的底部字線102。接著於一擊穿蝕刻步驟(punch-through etch step)中移除位在記憶體孔洞901底部的蝕刻停止層104，使得接下來放置於記憶體孔洞901中用來做為局部字線的導體栓(conductor plugs)(例如鎢)，可從底部字線102產生偏壓。於本實施例中，記憶體孔洞901中之導體栓(例如鎢)用來作為局部字線，可以從形成 在記憶體結構100上的字線(頂部字線(top word lines))產生偏壓。圖16繪示圖15之半導體結構100經過擊穿蝕刻步驟以暴露出位在記憶體孔洞901底部並充填導體之通孔1201後之剖面C及D。
接下來移除多晶矽襯層1102，然後共形沈積一黏著層至記憶體孔洞901及902中。黏著層例如是一金屬襯層，如氮化鈦(titanium nitride)。接著進行一充填金屬(例如鎢)之步驟。而後，利用一CMP步驟進行平坦化。圖17繪示圖16之半導體結構100經過充填導體於記憶體孔洞901及902並經過平坦化後之剖面C及D。
頂部字線及其他連線層接著以傳統的方式形成。
前述依照本發明實施例之詳細說明，用以作為示例性說明，並非用於限制本發明，實際上可以在不脫離本發明精神及範圍內，進行多種變化及修正。本發明之保護範圍仍以後附申請專利範圍為依據。
106:第一犧牲層
107-1:高溫氧化層
113-1、114-1:溝槽
301:多(非)晶矽層
302:鍺化矽層
701-1、701-2、701-3:主動堆疊
901-1、901-3、902-1、902-2、902-3:記憶體孔洞
1101:ONOA層
A-A'、B-B':剖面線
X、Y:方向

Claims (33)

  1. 一種水平反或閘記憶體串之三維陣列之製程，包括下列步驟：形成一結構於一基板之一平面上，該結構包括複數個材料層組，該些材料層組分別為一主動層，並且以上下相疊之方式沿實質正交於該基板之該平面之一第一方向配置，該主動層包括：(i)兩層之一第一材料；(ii)一層之一第二材料提供於該兩層之該第一材料之間；及(iii)一隔離層用於分離該主動層與一相鄰主動層；蝕刻複數個第一溝槽穿過該些主動層，各該第一溝槽沿實質平行於該基板之該平面之一第二方向延伸，藉以自該結構形成複數個第一材料堆疊，該些第一材料堆疊分別為一第一主動堆疊；藉由從各該第一主動堆疊之一側壁移除一部分之該第二材料，在各該第一主動堆疊之該第二材料形成複數個第一凹槽；共形沈積(depositing conformally)一層之一第三材料覆蓋於該些第一主動堆疊之該些側壁；沈積一層之一第四材料覆蓋於該第三材料，並且充填於該些第一凹槽；回蝕該第四材料以暴露出位於該些第一主動堆疊之該些側壁上之該第三材料，同時保留一部分之該第四材料於各該第一主動堆疊之各該第一凹槽中，以覆蓋一對應部分之該第三材料；自該些第一主動堆疊之該些側壁移除一暴露部分之該第三材料；以及充填一第五材料於該些第一溝槽。
  2. 如申請專利範圍第1項所述之製程，其中該隔離層包括碳氧化矽(SiOC)。
  3. 如申請專利範圍第1項所述之製程，其中該第二材料包括一矽氧化物(silicon oxide)。
  4. 如申請專利範圍第1項所述之製程，其中該第五材料包括該第二材料。
  5. 如申請專利範圍第1項所述之製程，其中該第三材料包括一具有一第一導電性之半導體材料。
  6. 如申請專利範圍第5項所述之製程，其中該第一材料包括一具有一第二導電性之半導體材料，該第二導電性與該第一導電性相反，其中該第一材料具有高於該第三材料之一摻雜濃度。
  7. 如申請專利範圍第5項所述之製程，其中該第四材料包括碳化矽(silicon carbon)、硼化矽(silicon boron)及鍺化矽(silicon germanium)中之一者。
  8. 如申請專利範圍第7項所述之製程，其中該第三材料及該第四材料首先分別以非晶型沈積，接著經過一退火步驟進行結晶化。
  9. 如申請專利範圍第5項所述之製程，更包括：蝕刻該些第一主動堆疊之該些主動層，以形成複數個第二溝槽穿過該些第一主動堆疊之該些主動層，各該第二溝槽沿該第二方向延伸，藉以自該些第一主動堆疊切割出複數個第二主動堆疊。
  10. 如申請專利範圍第9項所述之製程，更包括：在蝕刻該些第一主動堆疊之該些主動層之該步驟前，提供該第五材料之複數個柱體，各該柱體穿過該些第一主動堆疊之一者並延伸進入該基板。
  11. 如申請專利範圍第10項所述之製程，其中該些柱體在實質正交於該第一方向及該第二方向之一第三方向上以交錯方式配置。
  12. 如申請專利範圍第9項所述之製程，更包括：藉由從各該第二主動堆疊之一側壁移除一部分之該第二材料，在各該第二主動堆疊之該第二材料形成複數個第二凹槽；共形沈積一層之該第三材料覆蓋於該些第二主動堆疊暴露之該些側壁；沈積一層之該第四材料覆蓋位於該些第二主動堆疊暴露之該些側壁上之該第三材料，並且充填於該些第二凹槽；回蝕一暴露部分之該第四材料以暴露出位於該些第二主動堆疊之該些側壁上之該第三材料，同時保留一部分之該第四材料於各該第二主動堆疊之各該第二凹槽中，以覆蓋一對應部分之該第三材料；自該第二主動堆疊之該些側壁移除一暴露部分之該第三材料；以及充填該第五材料於該些第二溝槽。
  13. 如申請專利範圍第12項所述之製程，其中該第一材料包括一犧牲材料，該製程方法更包括：在各該第二主動堆疊之該第二材料形成複數個第二凹槽之該步驟前，由一具有一第二導電性之半導體材料取代該犧牲層，該第二導電性與該第一導電性相反，其中該具有該第二導電性之半導體材料具有高於該第三材料之一摻雜濃度。
  14. 如申請專利範圍第12項所述之製程，各該主動層更包括一層之一犧牲材料，其係接觸於其中一層之該第一材料，該製程方法更包括：在各該第二主動堆疊之該第二材料形成複數個第二凹槽之該步驟前，由一金屬導體取代該犧牲材料。
  15. 如申請專利範圍第12項所述之製程，更包括： 形成複數個豎井於該些第一溝槽及該些第二溝槽中，各該豎井暴露出一部分之該第四材料；及移除該部分之該第四材料以暴露出一對應部分之該第三材料。
  16. 如申請專利範圍第15項所述之製程，更包括：提供一電荷捕捉層於該些豎井之複數個側壁上。
  17. 如申請專利範圍第16項所述之製程，更包括：充填一導電材料於該些豎井。
  18. 如申請專利範圍第15項所述之製程，其中該些豎井依次由一第一蝕刻步驟及一第二蝕刻步驟形成，其中於該第一蝕刻步驟及該第二蝕刻步驟之間，經由該第一蝕刻步驟形成之該些豎井係充填一犧牲材料。
  19. 如申請專利範圍第18項所述之製程，其中該犧牲材料包括碳氧化矽(SiOC)。
  20. 如申請專利範圍第16項所述之製程，更包括：在形成該結構之前，形成複數個第一導體於該平面之上；以及，由該第一蝕刻步驟形成該些豎井後，接著執行：(i)選擇性地挖掘部分之該些豎井以選擇性地暴露出部分之該些第一導體；及(ii)充填複數個第二導體於該些豎井，使得部分之該些第二導體接觸於暴露之該些第一導體。
  21. 如申請專利範圍第20項所述之製程，其中該些第二主動堆疊形成一水平反或閘(horizontal NOR,HNOR)陣列，該水平反或閘陣列中之各該主動層提供用於複數個儲存電晶體之一共同源極區域、一共同汲極區域及一通道區域，該些儲存電晶體係沿該第二方向形成於各該主動層中。
  22. 如申請專利範圍第21項所述之製程，其中該些第一導體及該些第二導 體分別提供該水平反或閘陣列中之該些儲存電晶體一全域字線網路(network of global word lines)及複數個局部字線(local word lines)。
  23. 如申請專利範圍第1項所述之製程，更包括：提供一蝕刻停止層於該結構與該基板之該平面之間。
  24. 如申請專利範圍第5項所述之製程，其中該第一材料包括一犧牲材料，該製程方法更包括：由一具有一第二導電性之半導體材料取代該犧牲材料，該第二導電性與該第一導電性相反，其中該具有該第二導電性之半導體材料具有高於該第三材料之一摻雜濃度。
  25. 如申請專利範圍第5項所述之製程，各該主動層更包括一層之一犧牲材料，其係接觸於其中一層之該第一材料，該製程方法更包括：在複數個第二主動堆疊形成複數個第二凹槽之前，由一金屬導體取代該犧牲材料。
  26. 如申請專利範圍第5項所述之製程，更包括：形成複數個豎井於該些第一溝槽中，各該豎井暴露出一部分之該第四材料；及移除該部分之該四材料以暴露出一對應部分之該第三材料。
  27. 如申請專利範圍第26項所述之製程，更包括：提供一電荷捕捉層於該些豎井之複數個側壁上。
  28. 如申請專利範圍第27項所述之製程，更包括：充填一導電材料於該些豎井。
  29. 如申請專利範圍第27項所述之製程，其中該些豎井依次由一第一蝕刻步驟及一第二蝕刻步驟形成，其中於該第一蝕刻步驟及該第二蝕刻步驟之間，經由該第一蝕刻步驟形成之該些豎井係充填一犧牲材料。
  30. 如申請專利範圍第29項所述之製程，其中該犧牲材料包括碳氧化矽。
  31. 如申請專利範圍第27項所述之製程，更包括：在形成該結構之前，形成複數個第一導體於該平面上；以及，由該第一蝕刻步驟形成該些豎井後，接著執行：(i)選擇性地挖掘部分之該些豎井以選擇性地暴露出部分之該些第一導體；及(ii)充填複數個第二導體於該些豎井，使得部分之該些第二導體接觸於暴露之該些第一導體。
  32. 如申請專利範圍第31項所述之製程，其中該些第一主動堆疊形成一水平反或閘陣列，該水平反或閘陣列中之各該主動層提供用於複數個儲存電晶體之一共同源極區域、一共同汲極區域及一通道區域，該些儲存電晶體係沿著該第二方向形成於各該主動層中。
  33. 如申請專利範圍第32項所述之製程，其中該些第一導體及該些第二導體分別提供該水平反或閘陣列中之該些儲存電晶體一全域字線網路及複數個局部字線。
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