TWI615949B - 三維記憶體元件及其製造方法 - Google Patents

Abstract

提出一種三維記憶體元件的製造方法。於基底上形成交替堆疊的多個絕緣層與多個犧牲層。形成穿過絕緣層與犧牲層的至少一第一開口。於第一開口的側壁所裸露出的犧牲層的表面上形成多個保護層。於第一開口的側壁上形成電荷儲存層，所述電荷儲存層覆蓋保護層。於電荷儲存層上形成通道層。以多個閘極層替換犧牲層與保護層。另提出一種三維記憶體元件。

Description

三維記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種三維記憶體元件及其製造方法。

非揮發性記憶體元件（如，快閃記憶體）由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體元件。

目前業界較常使用的快閃記憶體陣列包括反或閘（NOR）快閃記憶體與反及閘（NAND）快閃記憶體。由於NAND快閃記憶體的結構是使各記憶胞串接在一起，其積集度與面積利用率較NOR快閃記憶體佳，已經廣泛地應用在多種電子產品中。此外，為了進一步地提升記憶體元件的積集度，發展出一種三維NAND快閃記憶體。然而，仍存在許多與三維NAND快閃記憶體相關的挑戰。

本發明提供一種三維記憶體元件的製造方法，可於氮化矽犧牲層移除期間避免電荷儲存層受到含磷酸的蝕刻溶液的破壞，因此改良所形成的三維記憶體元件的效能。

本發明提供一種三維記憶體元件的製造方法，其包括以下步驟。於基底上形成交替堆疊的多個絕緣層與多個犧牲層。形成穿過所述絕緣層與所述犧牲層的至少一第一開口。於所述第一開口的側壁所裸露出的所述犧牲層的表面上形成多個保護層。於所述第一開口的側壁上形成電荷儲存層，所述電荷儲存層覆蓋所述保護層。於所述電荷儲存層上形成通道層。以多個閘極層替換所述犧牲層與所述保護層。

在本發明的一實施例中，所述保護層為矽層。

在本發明的一實施例中，形成所述保護層的步驟包括進行選擇性化學氣相沉積製程。

在本發明的一實施例中，在所述選擇性化學氣相沉積製程中，反應溫度在約300℃至520℃的範圍內，且反應氣體包括矽烷。

在本發明的一實施例中，所述保護層中每一者的最大厚度在約10埃至200埃的範圍內。

在本發明的一實施例中，所述保護層中每一者具有弧狀表面。

在本發明的一實施例中，形成所述通道層的步驟之後，更包括：於所述第一開口的下部形成一隔離層；以及於所述第一開口的上部形成一導體插塞，所述導體插塞與所述通道層接觸。

在本發明的一實施例中，以所述閘極層替換所述犧牲層與所述保護層的步驟包括以下步驟。形成穿過所述絕緣層與所述犧牲層的至少一第二開口。移除所述第二開口所裸露出的所述犧牲層與所述保護層，以形成裸露出部分所述電荷儲存層的多個水平開口。於所述水平開口中填入所述閘極層。

在本發明的一實施例中，所述犧牲層為氮化矽層，且所述保護層為矽層。

在本發明的一實施例中，移除所述犧牲層與所述保護層的步驟包括：以含磷酸的蝕刻溶液移除所述犧牲層；以及以含氨水的蝕刻溶液移除所述保護層。

在本發明的一實施例中，所述閘極層中的每一者包括金屬阻障層以及金屬層。

在本發明的一實施例中，所述閘極層中的每一者更包括金屬絕緣層，所述金屬絕緣層形成於所述金屬阻障層與所述電荷儲存層之間。

本發明另提供一種三維記憶體元件，其包括堆疊結構、電荷儲存層以及通道層。所述堆疊結構配置於基底上且具有穿過所述堆疊結構的至少一開口，其中所述堆疊結構包括交替堆疊的多個絕緣層與多個閘極層，且所述開口所裸露出的所述閘極層相對於所述開口所裸露出的所述絕緣層為凸起的。所述電荷儲存層配置於所述開口的側壁上。所述通道層配置於所述電荷儲存層上。

在本發明的一實施例中，所述開口所裸露出的所述閘極層的端部相對於所述絕緣層的端部突起約10埃至200埃。

在本發明的一實施例中，所述閘極層的端部具有弧狀表面。

在本發明的一實施例中，所述絕緣層的端部具有實質上平坦表面。

在本發明的一實施例中，所述電荷儲存層以及所述通道層均具有波浪狀剖面。

在本發明的一實施例中，所述電荷儲存層包括氧化物-氮化物-氧化物複合層。

在本發明的一實施例中，所述閘極層中的每一者包括金屬阻障層以及金屬層。

在本發明的一實施例中，所述閘極層中的每一者更包括金屬絕緣層，所述金屬絕緣層位於所述金屬阻障層與所述電荷儲存層之間。

基於所述，在本發明的方法中，於電荷儲存層與犧牲層之間形成矽保護層。於移除氮化矽犧牲層期間，此矽保護層可用以保護電荷儲存層免於受到含磷酸的蝕刻溶液的破壞。因此，所形成的三維記憶體元件具有改良的效能。

為讓本發明的所述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至1H是依照本發明一實施例所繪示的一種三維記憶體元件的製造方法的剖面示意圖。

請參照圖1A，於基底100上形成堆疊結構101。基底100可為半導體基底，例如含矽基底。在一實施例中，依據設計需求，可於基底100中形成摻雜區。此外，堆疊結構101包括交替堆疊的多個絕緣層102與多個犧牲層104。在一實施例中，絕緣層102的材料包括氧化矽，犧牲層104的材料包括氮化矽，且其形成方法包括進行多次化學氣相沉積（CVD）製程。

接著，進行圖案化製程，移除部分堆疊結構101，以形成穿過絕緣層102與犧牲層104的一或多個開口106。在一實施例中，在所述圖案化製程期間，也會同時移除掉部分基底100，使得開口106延伸至基底100中。在一實施例中，開口106可具有大致垂直或略微傾斜的側壁，如圖1A所示。請參照圖1B，於開口106的側壁所裸露出的犧牲層104的表面上形成多個保護層108。在一實施例中，形成保護層108的步驟包括進行選擇性化學氣相沉積（selective CVD）製程。在一實施例中，當保護層108為矽層時，選擇性化學氣相沉積製程的反應溫度在約300℃至520℃的範圍內，且反應氣體包括矽烷。上述反應溫度可為（例如但不限於）約300℃、325℃、350℃、375℃、400℃、425℃、450℃、475℃、500℃、520℃，包括任意兩個前述數值之間的任何範圍。上述反應氣體包括SiH ₄、Si ₂H ₆、Si ₃H ₈或其組合。當適當地選用上述反應溫度以及反應氣體時，保護層108（例如矽層）選擇性地僅形成於犧牲層104（例如氮化矽層）上，而不會形成於絕緣層102（例如氧化矽層）上。在一實施例中，保護層108一開始形成為非晶矽層，而在後續的製程步驟中轉化為多晶矽層，例如在形成電荷儲存層112的步驟中轉化為多晶矽層。在另一實施例中，保護層108一開始就形成為多晶矽層。

在一實施例中，保護層108中每一者具有弧狀表面。更具體地說，保護層108中每一者的厚度並非均一，而是在1埃至200埃的範圍內變化。在一實施例中，保護層108中每一者的最大厚度T落在約10埃至200埃的範圍內。上述最大厚度T可為（例如但不限於）約10埃、20埃、30埃、40埃、50埃、60埃、70埃、80埃、90埃、100埃、150埃、200埃，包括任意兩個前述數值之間的任何範圍。在一實施例中，由於保護層108的配置，圖1B的開口106的側壁形成為具有分開的多個凹部R，且保護層108分別嵌入凹部R中。

請參照圖1C，於開口106的側壁上形成電荷儲存層112，且電荷儲存層112覆蓋保護層108以及絕緣層102。在一實施例中，電荷儲存層112為氧化物-氮化物-氧化物（ONO）複合層，其包括氧化矽層109、氮化矽層110以及氧化矽層111。在一實施例中，形成電荷儲存層112的方法包括進行多次化學氣相沉積製程以形成ONO複合材料層，接著，進行非等向性蝕刻製程，以移除部分ONO複合材料層。更具體地說，電荷儲存層112以間隙壁的形式形成於開口106的側壁上，而裸露出開口106的底面。

接著，於電荷儲存層112上形成通道層114。在一實施例中，通道層114的材料包括多晶矽，且其形成方法包括進行化學氣相沉積製程以於堆疊結構101的表面與開口106的表面上形成通道材料層，再移除開口106外的通道材料層。更具體地說，通道層114覆蓋開口106的側面上的電荷儲存層112，並與開口106的底面所裸露出的基底100接觸。

請參照圖1D，於開口106的下部形成隔離層115。在一實施例中，隔離層115的材料包括氧化矽或旋塗式介電材料（spin-on-dielectric，SOD），且其形成方法包括進行化學氣相沉積製程或旋塗法以形成填滿開口106的隔離材料層，再對隔離材料層進行回蝕刻製程。

之後，於開口106的上部形成導體插塞116，且導體插塞116與通道層114接觸。在一實施例中，導體插塞116的材料包括多晶矽，且其形成方法包括進行化學氣相沉積製程以形成填滿開口106的導體材料層，再移除開口106外的導體材料層。

接下來，於堆疊結構101上形成絕緣層117，且絕緣層117覆蓋導體插塞116以及堆疊結構101。在一實施例中，絕緣層117的材料包括氧化矽，且其形成方法包括進行化學氣相沉積製程。

請參照圖1E至圖1G，以多個閘極層126替換犧牲層104與保護層108。在一實施例中，如圖1E所示，進行圖案化製程，移除部分絕緣層117以及部分堆疊結構101，以形成穿過絕緣層117、絕緣層102與犧牲層104的一或多個開口118。在一實施例中，在所述圖案化製程期間，也會同時移除掉部分基底100，使得開口118延伸至基底100中。在一實施例中，開口118可具有大致垂直或略微傾斜的側壁，如圖1E所示。在一實施例中，開口118的底部低於開口106的底部。

接著，如圖1F所示，移除開口118所裸露出的犧牲層104與保護層108，以形成裸露出部分電荷儲存層112的多個水平開口120。在一實施例中，以保護層108作為蝕刻中止層，使用含磷酸（H ₃PO ₄）的蝕刻溶液移除犧牲層104。在一實施例中，於移除犧牲層104之後，以含氨水（NH ₄OH）的蝕刻溶液移除保護層108。

特別要說明的是，在習知的方法中，由於含磷酸的蝕刻溶液對氮化矽/氧化矽的蝕刻選擇率不夠高，因此在移除氮化矽犧牲層的過程中，常會損傷到與氮化矽犧牲層相鄰的ONO電荷儲存層，進而造成儲存效能的降低以及元件的失效。然而，在本發明中，於ONO電荷儲存層與氮化矽犧牲層之間形成矽保護層，可避免電荷儲存層受到含磷酸的蝕刻溶液的破壞。更具體地說，由於氮化矽/矽的蝕刻選擇率相當高，因此於移除氮化矽犧牲層104期間，本發明的矽保護層108可用以保護電荷儲存層112的氧化矽層109及/或氮化矽層110免於受到含磷酸的蝕刻溶液的破壞。

然後，如圖1G所示，於水平開口120中填入閘極層126。在一實施例中，閘極層126中的每一者包括金屬阻障層122以及金屬層124。在一實施例中，金屬阻障層122的材料包括鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合，且其形成方法包括進行化學氣相沉積製程。在一實施例中，金屬層124的材料包括鎢（W），且其形成方法包括進行化學氣相沉積製程。在一實施例中，閘極層126中的每一者更包括金屬絕緣層121，且金屬絕緣層121形成於金屬阻障層122與電荷儲存層112之間。在一實施例中，金屬絕緣層121的材料包括介電常數大於8或甚至大於10的金屬氧化物，如氧化鋁（Al ₂O ₃），且其形成方法包括進行化學氣相沉積製程或原子層沉積（ALD）製程。在一實施例中，上述金屬絕緣層121、金屬阻障層122以及金屬層124不僅填入各水平開口120，更形成於各開口118的表面上，如圖1G所示。

請參照圖1H，移除開口118中的金屬絕緣層121、金屬阻障層122以及金屬層124。接著，於開口118中依序填入絕緣層128、金屬阻障層130以及金屬層132。在一實施例中，絕緣層128的材料包括氧化矽，金屬阻障層130的材料包括氮化鈦，且金屬層132的材料包括鎢。在一實施例中，於所述移除步驟期間，也會移除掉與開口118相鄰的水平開口120中的部分金屬絕緣層121、部分金屬阻障層122以及部分金屬層124，且此空間被後續的絕緣層128所填滿。至此，完成本發明的三維記憶體元件的製作。

以下，將參照圖1H說明本發明的三維記憶體元件的結構。本發明的三維記憶體元件包括堆疊結構127、電荷儲存層112以及通道層114。堆疊結構127配置於基底100上且具有穿過堆疊結構127的至少一開口106。堆疊結構127包括交替堆疊的多個絕緣層102與多個閘極層126，且開口106所裸露出的閘極層126相對於開口106所裸露出的絕緣層102為凸起的。在一實施例中，開口106所裸露出的閘極層126的端部E1相對於絕緣層102的端部E2突起約10埃至200埃。更具體地說，在一實施例中，閘極層126的端部E1具有弧狀表面，且絕緣層102的端部E2具有實質上平坦表面，且閘極層126的端部E1突出絕緣層102的端部E2的距離D在約10埃至200埃的範圍內。上述距離D可為（例如但不限於）約10埃、20埃、30埃、40埃、50埃、60埃、70埃、80埃、90埃、100埃、150埃、200埃，包括任意兩個前述數值之間的任何範圍。

從另一角度來看，開口106的側壁具有分開的多個凹部R，且閘極層126的端部E1嵌入凹部R中。在一實施例中，閘極層126包括可選的金屬絕緣層121、金屬阻障層122以及金屬層124，且部分金屬絕緣層121、部分金屬阻障層122以及部分金屬層124位於開口106的側壁的凹部R中。

電荷儲存層112配置於開口106的側壁上。在一實施例中，電荷儲存層112包括ONO複合層。通道層114配置於電荷儲存層112上。在一實施例中，通道層114包括多晶矽。在一實施例中，由於堆疊結構127中的閘極層126相對於絕緣層102為凸起的，與堆疊結構127相鄰的電荷儲存層112以及通道層114均具有波浪狀剖面（wave-like profile）。在另一實施例中，電荷儲存層112的鄰近堆疊結構127的側面具有波浪狀剖面，而遠離堆疊結構127的側面具有大致上平坦剖面。在一實施例中，電荷儲存層112配置於開口106的側壁上但裸露出開口106的底面，而通道層114配置於開口106的側壁與底面上且與基底100接觸。

在一實施例中，本發明的三維記憶體元件更包括隔離層115以及導體插塞116。隔離層115位於開口106的下部，且通道層114環繞隔離層115。導體插塞116位於開口106的上部且與通道層114接觸。

綜上所述，在本發明的方法中，於ONO電荷儲存層與氮化矽犧牲層之間形成矽保護層，可避免電荷儲存層受到含磷酸的蝕刻溶液的破壞。更具體地說，由於氮化矽/矽的蝕刻選擇率相當高，因此於移除氮化矽犧牲層期間，本發明的矽保護層可用以保護電荷儲存層免於受到含磷酸的蝕刻溶液的破壞。因此，所形成的三維記憶體元件具有改良的效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底

101、127‧‧‧堆疊結構

102、117、128‧‧‧絕緣層

104‧‧‧犧牲層

106、118‧‧‧開口

108‧‧‧保護層

109、111‧‧‧氧化矽層

110‧‧‧氮化矽層

112‧‧‧電荷儲存層

114‧‧‧通道層

115‧‧‧隔離層

116‧‧‧導體插塞

120‧‧‧水平開口

121‧‧‧金屬絕緣層

122、130‧‧‧金屬阻障層

124、132‧‧‧金屬層

126‧‧‧閘極層

D‧‧‧距離

E1、E2‧‧‧端部

R‧‧‧凹部

圖1A至1H是依照本發明一實施例所繪示的一種三維記憶體元件的製造方法的剖面示意圖。

100‧‧‧基底

102、117、128‧‧‧絕緣層

106、118‧‧‧開口

109、111‧‧‧氧化矽層

110‧‧‧氮化矽層

112‧‧‧電荷儲存層

114‧‧‧通道層

115‧‧‧隔離層

116‧‧‧導體插塞

120‧‧‧水平開口

121‧‧‧金屬絕緣層

122、130‧‧‧金屬阻障層

124、132‧‧‧金屬層

126‧‧‧閘極層

127‧‧‧堆疊結構

D‧‧‧距離

E1、E2‧‧‧端部

R‧‧‧凹部

Claims (10)

1. 一種三維記憶體元件的製造方法，包括：於一基底上形成交替堆疊的多個絕緣層與多個犧牲層；形成穿過該些絕緣層與該些犧牲層的至少一第一開口；於該第一開口的側壁所裸露出的該些犧牲層的表面上形成多個保護層，其中該些保護層裸露出該些絕緣層；於該第一開口的側壁上形成一電荷儲存層，該電荷儲存層覆蓋該些保護層；於該電荷儲存層上形成一通道層；以及以多個閘極層替換該些犧牲層與該些保護層，其中該第一開口裸露出的該些閘極層相對於該第一開口裸露出的該些絕緣層為凸起的。
2. 如申請專利範圍第1項所述的三維記憶體元件的製造方法，其中該些保護層為矽層。
3. 如申請專利範圍第1項所述的三維記憶體元件的製造方法，其中形成該些保護層的步驟包括進行一選擇性化學氣相沉積製程。
4. 如申請專利範圍第1項所述的三維記憶體元件的製造方法，其中該些保護層中每一者的最大厚度在10埃至200埃的範圍內。
5. 如申請專利範圍第1項所述的三維記憶體元件的製造方法，其中以該些閘極層替換該些犧牲層與該些保護層的步驟包括：形成穿過該些絕緣層與該些犧牲層的至少一第二開口； 移除該第二開口所裸露出的該些犧牲層與該些保護層，以形成裸露出部分該電荷儲存層的多個水平開口；以及於該些水平開口中填入該些閘極層。
6. 如申請專利範圍第5項所述的三維記憶體元件的製造方法，其中移除該些犧牲層與該些保護層的步驟包括：以含磷酸的蝕刻溶液移除該些犧牲層；以及以含氨水的蝕刻溶液移除該些保護層。
7. 一種三維記憶體元件，包括：一堆疊結構，配置於一基底上且具有穿過該堆疊結構的至少一開口，其中該堆疊結構包括交替堆疊的多個絕緣層與多個閘極層，且該開口所裸露出的該些閘極層相對於該開口所裸露出的該些絕緣層為凸起的；一電荷儲存層，配置於該開口的側壁上；以及一通道層，配置於該電荷儲存層上。
8. 如申請專利範圍第7項所述的三維記憶體元件，其中該開口所裸露出的該些閘極層的端部相對於該些絕緣層的端部突起10埃至200埃。
9. 如申請專利範圍第7項所述的三維記憶體元件，其中該些閘極層的端部具有弧狀表面，且該些絕緣層的端部具有實質上平坦表面。
10. 如申請專利範圍第7項所述的三維記憶體元件，其中該電荷儲存層以及該通道層均具有波浪狀剖面。