TWI635573B

TWI635573B - 記憶元件及其製造方法

Info

Publication number: TWI635573B
Application number: TW106140422A
Authority: TW
Inventors: 張亘亘; 盧棨彬
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-11-22
Filing date: 2017-11-22
Publication date: 2018-09-11
Also published as: TW201926568A

Abstract

一種記憶元件，包括：基底、堆疊層、通道結構、電荷儲存結構、氮化矽層以及緩衝氧化物層。堆疊層配置於基底上。堆疊層包括相互堆疊的多個介電層與多個導體層。通道結構貫穿堆疊層。電荷儲存結構環繞通道結構的側壁。氮化矽層環繞導體層。緩衝氧化物層配置於導體層與氮化矽層之間。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

隨著科技日新月異，電子元件的進步增加了對更大儲存能力的需要。為了滿足高儲存密度（high storage density）的需求，記憶體元件尺寸變得更小而且積集度更高。因此，記憶體元件的型態已從平面型閘極（planar gate）結構的二維記憶體元件（2D memory device）發展到具有垂直通道（vertical channel，VC）結構的三維記憶體元件（3D memory device）。

然而，隨著三維記憶元件的積集度提高，由於高高寬比（High aspect ratio）與複合膜堆疊（Complex film stack）容易導致晶圓翹曲（wafer bow）或晶圓彎曲（wafer distortion）。因此，如何發展出一種高積集度之記憶元件及其製造方法，以避免晶圓翹曲或晶圓彎曲將成為未來重要的一門課題。

本發明提供一種記憶元件及其製造方法，其可避免晶圓翹曲或晶圓彎曲的問題。

本發明提供一種記憶元件，包括：基底、堆疊層、通道結構、電荷儲存結構、氮化矽層以及緩衝氧化物層。堆疊層配置於基底上。堆疊層包括相互堆疊的多個介電層與多個導體層。通道結構貫穿堆疊層。電荷儲存結構環繞通道結構的側壁。氮化矽層環繞導體層。緩衝氧化物層配置於導體層與氮化矽層之間。

本發明提供一種記憶元件的製造方法，其步驟如下。於基底上形成堆疊層，其中所述堆疊層包括相互堆疊的多個第一材料與多個第二材料；於所述堆疊層中形成多個開口，所述開口暴露出所述基底的一部分；於各所述開口中形成電荷儲存結構；於各所述開口中形成通道結構，使得所述電荷儲存結構環繞所述通道結構的側壁；於相鄰兩個通道結構之間的所述堆疊層中形成狹縫（slit），所述狹縫暴露出所述基底的另一部分；進行蝕刻製程，移除所述第二材料，以在所述第一材料之間形成多個空隙；於所述基底上形成氮化矽層，所述氮化矽層共形地覆蓋所述空隙的表面；於所述氮化矽層上形成緩衝氧化物層；以及於所述空隙中形成導體層，使得所述緩衝氧化物層位於所述導體層與所述氮化矽層之間。

基於上述，本發明之記憶元件可在形成氮化矽層之後，於氮化矽層上形成緩衝氧化物層。所述氮化矽層可提升緩衝氧化物層的結晶品質，以降低沉積後退火（post-deposition annealing，PDA）處理的退火溫度，進而避免晶圓翹曲或晶圓彎曲的問題。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1F是本發明第一實施例的記憶元件的製造流程剖面示意圖。

請參照圖1A，提供基底100。基底100包括半導體基底，例如是矽基底。於基底100上形成有堆疊層102。具體來說，堆疊層102包括相互堆疊的多個第一材料104與多個第二材料106。在一實施例中，第一材料104與第二材料106可以是不同的介電材料。舉例來說，第一材料104可以是氧化矽；第二材料106可以是氮化矽。但本發明不以此為限，在其他實施例中，第一材料104可以是氧化矽；第二材料106可以是多晶矽。在一實施例中，第一材料104與第二材料106的數量可以是8層、16層、32層、39層、72層或更多層。

接著，於堆疊層102中形成多個開口10。開口10貫穿堆疊層102，藉此暴露出基底100的一部分。在一實施例中，開口10的形成方法包括對堆疊層102進行圖案化製程。為了使堆疊層102中最底層被完全移除，因此，在進行所述圖案化製程時會移除部分基底100。在此情況下，如圖1A所示，開口10的底面可低於基底100的頂面。

請參照圖1B，於開口10中形成電荷儲存結構108。詳細地說，於基底100上形成電荷儲存材料（未繪示）。所述電荷儲存材料共形地覆蓋開口10的底面與側壁以及堆疊層102的頂面。之後，進行蝕刻製程，以移除開口10的底面上以及堆疊層102的頂面上的電荷儲存材料，使得電荷儲存結構108以類似間隙壁形式形成在開口10的側壁上。在一實施例中，電荷儲存結構108可以是氧化物層/氮化物層/氧化物層（ONO）的複合層。在一實施例中，所述蝕刻製程包括非等向性蝕刻製程，例如是反應性離子蝕刻（RIE）製程。

請參照圖1C，於基底100上形成第一通道材料110。第一通道材料110共形地覆蓋開口10的底面、電荷儲存結構108的表面以及堆疊層102的頂面。在一實施例中，第一通道材料110包括半導體材料，其可例如是多晶矽。第一通道材料110的形成方法例如是化學氣相沉積法（CVD）。

請參照圖1C與圖1D，於開口10中形成介電柱116。介電柱116填入開口10中，且介電柱116的頂面低於堆疊層102的頂面。也就是說，介電柱116並未填滿整個開口10。在一實施例中，介電柱116的材料包括旋塗式介電質（SOD）。之後，於介電柱116上形成第二通道材料112，以覆蓋介電柱116的頂面並延伸覆蓋至堆疊層102的頂面。接著，圖案化第二通道材料112與第一通道材料110，以形成通道結構115。如圖1D所示，通道結構115包括介電柱116以及由第一通道材料110與第二通道材料112所構成的通道層114，其中通道層114包封介電柱116。電荷儲存結構108環繞通道結構115的側壁。在一實施例中，第二通道材料112包括半導體材料，其可例如是多晶矽。第二通道材料112的形成方法例如是CVD。

請參照圖1D與圖1E，於基底100上形成介電層118，以覆蓋堆疊層102的頂面以及通道結構115的表面。在一實施例中，介電層118包括但不限於氧化矽，其形成方法例如是CVD。形成介電層118之後，於相鄰兩個通道結構115之間的堆疊層102中形成狹縫12。狹縫12貫穿介電層118與堆疊層102，且暴露出基底100的一部分。雖然圖1E所繪示的狹縫12的底面與堆疊層102中最底層的底面共平面。但為了使堆疊層102中最底層被完全移除，因此，在形成狹縫12時會移除部分基底100。在此情況下，狹縫12的底面可低於基底100的頂面。

請參照圖1E與圖1F，進行蝕刻製程，移除第二材料106，以在第一材料104之間形成多個空隙16。空隙16橫向暴露出電荷儲存結構108的部分側壁。也就是說，空隙16是由第一材料104與電荷儲存結構108所定義的。在一實施例中，所述蝕刻製程可以是濕式蝕刻製程。舉例來說，當第二材料106為氮化矽時，所述蝕刻製程可以是使用含有磷酸的蝕刻液，並將所述蝕刻液倒入狹縫12中，藉此移除第二材料106。由於所述蝕刻液對於第二材料106具有高蝕刻選擇性，因此，第二材料106可被完全移除，而第一材料104未被移除或僅少量移除。

為了清楚起見，後續圖1G至圖1H皆以圖1F的部分18的放大圖來說明。

請參照圖1G，於基底100上形成氮化矽層120。氮化矽層120可以是連續的層，其共形地覆蓋空隙16的表面且延伸覆蓋第一材料104的側壁與介電層118的表面。在一實施例中，氮化矽層120的形成方法包括原子層沉積（ALD）製程或電漿氮化製程。以所述電漿氮化製程為例來說，由於空隙16所暴露出的第一材料104的表面與電荷儲存結構108的部分側壁皆為氧化矽，因此，所述電漿氮化製程可將氧化矽氮化為氮化矽。在其他實施例中，所述電漿氮化製程亦可將氧化矽氮化為氮氧化矽。也就是說，所述氮化矽層120亦可具有氮氧化矽於其中。在一實施例中，氮化矽層120的厚度介於20埃至50埃之間。在替代實施例中，氮化矽層120的厚度介於20埃至30埃之間。

接著，於氮化矽層120上形成緩衝氧化物層122。緩衝氧化物層122共形地覆蓋氮化矽層120的表面。在一實施例中，緩衝氧化物層122的材料包括高介電常數材料，其介電常數高於氧化矽或4。所述高介電常數材料可例如是氧化鋁、氧化鉿或其組合。緩衝氧化物層122的形成方法可以是ALD製程。

之後，進行退火處理，以提升緩衝氧化物層122的結晶態。在一實施例中，所述退火處理可以是沉積後退火處理，其退火溫度低於1000°C。在替代實施例中，所述退火溫度可介於900°C 至1050°C之間。值得注意的是，相較於氧化矽層，氮化矽層120可提升緩衝氧化物層122的結晶品質，以降低沉積後退火處理的退火溫度，進而避免晶圓翹曲或晶圓彎曲的問題。

請參照圖1G與圖1H，於空隙16中形成導體層124，使得緩衝氧化物層122位於導體層124與氮化矽層120之間。如圖1H所示，氮化矽層120與緩衝氧化物層122環繞導體層124且共形地填入導體層124與第一材料104之間的空間。在一實施例中，導體層124的形成方法包括在基底100上形成導體材料（未繪示）。所述導體材料填滿空隙16中且覆蓋堆疊層102a與介電層118的側壁。之後，進行蝕刻製程，以移除堆疊層102a與介電層118的側壁上的導體材料。為了使堆疊層102a與介電層118的側壁上的導體材料被完全移除，因此，在進行所述蝕刻製程時會移除空隙16中的部分導體材料。在此情況下，如圖1H所示，所形成的導體層124的側壁會內凹於第一材料104的側壁。在一實施例中，導體層124的材料包括金屬、阻障金屬、多晶矽或其組合，其形成可以是CVD或物理氣相沉積法（PVD）。

請參照圖1H，本實施例的記憶元件1包括：基底100、堆疊層102a、通道結構115、電荷儲存結構108、氮化矽層120以及緩衝氧化物層122。堆疊層102a配置於基底100上。堆疊層102a包括相互堆疊的多個第一材料（可例如是介電層）104與多個導體層124。通道結構115貫穿堆疊層102a。電荷儲存結構108環繞通道結構115的側壁。氮化矽層120環繞導體層124。緩衝氧化物層122配置於導體層124與氮化矽層120之間。在一實施例中，記憶元件1可以是環繞式閘極（gate-all-around，GAA）記憶元件。也就是說，導體層124可視為閘極或是字元線，而通道結構115可視為位元線。在替代實施例中，記憶元件1可以是NAND記憶元件。

圖2是本發明第二實施例的記憶元件的剖面示意圖。

請參照圖2，第二實施例的記憶元件2與第一實施例的記憶元件1相似。上述兩者不同之處在於：記憶元件2的導體層224的側壁224S與緩衝氧化物層122的側壁122S共平面。在替代實施例中，導體層224的側壁與第一材料（可例如是介電層）104的側壁共平面。

圖3是本發明第三實施例的記憶元件的剖面示意圖。

請參照圖3，第三實施例的記憶元件3與第一實施例的記憶元件1相似。上述兩者不同之處在於：記憶元件3更包括磊晶層310配置於通道結構115與基底100之間。磊晶層310的形成方法可以是在形成電荷儲存結構108之後（如圖1B所示），於開口10的基底100中磊晶生長磊晶層310。在一實施例中，磊晶層310可以是磊晶矽。磊晶層310可增加導電面積，以降低電阻值。

圖4是實例1與比較例1的氧化鋁移除量與溫度的關係圖。圖5是在固定溫度下，實例2與比較例2的氧化鋁移除量與時間的關係圖。

實例1

在實例1中，提供樣品。所述樣品是在矽基板上形成有厚度為30埃的氮化矽層，並在所述氮化矽層上形成有厚度為45埃的氧化鋁層。接著，對所述樣品進行退火處理。所述退火處理的退火溫度分別為900°C、950°C以及1000°C。所述退火處理的退火時間為30秒。之後，將經退火處理的樣品浸入稀釋氫氟酸（DHF）的溶液（HF：H ₂O＝1：124）中，並浸入10秒鐘。然後，乾燥所述樣品，並測量所述樣品（以下稱為實例1的樣品）的氧化鋁移除量，如圖4所示。

比較例1

在比較例1中，提供樣品（以下稱為比較例1的樣品）。比較例1的樣品是在矽基板上形成有厚度為30埃的氧化矽層，並在所述氧化矽層上形成有厚度為45埃的氧化鋁層。之後，進行與實例1的樣品相同的步驟，亦即進行退火處理、浸入DHF溶液以及測量比較例1的樣品的氧化鋁移除量，如圖4所示。

如圖4所示，在退火溫度為900°C時，比較例1的樣品的氧化鋁移除量（約為13埃）遠大於實例1的樣品的氧化鋁移除量（約為4埃）。也就是說，相較於比較例1，實例1的氧化鋁的結晶品質較佳。

實例2

在實例2中，提供實例1的樣品（其退火處理的退火溫度為950°C）。將所述實例1的樣品再次浸入DHF溶液（HF：H ₂O＝1：124）中，並逐次浸入10秒鐘、10秒鐘、10秒鐘、30秒鐘、30秒鐘、30秒鐘、30秒鐘，並逐次測量所述樣品（以下稱為實例2的樣品）的氧化鋁移除量，如圖5所示。

比較例2

在比較例2中，提供比較例1的樣品（其退火處理的退火溫度為950°C）。之後，進行與實例2的樣品相同的步驟，亦即逐次浸入DHF溶液中並逐次測量所述樣品（以下稱為比較例2的樣品）的氧化鋁移除量，如圖5所示。

如圖5所示，在退火溫度為950°C時，在經過7次的DHF蝕刻後，比較例2的樣品的氧化鋁移除量（約為45埃）遠大於實例2的樣品的氧化鋁移除量（約為7埃）。也就是說，相較於比較例2，實例2的氧化鋁的結晶品質較佳。另一方面，在比較例2中，底層的氧化鋁層（亦即靠近氧化矽層的氧化鋁層）的氧化鋁移除量（約為13.8埃）大於頂層的氧化鋁層（亦即遠離氧化矽層的氧化鋁層）的氧化鋁移除量（約為1.3埃）。在實例2中，底層的氧化鋁層（亦即靠近氮化矽層的氧化鋁層）的氧化鋁移除量（約為1埃）約等於頂層的氧化鋁層（亦即遠離氮化矽層的氧化鋁層）的氧化鋁移除量（約為1.8埃）。也就是說，相較於比較例2，實例2的氧化鋁的結晶均勻度較好。因此，從圖4與圖5的結果可知，在氮化矽層上形成氧化鋁層，其可使得氧化鋁層的結晶品質與結晶均勻度較佳。

綜上所述，本發明之記憶元件可在形成氮化矽層之後，於氮化矽層上形成緩衝氧化物層。所述氮化矽層可提升緩衝氧化物層的結晶品質，以降低沉積後退火處理的退火溫度，進而避免晶圓翹曲或晶圓彎曲的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

1、2、3‧‧‧記憶元件

10‧‧‧開口

12‧‧‧狹縫

16‧‧‧空隙

18‧‧‧部分

100‧‧‧基底

102、102a‧‧‧堆疊層

104‧‧‧第一材料

106‧‧‧第二材料

108‧‧‧電荷儲存結構

110‧‧‧第一通道材料

112‧‧‧第二通道材料

112S‧‧‧側壁

114‧‧‧通道層

115‧‧‧通道結構

116‧‧‧介電柱

118‧‧‧介電層

120‧‧‧氮化矽層

122‧‧‧緩衝氧化物層

124、224‧‧‧導體層

224S‧‧‧側壁

310‧‧‧磊晶層

圖1A至圖1H是本發明第一實施例的記憶元件的製造流程剖面示意圖。圖2是本發明第二實施例的記憶元件的剖面示意圖。圖3是本發明第三實施例的記憶元件的剖面示意圖。圖4是實例1與比較例1的氧化鋁移除量與溫度的關係圖。圖5是在固定溫度下，實例2與比較例2的氧化鋁移除量與時間的關係圖。

Claims

一種記憶元件，包括：堆疊層，配置於基底上，其中所述堆疊層包括相互堆疊的多個介電層與多個導體層；通道結構，貫穿所述堆疊層；電荷儲存結構，環繞所述通道結構的側壁；氮化矽層，環繞所述導體層，其中所述氮化矽層直接接觸所述電荷儲存結構；以及緩衝氧化物層，配置於所述導體層與所述氮化矽層之間。
如申請專利範圍第1項所述的記憶元件，更包括磊晶層，配置於所述通道結構與所述基底之間。
如申請專利範圍第1項所述的記憶元件，其中所述緩衝氧化物層的材料包括高介電常數材料，其介電常數高於氧化矽。
如申請專利範圍第1項所述的記憶元件，其中所述氮化矽層的厚度介於20埃至50埃之間。
如申請專利範圍第1項所述的記憶元件，其中所述氮化矽層為連續的層，其共形地填入所述導體層與所述介電層之間的空間。
如申請專利範圍第1項所述的記憶元件，其中所述導體層的側壁與所述緩衝氧化物層的側壁為共平面。
如申請專利範圍第1項所述的記憶元件，其中所述導體層的側壁內凹於所述介電層的側壁。
一種記憶元件的製造方法，包括：於基底上形成堆疊層，其中所述堆疊層包括相互堆疊的多個第一材料與多個第二材料；於所述堆疊層中形成多個開口，所述開口暴露出所述基底的一部分；於各所述開口中形成電荷儲存結構；於各所述開口中形成通道結構，使得所述電荷儲存結構環繞所述通道結構的側壁；於相鄰兩個通道結構之間的所述堆疊層中形成狹縫(slit)，所述狹縫暴露出所述基底的另一部分；進行蝕刻製程，移除所述第二材料，以在所述第一材料之間形成多個空隙；於所述基底上形成氮化矽層，所述氮化矽層共形地覆蓋所述空隙的表面，其中所述氮化矽層直接接觸所述電荷儲存結構；於所述氮化矽層上形成緩衝氧化物層；以及於所述空隙中形成導體層，使得所述緩衝氧化物層位於所述導體層與所述氮化矽層之間。
如申請專利範圍第8項所述的記憶元件的製造方法，其中於所述開口中形成所述電荷儲存結構與所述通道結構的步驟包括：於所述基底上形成電荷儲存材料，所述電荷儲存材料共形地覆蓋所述開口的底面與側壁；移除所述開口的所述底面上的所述電荷儲存材料；於所述基底上形成第一通道材料，所述第一通道材料共形地覆蓋所述開口的所述底面與所述電荷儲存材料的表面；以及於所述開口中形成介電柱，其中所述介電柱的頂面低於所述堆疊層的頂面；以及於所述介電柱上形成第二通道材料，以覆蓋所述介電柱的頂面。
如申請專利範圍第9項所述的記憶元件的製造方法，於所述基底上形成所述第一通道材料之前，更包括形成磊晶層，其位於所述第一通道材料與所述基底之間。