TW201628194A

TW201628194A - 三維垂直通道反及閘記憶體之源線生成

Info

Publication number: TW201628194A
Application number: TW104102639A
Authority: TW
Inventors: 賴二琨
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-01-27
Filing date: 2015-01-27
Publication date: 2016-08-01
Also published as: TWI608619B

Abstract

　　一種記憶裝置包括以一絕緣材料分隔開之複數個導電條堆疊。記憶裝置包括複數個導電條之至少一底層、複數個中間層及一頂層。一參考導體設置於導電條之底層與一基板之間的一層中，參考導體以一絕緣材料層電性絕緣於基板，並以另一絕緣材料層電性絕緣於導電條之底層。複數個垂直主動條設置於導電條堆疊之間並與基板及參考導體電性接觸。複數個電荷儲存結構設置於複數個介面區中，此些介面區位於導電條堆疊中之中間層中的導電條的複數個側表面與垂直主動條的複數個交叉點。一偏壓迴路可配置為提供不同的複數個偏壓安排至參考導體與基板。

Description

三維垂直通道反及閘記憶體之源線生成

【0001】

本揭露技術有關於高密度記憶裝置，特別是有關於多層記憶胞排列以提供一三維陣列之一種記憶裝置。

【0002】

三維記憶裝置已經開發出多種配置，此些配置包括以絕緣材料分隔之導電條堆疊，以及堆疊間的垂直主動條。記憶胞包括電荷儲存結構並設置於堆疊中之複數導電條的層與垂直主動條之間的介面區。在三維記憶結構中，如Samsung, pp., 192 - 193, VLSI Tech. 2009所述，其中一個字元線切口係經由相鄰通道多晶矽插塞間的導電條堆疊蝕刻，接著經由通過字元線切口而進行N型佈植至P型基板中以形成用於導電條堆疊的通用源線（common source line，CSL）。然而N型佈植與P型基板之間的接面外形難以控制，且佈植過程中相對低的摻雜濃度導致形成之通用源線其阻抗的提高。

【0003】

期望提供一三維積體電路記憶裝置技術，提供一具有低阻抗、改善通用源線與基板之間接面外形的通用源線。

【0004】

一種記憶裝置，包括一基板及複數個以絕緣材料分隔開的導電條堆疊。一參考導體設置於導電條堆疊與基板之間的一層中，參考導體以一絕緣材料層電性絕緣於基板，並以另一絕緣材料層電性絕緣於導電條堆疊。複數個垂直主動條設置於導電條堆疊之間並與基板及參考導體電性接觸。複數個PN介面可以形成於垂直主動條與基板之間的複數個介面區，其中垂直主動條與基板電性接觸。複數個電荷儲存結構設置於複數個介面區中，此些介面區位於導電條堆疊中之導電條的側表面與垂直主動條的複數個交叉點。

【0005】

基板可為隔離井。記憶裝置可包括一偏壓迴路，偏壓迴路連接參考導體、隔離井、導電條堆疊中之導電條、以及垂直主動條。偏壓迴路可配置為提供不同的複數個偏壓安排至參考導體與基板。基板可包括P型半導體材料，且參考導體可包括N型半導體材料。

【0006】

一垂直導電元件可連接至參考導體，此垂直導電元件係配置正交於導電條堆疊並絕緣於導電條堆疊。

【0007】

記憶裝置可包括一矽化物層，矽化物層位於導電條堆疊之至少一頂層中之導電條的側表面上與一底層中之導電條之側表面上，及／或參考導體之頂表面。

【0008】

本揭露內容亦提供上述記憶裝置之製造方法。

【0009】

本揭露內容之其他方面以及優點可於以下之圖式說明、詳細敘述與專利申請範圍所述。

【0062】

100‧‧‧記憶裝置
200‧‧‧積體電路
258‧‧‧面解碼裝置
259‧‧‧串選擇線
260‧‧‧記憶陣列
261‧‧‧列解碼裝置
262‧‧‧字元線
263‧‧‧行解碼裝置
264‧‧‧位元線
265‧‧‧匯流排
266‧‧‧區塊
267‧‧‧數據匯流排
268‧‧‧偏壓迴路
269‧‧‧狀態機
271‧‧‧數據輸入線
272‧‧‧數據輸出線
274‧‧‧電路
310 - 380‧‧‧步驟
400、2100‧‧‧記憶裝置
405、475、1180、2105、2175、2780‧‧‧絕緣層
410、2110‧‧‧基板
420、2120‧‧‧參考導體
430‧‧‧底層
431 - 434‧‧‧底導電條
440 - 460、2130 - 2170‧‧‧犧牲層
461m - 464m、2330‧‧‧記憶層
470‧‧‧頂層
471 - 474‧‧‧頂導電條
480、2180‧‧‧硬遮罩
510、520、2210、2220‧‧‧第一開口
621、622‧‧‧氧化矽材料層
635 - 638、675 - 678‧‧‧閘極介電層
710、720、1660、2060、2310、2320、3160‧‧‧分隔層
910、910a、910b、920、920a、920b、2510、2510a、2510b、2520、2520a、2520b‧‧‧垂直主動條
915、925‧‧‧空氣間隙
1210、2810‧‧‧第二開口
1305、2905‧‧‧水平開口
1541 - 1544、1551 - 1554、1561 - 1564、3031 - 3034、3041 - 3044、3051 - 3054、3061 - 3064、3071 - 3074‧‧‧導電條
1670、2070、3370‧‧‧垂直導電元件
1800、3220‧‧‧矽化物層
1810‧‧‧凹陷區域

【0010】

第1圖為根據本揭露內容之一實施例之三維記憶裝置之剖面圖。
第2圖為根據本揭露內容之一實施例之一積體電路之簡化方塊圖。
第3圖為一記憶裝置之製造方法之流程圖。
第4圖至第16圖為根據本揭露內容一實施例之一記憶裝置之製造方法之流程圖。
第17圖至第20圖為第4圖至第16圖所述之製造流程之變化之流程圖。
第21圖至第33圖根據本揭露內容另一實施例之一記憶裝置之製造方法流程圖。

【0011】

本發明之實施例之詳細說明係參照圖式。下列描述將典型地參照具體結構的實施例與方法。然而應該理解的是，無意將技術限制於公開的實施例與方法，該技術亦可由其他的特徵、元素、方法與實施例來實踐。所挑選的實施例被描述以說明本發明，但並不限於此範圍，此範圍應由專利申請範圍定義。本領域中之普通技術人員當認知下述描述之等效變形。各實施例中相似的元素通常會賦予一相似的標號。

【0012】

第1圖為根據本揭露內容一實施例於X-Z平面上表示之三維記憶裝置之剖面圖。如第1圖之範例所說明，記憶裝置100包括基板（例如是基板410）及複數個用絕緣材料（例如是絕緣層405）分隔開之導電條堆疊，記憶裝置100包括導電條之至少一底層（例如是底層430）、複數個中間層（例如是中間層1541 - 1544、1551 - 1554、1561 - 1564）及一頂層（例如是頂層470）。參考導體（例如是參考導體420）設置於導電條堆疊與基板之間的一層中，參考導體以一絕緣材層料電性絕緣於基板，並以另一絕緣材料層電性絕緣於導電條堆疊。垂直主動條（例如是垂直主動條910、920）設置於導電條堆疊與參考導體之間並與基板及參考導體電性接觸。複數個電荷儲存結構（例如是電荷儲存結構461m、462m、463m、464m）設置於複數個介面區中，此些介面區位於導電條堆疊中之導電條的側表面與垂直主動條的複數個交叉點。

【0013】

垂直導電元件（例如是垂直導電元件2070）可連接至參考導體（例如是參考導體420），此垂直導電元件係配置正交於導電條堆疊並經由分隔層（例如是分隔層2060）與導電條堆疊電性絕緣。記憶裝置可包括矽化物層（例如是矽化物層1800），位於導電條堆疊中之至少一頂層（例如是頂層470）中之導電條的側表面上與一底層（例如是底層430）中之導電條的側表面上，及／或於參考導體之頂表面。

【0014】

導電條堆疊中之導電條沿Y方向設置並垂直於X-Z平面，並連接至記憶裝置中之解碼電路。記憶裝置可包括一上覆圖樣導電層（未繪示於圖中）連接垂直主動條，上覆圖樣導電層可包括複數個與感應電路耦合的整體位元線。

【0015】

第2圖為根據本發明之實施例之積體電路之簡化方塊圖。於第2圖所示之範例，積體電路200包括記憶胞串之一垂直通道記憶陣列（例如記憶陣列260）。積體電路200包括由絕緣材料電性絕緣之複數個導電條堆疊，包括複數個導電條之至少一底層、複數個中間層及一頂層。參考導體設置於導電條之底層與基板之間的一層中，以一絕緣材料層與基板電性絕緣，以另一絕緣材料層與底層電性絕緣。垂直主動條設置於導電條堆疊與參考導體之間，並與基板及參考導體電性接觸。電荷儲存結構設置於複數個介面區中，此些介面區位於導電條堆疊中之中間層的導電條的側表面與垂直主動條的複數個交叉點。

【0016】

列解碼裝置261耦合至複數條字元線262，並沿著記憶陣列260之列排列。行解碼裝置263耦合至複數條位元線264，並沿著記憶陣列260之行排列，以讀取及編程記憶陣列260中之記憶胞之數據。面解碼裝置258耦合至串選擇線259上之記憶陣列260中的複數個層。於匯流排265上提供了位址給行解碼裝置263、列解碼裝置261與面解碼裝置258。本實施例中，區塊266中的感測放大器／數據輸入結構透過數據匯流排267耦合至行解碼裝置263。來自積體電路200上之輸入／輸出埠或是積體電路200內部或外部之其他數據來源的數據，係經由數據輸入線271提供至區塊266中之數據輸入結構。於所述實施例中，其他電路274被包括於積體電路之上，例如通用處理器或專用應用電路，或由可編程電阻單元陣列支持之提供系統單晶片（system-on-a-chip）功能之模組之組合。來自區塊266中的感測放大器的數據，係經由數據輸出線272提供至積體電路200上之輸入／輸出埠，或至其他對積體電路200內部或外部的數據目的地。

【0017】

本實施例之控制器使用偏壓安排狀態機269控制由偏壓迴路268中一或多個電壓供應器提供之偏壓安排供應電壓之應用，例如編程、讀寫與抹除電壓。此控制器可由本領域中已知之專用邏輯迴路實施。於另一實施例中，此控制器包括通用處理器，可於相同之積體電路實施，其執行電腦程序以控制裝置之操作。於又另一實施例中，一專用邏輯迴路與一通用處理器之組合可用於控制器之實施。

【0018】

第3圖為一垂直通道結構之製造方法之流程圖。此方法首先形成參考導體於基板上，參考導體係以一絕緣材料層與基板電性絕緣（步驟310）。於一實施例中，基板包括P型半導體材料且參考導體包括N型半導體材料。複數個由絕緣層隔離開的犧牲層形成於參考導體上（步驟320）。蝕刻犧牲層至停止於參考導體上以形成複數個第一開口（步驟330）。蝕刻第一開口中之參考導體至停止於基板上（步驟340）。然後形成複數個垂直主動條於第一開口中，其中垂直主動條與基板及參考導體係電性接觸（步驟350）。蝕刻犧牲層至停止於參考導體上以形成複數個第二開口於垂直主動條之間，並暴露犧牲層（步驟360）。移除暴露於第二開口之犧牲層以形成複數個水平開口於絕緣層之間（步驟370）。複數導電條堆疊形成於水平開口中（步驟380）。

【0019】

該方法可包括形成分隔層於第二開口中之側表面上，以及使用導電材料填充第二開口以形成垂直導電元件，垂直導電元件連接參考導體。

【0020】

該方法更可包括形成偏壓電路，偏壓電路連接參考導體、基板、導電條堆疊中之導電條以及垂直主動條，偏壓迴路配置為提供不同的複數個偏壓安排至參考導體與基板。

【0021】

步驟320可包括形成至少一頂導電層於複數犧牲層之上，以及形成一底導電層於犧牲層與參考導體中間，並以絕緣層分隔開。步驟330可包括蝕刻至少一頂導電層及底導電層以形成第一開口。

【0022】

於一實施例中，閘極介電層可形成於第一開口中之至少一頂導電層與一底導電層之側表面上，及第一開口中之參考導體上。於蝕刻參考導體以形成第一開口之前，接著可形成分隔層於犧牲層之側表面上及至少一頂導電層與底導電層之側表面上之閘極介電層上。

【0023】

形成複數個導電條堆疊於水平開口中之前，可形成一記憶層於水平開口中的分隔層上，其中導電條堆疊的導電條的側表面接觸記憶層。矽化物層可形成於第二開口中之至少一頂導電層與底導電層之側表面上，及第二開口中之參考導體的頂表面上。

【0024】

閘極介電層之組成可與記憶層之組成不同。閘極介電層可包括氧化矽。由快閃記憶體技術可知，記憶層可包括一多層介電電荷儲存結構，包括例如ONO（氧化物─氮化物─氧化物）、ONONO（氧化物─氮化物─氧化物─氮化物─氧化物）、SONOS（矽─氧化物─氮化物─氧化物─矽）、BE-SONOS（能隙工程矽氧化氮氧化矽）、TANOS（氮化鉭、氧化鋁、氮化矽、氧化矽、矽）以及MA BE-SONOS（金屬高-k帶間隙-工程矽氧化氮氧化矽）。於其他實施例中，記憶層可以是介電電荷捕捉結構，例如描述於共同申請案：美國專利14/309,622，標題為Bandgap-Engineered Memory with Multiple Charge Trapping Layers Storing Charge，由呂函庭發明；該申請案係以引用形式併入，如同於此完整描述。

【0025】

於另一實施例中，記憶層可形成於第一開口中犧牲層之側表面上，於蝕刻第一開口中之記憶層之前可形成分隔層於第一開口中的記憶層之上，其中導電條堆疊中之導電條之側表面接觸記憶層。

【0026】

第4圖至第16圖為根據本揭露內容一實施例之一記憶裝置之製造方法之流程圖。第4圖描述一部分組裝的記憶裝置的X-Z平面剖面圖。如第4圖所述之範例中，記憶裝置400包括參考導體（例如是參考導體420），位於基板（例如是基板410）上並以一絕緣材料層（例如是絕緣層405）與基板電性絕緣。記憶裝置包括用以形成字元線（word lines，WL）的複數個犧牲層（例如是犧牲層440、450、460）、位於犧牲層之上並用以形成串選擇線（string select lines，SSL）的頂導電層（例如是頂層470）以及位於犧牲層與參考導體間並用以形成接地選擇線（ground select lines，GSL）的底導電層（例如是底層430）。犧牲層與導電層由絕緣層（例如是絕緣層405）分隔。硬遮罩（例如是硬遮罩480）設置於犧牲層與導電層上，用以圖案化犧牲層與導電層，並與頂導電層（例如是頂層470）以一絕緣材料層（例如是絕緣層475）電性絕緣。

【0027】

硬遮罩（例如是硬遮罩480）與犧牲層（例如是犧牲層440、450、460）可包括氮化矽。頂導電層（例如是頂層470）、底導電層（例如是底層430）以及參考導體（例如是參考導體420）可包括N型半導體材料。基板（例如是基板410）可包括P型半導體材料。

【0028】

第5圖為根據本揭露內容一實施例之流程中蝕刻犧牲層與導電層至停止於參考導體（例如是參考導體420）上以形成第一開口（例如是第一開口510、520）後之階段。舉例而言，犧牲層與導電層可使用反應性離子蝕刻法（reactive ion etching，RIE）蝕刻。第一開口之蝕刻係穿過犧牲層（例如是犧牲層440、450、460）、頂導電層（例如是頂層470）以及底導電層（例如是底層430）。第一開口可用於形成複數個垂直主動條。

【0029】

第6圖為根據本揭露內容一實施例之流程中於第一開口（例如是第一開口510、520）中頂導電層之側表面上形成閘極介電層（例如是閘極介電層675、676、677、678）與底導電層之側表面上形成閘極介電層（例如是閘極介電層635、636、637、638）之後之階段。閘極介電層可包括氧化矽材料層。閘極介電層之厚度可為約7奈米。舉例而言，可以800°C至900°C之間的溫度在頂導電層（例如是頂層470）上與底導電層（例如是底層430）上進行熱氧化以形成氧化矽層。經過熱氧化的結果，亦形成氧化矽材料層（例如是氧化矽材料層621、622）於第一開口（例如第一開口510、520）中的參考導體（例如是參考導體420）上。氧化矽層並未形成於犧牲層（例如犧牲層440、450、460）上或硬遮罩（例如是硬遮罩480）上。

【0030】

第7圖為根據本揭露內容一實施例之流程中於第一開口中之犧牲層及硬遮罩之側表面上、以及至少一頂導電層與底導電層的側表面上之閘極介電層上形成分隔層（例如是分隔層710、720）後之階段。犧牲層與硬遮罩可包括氮化矽。分隔層可包括P型或本質半導體，並可作為形成於記憶裝置中的記憶胞中之通道區域的一部分。

【0031】

第8圖為根據本揭露內容一實施例之流程中蝕刻參考導體上的氧化矽材料層（例如是氧化矽材料層621、622）、參考導體（例如是參考導體420）以及第一開口中介於參考導體與基板間之絕緣層（例如是絕緣層405）至停止於基板（例如是基板410）上之後之階段。

【0032】

第9圖為根據本揭露內容一實施例之流程中於第一開口中形成垂直主動條（例如是垂直主動條910、920）後之階段。垂直主動條與基板（例如是基板410）及參考導體（例如是參考導體420）電性接觸。於另一實施例中，如第9A圖所示之範例，垂直通道結構可以「通心粉」樣式呈現，其中可於第一開口（例如是第一開口510、520）內左側之垂直主動條（例如是垂直主動條910a、920a）與右側之垂直主動條（例如是垂直主動條910b、920b）之間形成空氣間隙（例如是空氣間隙915、925）。空氣間隙可抑制造成3D垂直通道結構中Z方向擾動之通道間耦合。

【0033】

第10圖為根據本揭露內容一實施例之流程中移除硬遮罩（例如是硬遮罩480）後之階段，舉例而言可使用化學機械平坦技術（chemical mechanical planarization，CMP），至停止於硬遮罩下之絕緣層（例如是絕緣層475）。

【0034】

第11圖為根據本揭露內容一實施例之流程中沉積一絕緣材料層（例如是絕緣層1180）後之階段，例如使用氧化材料，以在接下來的圖案化步驟中保護垂直主動條（例如是垂直主動條910、920）及第一開口中之分隔層（例如是分隔層710、720），其中垂直主動條與分隔層可形成記憶裝置中之記憶胞之通道區域的一部分。

【0035】

第12圖為根據本揭露內容一實施例之流程中蝕刻犧牲層與導電層至停止於參考導體（例如是參考導體420）上以於複數個垂直主動條中之相鄰垂直主動條（例如是垂直主動條910、920）之間形成第二開口（例如是第二開口1210）後之階段。犧牲層（例如是犧牲層440、450、460）經由第二開口而暴露。導電條之一頂層（例如是頂導電條471至474）以及導電條之一底層（例如是底導電條431至434）因而形成，其中頂層和底層之導電條均接觸閘極介電層（例如是閘極介電層675 - 678、635 - 638）。頂層和底層之導電條均沿Y方向而與X-Z平面垂直。

【0036】

第13圖為根據本揭露內容一實施例之流程中移除經由第二開口而暴露之犧牲層以於絕緣層（例如是絕緣層405）間形成水平開口（例如是水平開口1305）之後之階段。流程之此階段留下附著於分隔層（例如是分隔層710、720）之絕緣層，而水平開口（例如是水平開口1305）係介於其間。水平開口1305可用來形成字元線（WL）。犧牲層可由以磷酸（H₃ PO₄ ）作為蝕刻劑的蝕刻程序移除。磷酸對於用於犧牲層中的氮化矽材料、用於絕緣層中的氧化物材料以及用於頂導電層與底導電層中的N+多晶矽具有高選擇性。

【0037】

第14圖為根據本揭露內容一實施例之流程中於水平開口中之分隔層（例如是分隔層710、720）上形成記憶層（例如是記憶層461m、462m、463m、464m）後之階段。由快閃記憶體技術可知，記憶層可包括多層介電電荷儲存結構，包括通道層、捕捉層及阻隔層。記憶層可包括例如快閃記憶體技術所知的ONO（氧化物─氮化物─氧化物）、ONONO（氧化物─氮化物─氧化物─氮化物─氧化物）、SONOS（矽─氧化物─氮化物─氧化物─矽）、BE-SONOS（能隙工程矽氧化氮氧化矽）、TANOS（氮化鉭、氧化鋁、氮化矽、氧化矽、矽）以及MA BE-SONOS（金屬高-k帶間隙-工程矽氧化氮氧化矽）。

【0038】

第15圖為根據本揭露內容一實施例之流程中通過第二開口（例如是第二開口1210）沉積導電材料於記憶層之上以形成導電條（例如是導電條1541 - 1544、1551 - 1554、1561 - 1564）之堆疊於水平開口中後之階段。導電材料可包括鈦、氮化鈦、鉭、氮化鉭、鎢、及銅。導電條堆疊之導電條之側表面接觸記憶層。導電條沿Y方向而與X-Z平面垂直。

【0039】

第16圖為根據本揭露內容一實施例之流程中於第二開口中之側表面上形成分隔層（例如是分隔層1660）、並將導電材料填入第二開口以形成連接至參考導體（例如是參考導體420）之垂直導電元件（例如是垂直導電元件1670）後之階段。垂直導電元件（例如是垂直導電元件1670）可包括氮化鈦、鎢、氮化鉭或銅，而分隔層可包括氧化材料以將垂直導電元件與導電條（例如是導電條1541 - 1544、1551 - 1554、1561 - 1564）絕緣。

【0040】

第17圖至第20圖為根據本揭露內容一實施例之如第4圖至第16圖所述之範例流程之變化之流程圖。此變化包括於第二開口中導電層之側表面上與參考導體之頂表面上形成矽化物層，以降低導電層與參考導體之電阻。第17圖為根據本揭露內容一實施例之變化之流程中對第15圖所示階段之半成品記憶裝置給予均質蝕刻後之階段。均質蝕刻的結果造成，於第二開口（例如是第二開口1210）中之記憶層被移除。所以第二開口（例如是第二開口1210）中之頂導電層（例如是頂層470）之側表面、底導電層（例如是底層430）之側表面、以及參考導體（例如是參考導體420）之頂表面暴露。均質蝕刻的結果造成，第二開口（例如是第二開口1210）中之絕緣材料層（例如是絕緣層405、475）係有輕微縮回。

【0041】

第18圖為根據本揭露內容一實施例變化之流程中於第二開口（例如是第二開口1210）中之頂導電層（例如是頂層470）之側表面上、底導電層（例如是底層430）之側表面上、以及參考導體（例如是參考導體420）之頂表面上形成矽化物層（例如是矽化物層1800）之後之階段。矽化物層可包括鈦、鈷、以及鎳。形成矽化物層的結果造成，導電條（例如是導電條1541 - 1544、1551 - 1554、1561 - 1564）係有輕微縮回而留下凹陷區域（例如是凹陷區域1810）。

【0042】

第19圖為根據本揭露內容一實施例變化之流程中通過第二開口（例如是第二開口1210）將凹陷區域（例如是凹陷區域1810）以其他導電材料填封。舉例來說，用於填封凹陷區域的導電材料可與用於形成導電條（例如是導電條1541 - 1544、1551 - 1554、1561 - 1564）於水平開口中的導電材料相同。

【0043】

20圖為根據本揭露內容一實施例變化之流程中於第二開口（例如是第二開口1210）之側表面上形成分隔層（例如是分隔層2060）、並將導電材料填入第二開口中以形成連接至參考導體（例如是參考導體420）之垂直導電元件（例如是垂直導電元件2070）之後之階段，其中矽化物層（例如是矽化物層1800）形成於參考導體（例如是參考導體420）之頂表面上。垂直導電元件（例如是垂直導電元件2070）可包括氮化鈦或鎢，而分隔層可包括氧化材料以將垂直導電元件（例如是垂直導電元件2070）與導電條（例如是導電條1541 - 1544、1551 - 1554、1561 - 1564）絕緣。

【0044】

記憶裝置可包括連接至基板（例如是第1圖之基板410）的一偏壓迴路（例如是第2圖之偏壓迴路268）、參考導體（例如是參考導體420）、導電條之一底層（例如是底層430，接地選擇線(GSL)）、多個中間層（例如是導電條1541 - 1544、1551 - 1554、1561 - 1564，字元線）及一頂層（例如是頂層470，串選擇線(SSL)）、以及垂直主動條（例如是垂直主動條910、920，位元線(BL)）。此偏壓迴路可配置為提供不同的複數個偏壓安排至參考導體與基板。編程偏壓安排可參照下列例子理解，其中V_pgm 為施加至連接串記憶胞中所選擇之記憶胞之一個字元線之編程電壓，而V_pass 為施加至連接串記憶胞中未選擇之記憶胞之字元線之導通電壓。
　　選擇之位元線：0 V
　　未選擇之位元線：3.3 V
　　選擇之串選擇線：3.3 V
　　未選擇之串選擇線：0 V
　　選擇之字元線：V_pgm
　　選擇之字元線：V_pass
　　接地選擇線(GSL)：0 V
　　參考導體上之N+源接觸端：0 V
　　P型基板源側：0 V（PN二極體關閉）
　　被P基板環繞之深N井：20 V或0 V

【0045】

讀取偏壓安排可參照下列例子理解：
　　選擇之位元線：1 V
　　未選擇之位元線：0 V
　　選擇之串選擇線：3.3 V
　　未選擇之串選擇線：0 V
　　選擇之字元線：V_ref
　　選擇之字元線：V_pass
　　接地選擇線：3.3 V
　　參考導體上之N+源接觸端：0 V
　　P型基板源側：0 V（PN二極體關閉）
　　被P基板環繞之深N井：20 V或0 V

【0046】

區塊抹除偏壓安排可參照下列例子理解：
　　所有位元線：浮接（floating）
　　所有串選擇線：浮接或6~8 V間以防止抹除
　　所有字元線：0 V
　　所有接地選擇線：浮接或6~8 V間以防止抹除
　　參考導體上之N+源接觸端：浮接
　　P型基板源側：20 V
　　被P基板環繞之深N井：20 V

【0047】

一控制器，於實施例中係為偏壓安排狀態機（例如是第2圖之狀態機269），此控制器提供訊號以控制由偏壓迴路（例如是第2圖之偏壓迴路268）中之一或多個電壓供應器提供之偏壓安排供應電壓之應用，以進行本文所描述的各種操作，包括於記憶陣列（例如是第2圖之記憶陣列260）中編程、讀取和抹除數據之操作。

【0048】

第21圖至第33圖為根據本揭露內容另一實施例之一記憶裝置之製造方法流程圖。第21圖為根據本揭露內容另一實施例之一部分組裝的記憶裝置的X-Z平面剖面圖。如第21圖所述之範例中，記憶裝置2100包括參考導體（例如是參考導體2120），位於基板（例如是基板2110）上並係以一絕緣材料層（例如是絕緣層2105）與基板電性絕緣。此記憶裝置包括複數個犧牲層（例如是犧牲層2130、2140、2150、2160、2170），用以形成字元線（WL）、串選擇線（SSL）、以及接地選擇線（GSL）。犧牲層與導電層由絕緣層（例如是絕緣層2105）分隔。硬遮罩（例如是硬遮罩2180）位於犧牲層與導電層之上，用以圖案化犧牲層與導電層，且硬遮罩經由一絕緣材料層（例如是絕緣層2175）與犧牲層（例如是犧牲層2130 - 2170）分隔開。

【0049】

硬遮罩（例如是硬遮罩2180）與犧牲層（例如是犧牲層2130 - 2170）可包括氮化矽。參考導體（例如是參考導體2120）可包括N型半導體材料。基板（例如是基板2110）可包括P型半導體材料。

【0050】

第22圖為根據本揭露內容另一實施例之流程中蝕刻犧牲層至停止於參考導體（例如是參考導體2120）上以形成第一開口（例如是第一開口2210、2220）後之階段。舉例而言，犧牲層可使用反應性離子蝕刻法（RIE）蝕刻。第一開口之蝕刻係穿過犧牲層（例如是犧牲層2130 - 2170）。第一開口可用於形成複數個垂直主動條。

【0051】

第23圖為根據本揭露內容另一實施例之流程中於第一開口中之犧牲層的側表面上形成記憶層（例如是記憶層2330）、以及於第一開口中之記憶層上形成分隔層（例如是分隔層2310、2320）後之階段。犧牲層（例如是犧牲層2130 - 2170）之側表面接觸記憶層。記憶層可包括參照第14圖所描述之材料。犧牲層與硬遮罩可包括氮化矽。分隔層可包括P型或本質半導體，並可作為形成於記憶裝置中的記憶胞中之通道區域的一部分。

【0052】

第24圖為根據本揭露內容另一實施例之流程中蝕刻第一開口（例如是第一開口2120）中之參考導體以及第一開口中介於參考導體與基板之絕緣層（例如是絕緣層2105）至停止於基板（例如是基板2110）上之後之階段。

【0053】

第25圖為根據本揭露內容另一實施例之流程中於第一開口中形成垂直主動條（例如是垂直主動條2510、2520）後之階段。垂直主動條與基板（例如是基板2110）及參考導體（例如是參考導體2120）電性接觸。於另一實施例中，如第25A圖所示之範例，垂直通道結構可以「通心粉」樣式呈現，其中可於第一開口（例如是第一開口2210、2220）內左側之垂直主動條（例如是垂直主動條2510a、2520a）與右側之垂直主動條（例如是垂直主動條2510b、2520b）之間形成空氣間隙（例如是空氣間隙2515、2525）。空氣間隙可抑制造成三維垂直通道結構中Z方向擾動之通道間耦合。

【0054】

第26圖為根據本揭露內容另一實施例之流程中移除硬遮罩（例如是硬遮罩2180）後之階段，舉例而言可使用化學機械平坦技術（CMP）至停止於硬遮罩下之絕緣層（例如是絕緣層2175）。

【0055】

第27圖為根據本揭露內容另一實施例之流程中沉積一絕緣材料層（例如是絕緣層2780）後之階段，例如使用氧化材料，以在接下來的圖案化步驟中保護垂直主動條（例如是垂直主動條2510、2520）及第一開口中之分隔層（例如是分隔層2310、2320），其中垂直主動條與分隔層可形成記憶裝置中之記憶胞之通道區域的一部分。

【0056】

第28圖為根據本揭露內容另一實施例之流程中蝕刻犧牲層至停止於參考導體（例如是參考導體2120）上以於複數個垂直主動條中之相鄰垂直主動條（例如是垂直主動條2510、2520）之間形成第二開口（例如是第二開口2810）後之階段。犧牲層（例如是犧牲層2130 - 2170）經由第二開口而暴露。

【0057】

第29圖為根據本揭露內容另一實施例之流程中移除經由第二開口而暴露之犧牲層以於絕緣層（例如是絕緣層2105）之間形成水平開口（例如是水平開口2905）之後之階段。此階段留下附著於記憶層（例如是記憶層2330）之絕緣層（例如記憶層2105），而水平開口（例如是水平開口2905）係介於其間。水平開口2905可用來形成串選擇線（SSL）、字元線（WL）、以及接地選擇線（GSL）。犧牲層可由以磷酸（H₃ PO₄ ）作為蝕刻劑的蝕刻程序移除。磷酸對於用於犧牲層中的氮化矽材料和用於絕緣層中的氧化物材料具有高選擇性。

【0058】

第30圖為根據本揭露內容另一實施例之流程中通過第二開口（例如是第二開口2810）沉積導電材料於記憶層（例如是記憶層2330）之上以形成導電條（例如是導電條3031 - 3034、3041 - 3044、3051 - 3054、3061 - 3064、3071 - 3074）之堆疊於水平開口中後之階段。舉例而言，導電條堆疊中之頂層的導電條（例如是導電條3071 - 3074）可作為串選擇線（SSL），中間層的導電條（例如是導電條3041 - 3044、3051 - 3054、3061 - 3064）可作為字元線（WL），底層的導電條（例如是導電條3031 - 3034）可作為接地選擇線（GSL）。導電材料可包括鈦、氮化鈦、鉭、氮化鉭、鎢、及銅。導電條堆疊之導電條之側表面接觸記憶層。導電條沿Y方向而與X-Z平面垂直。

【0059】

第31圖為根據本揭露內容另一實施例之流程中於第二開口中之側表面上形成分隔層（例如是分隔層3160）後之階段。第32圖為根據本揭露內容另一實施例之流程中於分隔層（例如是分隔層3160）之間之第二開口中的參考導體的頂表面上形成矽化物層（例如是矽化物層3220）後之階段。矽化物層（例如是矽化物層3220）可降低參考導體（例如是參考導體2120）之電阻。

【0060】

第33圖為根據本揭露內容另一實施例之流程中將導電材料填入第二開口中以形成連接至參考導體（例如是參考導體2120）之垂直導電元件（例如是垂直導電元件3370）之後之階段。垂直導電元件（例如是垂直導電元件3370）可包括氮化鈦、鎢、氮化鉭或銅，而分隔層（例如是分隔層3160）可包括氧化材料，以將垂直導電元件與導電條（例如是導電條3031 - 3034、3041 - 3044、3051 - 3054、3061 - 3064、3071 - 3074）之堆疊電性絕緣。

【0061】

繼續該製造過程以完成一三維記憶陣列。雖然本技術乃參照上述所選的實施例與範例詳細公開，然而應知道這些範例僅是意在說明而非意圖限制。可想而知，本領域技術人員易於對此做出改進與組合，其改進與組合均包括在本發明之技術精神與下列請求項的範圍內。

100‧‧‧記憶裝置

405、475‧‧‧絕緣層

410‧‧‧基板

420‧‧‧參考導體

430‧‧‧底層

461m-464m‧‧‧記憶層

470‧‧‧頂層

910、920‧‧‧垂直主動條

1541-1544、1551-1554、1561-1564‧‧‧導電條

1800‧‧‧矽化物層

2060‧‧‧分隔層

2070‧‧‧垂直導電元件

Claims

【第1項】

一種記憶裝置包括一記憶胞串陣列，包括：
　　一基板；
　　複數個導電條堆疊，以一絕緣材料分隔開；
　　一參考導體，設置於該些導電條堆疊與該基板之間的一層中，該參考導體係以一絕緣材料層電性絕緣於該基板，該參考導體係以另一絕緣材料層電性絕緣於該些導電條堆疊；
　　複數個垂直主動條，位於該些導電條堆疊之間，該些垂直主動條與該基板及該參考導體係電性接觸；以及
　　複數個電荷儲存結構，位於複數個介面區中，該些介面區位於該些導電條堆疊中之複數個導電條的複數個側表面與該些垂直主動條的複數個交叉點。
【第2項】

如申請專利範圍第1項所述之記憶裝置，更包括：
　　複數個PN介面，位於介於該些垂直主動條與該基板之間的複數個介面區，其中該些垂直主動條與該基板電性接觸。
【第3項】

如申請專利範圍第1項所述之記憶裝置，其中該基板係為一隔離井，該記憶裝置包括：
　　一偏壓迴路，連接該參考導體、該隔離井、該些導電條堆疊中之該些導電條、及該些垂直主動條，該偏壓迴路係配置為提供不同的複數個偏壓安排至該參考導體與該基板。
【第4項】

如申請專利範圍第1項所述之記憶裝置，其中該基板包括一P型半導體材料，該參考導體包括一N型半導體材料。
【第5項】

如申請專利範圍第1項所述之記憶裝置，更包括：
　　一垂直導電元件，連接至該參考導體，該垂直導電元件係配置正交於該些導電條堆疊並絕緣於該些導電條堆疊。
【第6項】

如申請專利範圍第1項所述之記憶裝置，更包括：
　　一矽化物層，位於該些導電條堆疊中之至少一頂層中之該些導電條的該些側表面上與至少一底層中的該些導電條之該些側表面上。
【第7項】

如申請專利範圍第1項所述之記憶裝置，更包括：
　　一矽化物層，位於該參考導體之一頂表面上。
【第8項】

一種記憶裝置之製造方法，包括：
　　形成一參考導體於一基板上，該參考導體係以一絕緣材料層電性絕緣於該基板；
　　形成複數個犧牲層於該參考導體上，該些犧牲層係經由複數個絕緣層隔離開來；
　　蝕刻該些犧牲層至停止於該參考導體上以形成複數個第一開口；
　　蝕刻該些第一開口中之該參考導體至停止於該基板上；
　　形成複數垂直主動條於該些第一開口中，其中該些垂直主動條與該基板及該參考導體係電性接觸；
　　蝕刻該些犧牲層至停止於該參考導體上以形成複數個第二開口於該些垂直主動條之間，並暴露該些犧牲層；
　　移除暴露於該些第二開口之該些犧牲層以形成複數個水平開口於該些絕緣層之間；以及
　　形成複數個導電條堆疊於該些水平開口中。
【第9項】

如申請專利範圍第8項所述之製造方法，更包括：
　　形成複數個分隔層於該些第二開口中之複數個側表面上；以及
　　以一導電材料填充該些第二開口以形成複數個垂直導電元件，該些垂直導電元件連接於該參考導體。
【第10項】

如申請專利範圍第8項所述之製造方法，其中該基板係為一隔離井，該製造方法包括：
　　形成一偏壓迴路連接該參考導體、該隔離井、該些導電條堆疊中之複數個導電條、以及該些垂直主動條，該偏壓迴路係配置為提供不同的複數個偏壓安排至該參考導體與該基板。
【第11項】

如申請專利範圍第8項所述之製造方法，其中該基板包括一P型半導體材料，以及該參考導體包括一N型半導體材料。
【第12項】

如申請專利範圍第8項所述之製造方法，更包括：
　　形成至少一頂導電層於該些犧牲層之上，以及形成一底導電層形成於該些犧牲層與該參考導體之間，該至少一頂導電層與該底導電層以該些絕緣層分隔開來；以及
　　於蝕刻該些犧牲層時，蝕刻該至少一頂導電層及該底導電層以形成該些第一開口；
　　形成一閘極介電層於該些第一開口中之該至少一頂導電層與該底導電層之複數個側表面上及該參考導體上；以及
　　於蝕刻該些第一開口中之該參考導體之前，形成複數個分隔層於該些犧牲層之複數個側表面上與該至少一頂導電層與該底導電層之該些側表面上之該閘極介電層。
【第13項】

如申請專利範圍第12項所述之製造方法，更包括：
　　於形成該些導電條堆疊於該些水平開口中之前，形成一記憶層於該些水平開口中的該些分隔層上，其中該些導電條堆疊中的複數個導電條的複數個側表面接觸該記憶層。
【第14項】

如申請專利範圍第12項所述之製造方法，更包括：
　　形成一矽化物層於該些第二開口中之該至少一頂導電層與該底導電層之該些側表面上、及於該些第二開口中之該參考導體的一頂表面上。
【第15項】

如申請專利範圍第8項所述之製造方法，更包括：
　　形成一記憶層於該些第一開口中之該些犧牲層之複數個側表面上；以及
　　於蝕刻該些第一開口中之該參考導體之前，形成複數個分隔層於該些第一開口中之該記憶層上，其中該些導電條堆疊中的複數個導電條的複數個側表面接觸該記憶層。