TWI496249B - 三維反及快閃記憶體 - Google Patents

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Description

三維反及快閃記憶體
本發明是關於高密度記憶裝置，特別是關於多層記憶胞平面排列於其中，以提供一三維(3D)陣列的記憶裝置。
隨著積體電路中裝置的臨界尺寸縮小至常見的記憶胞技術的界限，設計者一直在尋找用以堆疊多個記憶胞平面的技術，以達到更大的儲存容量，並降低每位元的成本。舉例而言，Lai等人(Lai,et al.,“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory,”IEEE Int'l Electron Devices Meeting,11-13 Dec.2006)及Jung等人(Jung et al.,“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,”IEEE Int'l Electron Devices Meeting,11-13 Dec.2006)將薄膜電晶體技術應用於電荷捕捉記憶體技術。
此外，Johnson等人(Johnson et al.,“512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory cells,”IEEE J.of Solid-State Circuits,vol.38,no.11,Nov.2003)已將交點陣列技術(cross-point array technique)應用於反熔絲型記 憶體(anti-fuse memory)。在Johnson等人敘述的設計中，係提供字元線及位元線的多個層，其中記憶元件位於交點。記憶元件包括一P+多晶矽陽極及一N-多晶矽陰極，多晶矽陽極連接至字元線，N-多晶矽陰極連接至位元線，陽極與陰極係由反熔絲型材料分隔。
在Lai等人、Jung等人及Johnson等人所述的製程中，對於各記憶體層具有數個關鍵性的光微影(lithography)步驟。如此一來，製造裝置所需之關鍵性光微影步驟的數目係因實行的層數而加乘。於是，雖然使用三維陣列而達成較高密度的好處，較高的製造成本限制了此一技術的使用。
Tanaka等人(Tanaka et al.,“Bit Cost Scalable Technology with Punch and Plug Process for Ultra High density Flash Memory,”2007 Symposium on VLSI Technology Digest of Technical Papers,12-14 June 2007,pages14-15)敘述了另一種於電荷捕捉記憶體技術中提供垂直反及(NAND)記憶胞的結構。Tanaka等人所敘述的結構包含一具有以類似於反及閘極的方式運作之垂直通道的多閘極場效應電晶體結構，使用矽-氧-氮-氧-矽(Silicon-Oxide-Nitride-Oxide-Silicon,SONOS)電荷捕捉技術，以於每個閘極/垂直通道介面建立一儲存點(storage site)。此一記憶結構係以安排作為多閘極記憶胞之垂直通道的一半導體材料柱(pillar)為基礎，具有鄰接於基板之一下方選擇閘極，及在頂部之一上方選擇閘極。多個水平控制閘極係使用與柱相交之平面電極層形成。用於控制閘極的平面電極層不需要關鍵性的光微影技 術，從而節省成本。然而，各個垂直記憶胞需要許多關鍵性的光微影步驟。並且，依此方式可層疊的控制閘極有數目限制，由垂直通道之導電性及所使用的寫入和抹除處理等之類的因素所決定。
希望提供一種低成本之用於三維積體電路記憶體的陣列，包含可信且微小的記憶元件。
一種記憶裝置，包含複數個記憶胞之複數個反及串列的一陣列。此一裝置包含一積體電路基板及複數個堆疊，堆疊由絕緣材料分隔之複數個導電條構成，堆疊包含導電條之至少一底部平面、導電條之多個中間平面及導電條之一頂部平面。
複數個位元線結構係正交排列於複數個堆疊上方並具有與堆疊共形之複數個表面，位元線結構包含複數個堆疊間半導體體元件位於堆疊之間，及複數個連結元件位於堆疊上方並連接堆疊間半導體體元件。記憶裝置包含複數個串列選擇開關及複數個參考選擇開關，串列選擇開關位在堆疊間半導體體元件與導電條之頂部平面之間的複數個介面區域，參考選擇開關位在堆疊間半導體體元件與導電條之底部平面之間的複數個介面區域。
記憶裝置包含複數個電荷儲存結構，位於堆疊中複數個中間平面中之導電條的複數個側表面與複數個位元線結構之堆疊間半導體體元件之間的複數個交點的複數個介面區域。
於此處所述之技術的一方面，一參考導體係設置在 導電條之底部平面與基板之間。至少一參考線結構係正交排列於複數個堆疊上方，至少一參考線結構包含複數個堆疊間垂直導電元件位於堆疊之間並與參考導體電性連通。至少一參考線結構也包含複數個連結元件位於該些堆疊上方並連接堆疊間垂直導電元件。堆疊間垂直導電元件可具有高於堆疊間半導體體元件的導電性。
於此處所述之技術的另一方面，至少某些在複數個堆疊中的導電條包括一矽本體(silicon body)，具有矽化物層位於矽本體之相對於電荷儲存結構所設置之側表面的一側上。
也提供製造此處所描述之記憶裝置的方法。
本發明之其他方面及優點，可參照所附之圖式和下列的詳細說明與申請專利範圍。
100‧‧‧記憶裝置
101‧‧‧底部閘極
110、1210、1211、1212、2210、2220、2230、2240‧‧‧堆疊
120、1520、2490、2791、2792‧‧‧堆疊間半導體體元件
130、150、361、362、363、431~438、440、460、480、531~538、540、560、580、660、680、1530、1550、1861、1862、1863‧‧‧連結元件
140、1540‧‧‧堆疊間垂直導電元件
160、1560‧‧‧參考導體
170、190‧‧‧開關
180‧‧‧交點
211~216、411~416、421~426、511~516、521~526、722、724：752、754、962‧‧‧字元線
231~238、964‧‧‧位元線
240‧‧‧源極線
251、451‧‧‧位元線接觸點
255、455‧‧‧源極線接觸點
281~288‧‧‧第一上方線
290‧‧‧第二上方層
371、372、373、471~474、491~494、571~574、591~594、671~674、691~694、1871、1872、1873‧‧‧層間連接件
410、510、1910‧‧‧第一組
420、520、1920‧‧‧第二組
430、530‧‧‧群組
602~608、762、764、1939、1941、1959、1961、3112、3114、3116、3118、3122、3124、3126、3128、3132、3134、3136、3138、3142、3144、3146、3148‧‧‧側壁矽化物形成體
609、2395‧‧‧區域
610、620‧‧‧組
611~613、621~623、1930、1940、1950、1960、3111、3113、3115、3117、3121、3123、3125、3127、3131、3133、3135、3137、3141、3143、3145、3147‧‧‧導電條
615、617、625、627‧‧‧區塊
710、730、740‧‧‧介電電荷儲存層
770‧‧‧氧化物材料
812、814‧‧‧閘極
820‧‧‧垂直通道
832、834‧‧‧電荷儲存結構
840、1610、1710‧‧‧箭號
958‧‧‧平面解碼器
959‧‧‧串列選擇線
960‧‧‧記憶陣列
961‧‧‧列解碼器
963‧‧‧行解碼器
965‧‧‧匯流排
966、968‧‧‧區塊
967‧‧‧資料匯流排
969‧‧‧狀態機
971‧‧‧資料輸入線
972‧‧‧資料輸出線
974‧‧‧其他電路
975‧‧‧積體電路
1009~1080‧‧‧方塊
1101‧‧‧輔助閘極導體
1105、1905、2480、2505‧‧‧絕緣材料
1110、1120、1130、1140‧‧‧層
1310、2390、2990‧‧‧記憶體層
1410‧‧‧層
1915‧‧‧間隙
1931、1933、1943、1945、1951、1953、1963、1965‧‧‧導電條
2090、3290‧‧‧過渡金屬層
2501‧‧‧參考導體層
2510、2520、2530、2540‧‧‧犧牲層
2691、2692、2790、2801‧‧‧開口
3090‧‧‧第一導電材料
3101‧‧‧溝槽
BL‧‧‧位元線
CS‧‧‧共同源極
GSL‧‧‧接地選擇線
SL‧‧‧源極線
SSL‧‧‧串列選擇線
WL、WL0、WLN-1‧‧‧字元線
第1圖為一三維記憶裝置的示意圖。
第2圖為對應第1圖所示三維示意圖之俯視視角的佈局圖。
第3圖為一包含解碼結構之三維記憶裝置的示意圖。
第4圖為對應第3圖所示三維示意圖之俯視視角的佈局圖。
第5圖為第4圖所示佈局圖之替代佈局圖。
第6圖為繪示字元線側壁矽化物形成體的佈局圖。
第7圖為繪示在一雙閘極垂直通道結構中字元線側壁矽化物形成體的三維示意圖。
第8圖為繪示一垂直通道結構的三維示意圖。
第9圖為根據本發明一實施例之一積體電路的簡化方塊圖。
第10圖為繪示製造一雙閘極垂直通道結構之方法的流程圖。
第11至18圖為繪示雙閘極垂直通道結構之一例示製造流程的示意圖。
第19至24圖為繪示在一垂直通道結構中形成側壁矽化物之一實施例之一例示製造流程的示意圖。
第25至33圖為繪示在一垂直通道結構中形成側壁矽化物之另一實施例之一例示製造流程的示意圖。
以下將參照第1至33圖，提供對於本發明實施例的詳細說明。
第1圖為一三維(3D)的記憶裝置100的示意圖。記憶裝置100包含記憶胞反及(NAND)串列之一陣列，且可為一雙閘極垂直通道記憶陣列(Double-Gate Vertical Channel memory array,DGVC)。記憶裝置100包含一積體電路基板及多個由絕緣材料所分隔之導電條構成的堆疊，堆疊包含導電條之至少一底部平面(GSL)、導電條之多個中間平面(WLs)及導電條之一頂部平面(SSLs)。在第1圖所示的例子中，一個堆疊110包含導電條之一底部平面(GSL)、自WL0至WLN-1之導電條之多個中間平面(WLs)及導電條之一頂部平面(SSLs)，其中N可為8、16、32、64等等。
多個位元線結構係正交排列於多個堆疊上方，並具有與堆疊共形(conformal)之表面，位元線結構包含複數個堆疊間 半導體體元件(inter-stack semiconductor body element)120及複數個連結元件(linking element)130，堆疊間半導體體元件120位於堆疊之間，連結元件130位於堆疊上方並連接堆疊間半導體體元件120。此例中的連結元件130包括一半導體，例如多晶矽，該半導體具有相對高之摻雜濃度，因此連結元件130具有高於堆疊間半導體體元件120的導電性，用以提供通道區予堆疊中之記憶胞。
記憶裝置包含電荷儲存結構，位於交點180之介面區域，交點180位於堆疊中多個中間平面(WLs)中之導電條的側表面與多個位元線結構的堆疊間半導體體元件120之間。在所描述的例子中，位在交點180的記憶胞係於垂直、雙閘極的反及串列中，其中，在單一堆疊間半導體體元件兩側之導電條表現為雙閘極，且記憶胞可以為了讀取、抹除和寫入作業而被共同操作。
一參考導體(reference conductor)160係設置在導電條之底部平面(GSL)與積體電路基板(未示於此)之間。至少一參考線結構(reference line strucure)係正交排列於多個堆疊上方，參考線結構包含複數個堆疊間垂直導電元件(inter-stack vertical conductive element)140及複數個連結元件150，堆疊間垂直導電元件140位於堆疊之間並與參考導體160係電性連通(electrical communication)，連結元件150位於堆疊110上方並連接堆疊間垂直導電元件140。堆疊間垂直導電元件140可具有高於堆疊間半導體體元件120的導電性(conductivity)。
記憶裝置包含串列選擇開關(string select switch)190及參考選擇開關(reference select switch)170，串列選擇開關190位在堆疊間半導體體元件120與導電條之頂部平面之間的介面區域，參考選擇開關170位在堆疊間半導體體元件120與導電條之底部平面(GSL)之間的介面區域。在某些例子中，電荷儲存結構的介電層可作為開關170、190的閘極介電層。
記憶裝置包含一第一上方導電層(未示於此)，連接至多個位元線結構，第一上方導電層包含多條總體位元線(global bit line)，總體位元線耦接至感測電路(sensing circuit)。記憶裝置也包含一第二上方導電層(未示於此)，第二上方導電層可被圖案化，且可位於圖案化的第一上方導電層的上方或下方。第二上方導電層係連接至至少一參考線結構，舉例而言，此一連接係藉由接觸連結元件150。圖案化的第二上方導電層可將至少一參考線結構連接至一參考電壓源(reference voltage source)，或連接至用以提供參考電壓的電路。
在第1圖所示的例子中，位元線結構的連結元件130包含重摻雜N型半導體(N+摻雜半導體)材料。位元線結構的堆疊間半導體體元件120包含輕度摻雜半導體材料。在第1圖所示的例子中，參考導體160包含N+摻雜半導體材料，至少一參考線結構的連結元件150包含N+摻雜半導體材料。至少一參考線結構的堆疊間垂直導電元件140也包含N+摻雜半導體材料。或者，在其他實施態樣中，金屬或金屬化合物可取代摻雜半導體。
在一實施例中，為減少參考導體160的電阻，記憶裝置可包含一底部閘極101，底部閘極101靠近參考導體160。在讀取作業時，底部閘極101能夠藉由施加至位於下方之基板中之摻雜井或其他位於下方之圖案化導體結構的合適通過電壓來導通(turn on)，增加參考導體160的導電性。
第2圖為對應第1圖所示三維示意圖之俯視視角的佈局圖。位元線231~234及位元線235~238對應至多個位元線結構(第1圖)中的連結元件130。源極線240對應至至少一參考線結構(第1圖)中的連結元件150；其他源極線可沿著陣列設置於間隔之中。位元線(Bit Line,BL)及源極線(Source Line,SL)係正交排列於字元線(Word Line,WL)211~216上方，字元線係位在多個導電條之中間平面中。雖然在源極線240的各側只繪示了4條位元線，在源極線240各側可以有任何數目的位元線。舉例而言，在源極線240的各側可以有8條或16條位元線。
在第2圖所示的例子中，記憶裝置包含一第一上方層，第一上方層包含第一上方線281~288。第一上方導電層可包含金屬、摻雜半導體或材料之組合。第一上方線281~288係經由位元線接觸點(contact)251直接地連接至位元線231~238，以最低化位元線的負載電阻(loading resistance)。如在此所述，位元線231~238對應至多個位元線結構(第1圖)中的連結元件130，如此，第一上方導電層連接至該些位元線結構。第一上方導電層可包含多條總體位元線，總體位元線耦接至感測電路(未示於此)。 位元線接觸點251的位置為一例之代表。位元線接觸點的實體佈局可為週期性或非週期性，為達成更佳的微影曝光，其中可提供較規則的佈局。
在第2圖所示的例子中，記憶裝置包含一第二上方層290。第二上方導電層可包含金屬、摻雜半導體或材料之組合。第二上方層290係經由源極線接觸點255直接地連接至源極線240，以最低化源極線的負載電阻。如在此所述，源極線240對應至至少一參考線結構(第1圖)中的連結元件150，如此，第二上方導電層連接至該至少一參考線結構。第二上方導電層可耦接至一參考電壓源(未示於此)。源極線接觸點255的位置為一例之代表。源極線接觸點的實體佈局可為週期性或非週期性，為達成更佳的微影曝光，其中可提供較規則的佈局。
至少一參考線結構中的堆疊間垂直導電元件140(第1圖)可具有大於位元線結構中之堆疊間半導體體元件120(第1圖)的剖面面積。對應地，源極線接觸點255可具有大於位元線接觸點251的剖面面積。
第3圖為一三維記憶裝置的示意圖，包含對於導電條中之用於水平字元線及接地選擇線結構的接墊(pad)區域的描繪，接墊區域係用於階狀式地接觸上方解碼電路。導電條之頂部平面中的串列選擇線(String Selection Line,SSL)係獨立地耦接至串列選擇線解碼電路，並由串列選擇線解碼電路所控制。
中間平面(WLs)中的導電條及底部平面(GSL)中的 導電條係連接在一起，以減少解碼面積和連帶的記憶裝置的整體尺寸。頂部平面(SSL)中的導電條係獨立地解碼，以允許正確的位元線解碼。
記憶裝置可包含連結元件及層間連接件(interlayer connector)，連結元件例如連結元件361及362，提供接墊區域與中間平面(WL)中之字元線之組的連接，層間連接件例如層間連接件371及372，耦接至連結元件361及362中的著陸區(landing area)，其中連結元件包含開口，耦接至較低處之中間平面中的著陸區的層間連接件延伸穿過該些開口。著陸區係位於層間連接件底面與連結元件頂面之間的介面區域。
如第3圖所繪示，用於多個中間平面中多個層之字元線之組的層間連接件係排列成一階狀結構。據此，層間連接件371及372係連接至多個中間平面中二個不同的層的著陸區。階狀結構可形成於一字元線解碼區中，字元線解碼區靠近記憶胞反及串列之陣列之區域的邊界及周邊電路區域的邊界。
在第3圖所示的例子中，記憶裝置包含連結元件及層間連接件，連結元件例如是一連結元件363，連接導電條之底部平面(GSL)中之接地選擇線(Ground Selection Line,GSL)之組，層間連接件例如是一層間連接件373，耦接至底部平面中之連結元件的著陸區，其中層間連接件延伸穿過中間平面(WLs)中之連結元件的開口。著陸區係位於層間連接件(例如層間連接件373)底面與連結元件(例如連結元件363)頂面之間的介面區域。
第4圖為對應第3圖所示三維示意圖之俯視視角的佈局圖。在第4圖所示的例子中，位元線結構中之連結元件431~438的一群組430，及至少一參考線結構中至少一連結元件440，係正交排列於中間平面(WL)中之字元線的一第一組410及中間平面(WL)中之字元線之鄰接的一第二組420上方。位元線結構中的連結元件431~438作為位元線。至少一參考線結構中的連結元件440作為源極線。在第4圖所示的例子中，位元線接觸點451將位元線結構中的連結元件431~438直接地連接至第一上方線(例如第2圖中的281~288)。源極線接觸點455將至少一參考線結構中的連結元件440直接地連接至第二上方層(例如第2圖中的290)。位元線接觸點及源極線接觸點的位置為一例之示意。實際上位元線接觸點及源極線接觸點相對於字元線的實體佈局可為週期性或非週期性，為達成更佳的微影曝光，其中可提供較規則的佈局。
群組430包含中間平面(WL)中之字元線411~416的一第一組410，及中間平面(WL)中之字元線421~426的一第二組420。第一組410的成員係藉由一連結元件耦接在一起，連結元件提供一接墊，層間連接件471~474之各者接觸接墊上的著陸區。類似於此，第二組420的成員係藉由一連結元件耦接在一起，連結元件提供一接墊，層間連接件491~494之各者接觸接墊上的著陸區。
用於第一組410的層間連接件471~474係平行於群 組430中的位元線排列於群組430之一側。用於第二組420的層間連接件491~494係排列於群組430之相同側。導電條之頂部平面中對應至第一組410及第二組420的串列選擇線，係由群組430之相反於層間連接件的一側，耦接至串列選擇線解碼電路(未示於此)。
連結元件460連接用於記憶胞區塊一水平面(level)之一單一的圖案化字元線結構中的第一組410的字元線。層間連接件471~474係耦接至連結元件460中的著陸區及字元線解碼電路(未示於此)。類似於此，連結元件480連接第二組420中的字元線。層間連接件491~494係耦接至連結元件480中的著陸區及字元線解碼電路。著陸區係位於層間連接件底面與連結元件頂面之間的介面區域。
如在此對於第3圖所作之敘述，用於多個中間平面中多個層之字元線之組的層間連接件係排列成階狀結構並接觸接墊(例如連結元件460、480)。據此，層間連接件471~474可連接至多個中間平面中四個不同層的著陸區，層間連接件491~494可連接至多個中間平面中相同、或不同的四個不同層的著陸區。
雖然如第4圖所繪示，第一組410及第二組420各包含6條字元線，各組中可以有更多條字元線。舉例而言，第一組410及第二組420可各包含8、16或32條字元線。類似於此，雖然至少一參考線結構中之連結元件440的各側只繪示了4條位元線，連結元件440的各側可以有更多條位元線。舉例而言，連 結元件440的各側可有8條或16條位元線。
第4圖所示的佈局可重複於水平和垂直方向。
第5圖為一替代性的佈局圖。對於第4圖所作的敘述大致上皆可用於第5圖。在第5圖所示的例子中，位元線結構中之連結元件531~538的一群組530，及至少一參考線結構中之至少一連結元件540，係正交排列於中間平面(WL)中字元線511~516的一第一組510及中間平面(WL)中鄰接之字元線521~526的一第二組520上方。位元線結構中的連結元件531~538作為位元線。至少一參考線結構中的連結元件540作為源極線。
用於第一組510的層間連接件571~574係於群組530之一側排列在連結元件560。用於第二組520的層間連接件591~594係在群組530之相反的另一側排列於連結元件580。
導電條之頂部平面中對應至第一組510的串列選擇線，係由群組530之與用於字元線之第二組520的層間連接件相同的該側，耦接至串列選擇線解碼電路。導電條之頂部平面中對應至字元線之第二組520的串列選擇線，係由群組530之與用於字元線之第一組510的層間連接件相同的該側，耦接至串列選擇線解碼電路。
第5圖所示的替代性佈局提供字元線解碼電路與串列選擇線解碼電路較大的製程窗(process window)，並且，此一替代性佈局可於字元線方向以鏡像方式重複，藉此，連結元件可於群組間共享，連結元件接觸被製造於每一其他組中且如所示般於 相鄰之字元線結構以錯位方式排列的連結元件。
第6圖為繪示字元線側壁矽化物形成體(sidewall word line silicide formation)的佈局圖。字元線側壁矽化物形成體可降低字元線結構的電阻，及連帶之跨越一大陣列的字元線電阻-電容延遲(RC delay)。記憶裝置包括包含複數個連結元件及複數個層間連接件的區塊(block)，連結元件連接中間平面(WLs)中之字元線的組，層間連接件耦接至連結元件的著陸區，其中相鄰區塊之字元線的端(end)係經由連結元件連接，連結元件包含複數個開口，耦接至較低處之中間平面的著陸區的層間連接件延伸穿過開口。記憶裝置可進一步包含側壁矽化物形成體(sidewall silicide formation)，側壁矽化物形成體設置在相鄰區塊之至少一側，平行於相鄰區塊中的字元線。
在第6圖所示的例子中，記憶裝置包含相鄰的區塊615及617，區塊615、617包含一連結元件660及層間連接件671~674，連結元件660連接中間平面(WLs)中之字元線的一組610，層間連接件671~674耦接至連結元件660的著陸區。相鄰區塊615、617中的字元線的端係經由連結元件660連接。
記憶裝置也包含相鄰的區塊625及627，區塊625、627包含一連結元件680及層間連接件691~694，連結元件680連接中間平面(WLs)中之字元線的一組620，層間連接件691~694耦接至連結元件680的著陸區。相鄰區塊625、627中的字元線的端係經由連結元件680連接。
連結元件包含複數個開口，耦接至較低處之中間平面中的著陸區的層間連接件延伸穿過開口。在第3圖所示的例子中，連結元件361及362分別包含了耦接至較低處之中間平面中的著陸區的層間連接件372及373從中延伸穿越過的開口。
在此例中包括連結元件660的字元線結構，包含了側壁矽化物形成體602、604，側壁矽化物形成體602及604設置在最外側之導電條611及613的側方上。並且，在此例中包括連結元件680的字元線結構，包含了側壁矽化物形成體606、608，側壁矽化物形成體606及608設置在最外側之導電條621及623的側方上。矽化物形成體可增進用以於一大陣列中分佈字元線電壓的字元線結構的導電性。
關於第6圖中的區域609，請參照第7圖的三維示意圖而能有更詳盡的理解。
第7圖為繪示在一雙閘極垂直通道結構中字元線側壁矽化物形成體的三維示意圖，對應至第6圖中的區域609。字元線的二個層係繪示於此。二個層中的一第一層包含一字元線722及一字元線752。二個層中的一第二層包含一字元線724及一字元線754。這四條字元線係位於字元線之組(例如第6圖中的610)中。字元線722及724係在字元線的組610之內。字元線752及754對應至第6圖中最外側之導電條611、613，並於其在字元線之組610之一側的側壁上，分別具有側壁矽化物形成體762及764。
在第7圖所示的例子中，介電電荷儲存層710及730，例如是氧-氮-氧(Oxide-Nitride-Oxide,ONO)材料，係形成於字元線722及字元線724之相對的側壁上，以形成電荷儲存結構。介電電荷儲存層740可形成於字元線752及字元線754之一側壁上，該側壁係相反於字元線之具有側壁矽化物形成體的一側壁。字元線係由絕緣的氧化物材料770與上方或下方的其他字元線分隔。
在一替代的實施例中，如第33圖所繪示，記憶裝置可包含在多個導電條堆疊中的相鄰堆疊對，其中一記憶體層2990可包含一多層的介電電荷儲存結構，記憶體層2990係設置在中間平面(WLs)中之導電條(例如3131及3133)的一第一側的側表面與多個位元線結構之堆疊間半導體體元件(例如2791)之間的交點的介面區域。記憶裝置可進一步包含側壁矽化物形成體，例如3132及3134，設置在相鄰堆疊對中導電條之中間平面(WLs)中之導電條(例如3131及3133)相對於第一側之一第二側的側表面上。
側壁矽化物形成體係平行於導電條之中間平面(WLs)中之字元線，且正交於多個位元線結構的堆疊間半導體體元件。對於此一替代實施例之進一步的敘述，將配合第25至33圖提供。
第8圖為繪示一垂直通道結構的三維示意圖。在第8圖所示的例子中，雙閘極的垂直通道結構包含排列作為電荷儲存結構832、834的介電層，以及垂直通道820，電荷儲存結構 832及834分別位於水平閘極812及814的側表面。電流係垂直流動，穿過垂直通道820，以箭號840表示。閘極812及814為堆疊之中間平面(WLs)中的導電條的一部分。導電條可包括各種材料，包含摻雜半導體、金屬及導電化合物，例如是矽(Si)、鍺(Ge)、矽化鍺(SiGe)、碳化矽(SiC)、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鉑(Pt)。垂直通道820為記憶裝置中之位元線結構的一部分，且可包括用以作為記憶胞之通道的半導體材料，這類材料例如矽(Si)、鍺(Ge)、矽化鍺(SiGe)、砷化鎵(GaAs)、碳化矽(SiC)及石墨烯(grapheme)。記憶裝置中的電荷儲存結構，包含電荷儲存結構832及834，可包括快閃記憶技術中已知之多層介電電荷捕捉結構，即本發明所屬技術領域中稱為SONOS、BE-SONOS、TANOS及MA BE-SONOS者。
第9圖為根據本發明一實施例之一積體電路的簡化方塊圖。在第9圖所示的例子中，積體電路975包含一雙閘極垂直通道記憶陣列960，記憶陣列960係實施如此處所述之源極線結構及字元線結構上具有矽化物形成體的一或二者於一積體電路基板上。一列解碼器961係耦接至多條字元線962，且沿著記憶陣列960中的列排列。一行解碼器963係耦接至多條位元線964(或如前述之串列選擇線)，沿著記憶陣列960中的行排列，以自記憶陣列960的記憶胞讀取或寫入資料。一平面解碼器958係於串列選擇線959(或如前述之位元線)上耦接至記憶陣列960中的多個平面。位址係提供於匯流排965而提供至行解碼器963、 列解碼器961及平面解碼器958。於此例中，區塊966中的感測放大器(sense amplifier)及資料輸入結構(data-in structure)係經由資料匯流排967耦接至行解碼器963。資料係自積體電路975的輸入/輸出埠或其他積體電路975內部或外部的資料源，經由資料輸入線971，提供至區塊966中的資料輸入結構。在所述的實施例中，其他電路974係包含於積體電路內，其他電路974例如是一般用途的處理器或特殊功能之處理器，或者是由可程式電阻記憶胞陣列(programmable resistance cell array)所支持之具有系統晶片功能的模組組合。資料係自區塊966中的感測放大器，經由資料輸出線972，提供至積體電路975的輸入/輸出埠或其他積體電路975內部或外部的資料目標端(data destination)。
實施於此例中使用偏壓調整之狀態機969的控制器，控制區塊968中之電壓供應器所產生或提供的偏壓調整供應電壓(bias arrangement supply voltage)的應用，偏壓調整供應電壓例如是讀取或寫入電壓。控制器可使用本發明所屬技術領域所知之特殊目的邏輯電路(special-purpose logic circuitry)。或者，在替代性的實施例中，控制器包括一般用途的處理器，可實施於相同的積體電路中，執行電腦程式以控制裝置之作業。在其他另外的實施例中，特殊目的邏輯電路與一般用途的處理器的組合可用以作為控制器。
第10圖為繪示製造一記憶裝置的方法的流程圖。此一方法包含辨認基板上用以形成具有類似第1圖所示結構之三維 區塊的區域。對於每一區域，該方法包含藉由植入輔助閘極井(assist gate well)於基板中，或藉由圖案化基板上的導電材料，形成輔助閘極導體(assist gate conductor)。於輔助閘極導體上方，係形成輔助閘極介電質(例如二氧化矽)的一個層(方塊1009)。於此絕緣層的上方，製程包含形成由絕緣材料分隔之一第一導電材料的多個層(方塊1010)，以及蝕刻該些層以定義導電條的多個堆疊(方塊1020)。導電條之堆疊包含導電條之至少一底部平面(GSL)、導電條之多個中間平面(WLs)及導電條之一頂部平面(SSLs)。
此一方法包含形成一記憶體層於多個堆疊中的導電條的側表面上(方塊1030)。記憶體層接觸多個導電條的側表面。此一方法包含形成一第二導電材料的一層於多個堆疊上之記憶體層的上方，且第二導電材料的層與記憶體層共形(方塊1040)。
此一方法包含蝕刻第二導電材料的層，以定義正交排列於多個堆疊上方且與堆疊共形的多個位元線結構(方塊1050)。位元線結構包含堆疊間半導體體元件及連結元件，堆疊間半導體體元件位於堆疊之間，連結元件位於堆疊上方並連接堆疊間半導體體元件。
於此例中，蝕刻第二導電材料的層的步驟(方塊1050)也用於定義正交排列於多個堆疊上方的至少一參考線結構。參考線結構包含複數個堆疊間垂直導電元件，堆疊間垂直導電元件位於堆疊之間，並與共同源極(Common Source,CS)導體材料的層電性連通。此外，參考線結構可包含複數個連結元件，位於堆疊上 方，並連接堆疊間垂直導電元件。蝕刻第二導電材料的層的步驟停止於在輔助閘極介電質的層之上的一水平面，如此，在該水平面以下之第二導電材料的層的部分仍保留下來，形成參考導體。參考導體係連接至參考線結構及位元線結構，以允許參考線結構至位元線結構之間的電性連通(方塊1050)。
作為形成位元線結構的一項結果，記憶胞係形成於堆疊之多個中間平面中之導電條的側表面與多個位元線結構之堆疊間半導體體元件之間的交點的介面區域。此外，串列選擇開關係設置在堆疊間半導體體元件與導電條之頂部平面(SSLs)之間的介面區域，參考選擇開關係設置在堆疊間半導體體元件與導電條之底部平面(GSL)之間的介面區域。記憶體層可包括能夠作為用於串列選擇開關及參考選擇開關的閘極介電層的介電層。
在一實施例中，此一方法可包含以一第一能階(energy level)，植入N+摻雜材料於多個位元線結構中的連結元件、參考導體及至少一參考線結構中的連結元件(方塊1060)。此一方法可進一步包含以一第二能階，植入N+摻雜材料於至少一參考線結構的堆疊間垂直導電元件(方塊1060)，其中第二能階高於第一能階。
至少一參考線結構中之堆疊間垂直導電元件可具有大於位元線結構中之堆疊間半導體體元件的剖面面積，如第2圖所示。
在一實施例，此一方法中蝕刻多個層以定義導電條 之多個堆疊的步驟(方塊1020)，可包含形成作為解碼結構的一部分而連接中間平面(WL)中之字元線的組的複數個連結元件。此一方法更包含於連結元件形成開口，以及形成耦接至複數個連結元件的著陸區的作為解碼結構之另一部分的複數個層間連接件，其中耦接至較低處之中間平面中的著陸區的層間連接件延伸穿過連結元件的開口(方塊1070)。
此一方法中蝕刻多個層以定義導電條之多個堆疊的步驟(方塊1020)，可進一步包含形成連接底部平面中之接地選擇線的組的複數個連結元件。此一方法更包含形成耦接至底部平面中之連結元件的著陸區的複數個層間連接件，其中層間連接件延伸穿過中間平面(WLs)中之連結元件的開口(方塊1070)。
在一實施例中，位元線結構中之位元線的一群組及至少一參考線結構中之至少一源極線，係正交排列於中間平面(WL)中之字元線之一第一組及中間平面(WL)中之字元線之鄰接的一第二組的上方，且用於第一組的層間連接件係平行於群組中之位元線排列於群組之一側，用於第二組的層間連接件係排列於群組之相同側。
在一替代的實施例中，位元線結構中之位元線的一群組及至少一參考線結構中之至少一源極線，係正交排列於中間平面(WL)中之字元線之一第一組及中間平面(WL)中之字元線之鄰接的一第二組的上方，且用於第一組的層間連接件係平行於群組中之位元線排列於群組之一側，用於第二組的層間連接件係排 列於群組之一相反側。
在一實施例中，此一方法可包含形成包含複數個連結元件及複數個層間連接件的區塊，連結元件連接中間平面(WL)中之字元線的組，層間連接件耦接至連結元件的著陸區，其中相鄰區塊之字元線的端(end)係經由連結元件連接，連結元件包含複數個開口，耦接至較低處之中間平面的著陸區的層間連接件延伸穿過開口。此一方法可進一步包含形成側壁矽化物形成體於相鄰區塊的至少一側，側壁矽化物形成體平行於相鄰區塊中的字元線。
在一替代的實施例中，此一方法可包含形成相鄰堆疊對於導電條之多個堆疊中，其中電荷儲存結構係設置在中間平面(WLs)中之字元線的一第一側的側表面與多個位元線結構之堆疊間半導體體元件之間的交點的介面區域。此一方法可進一步包含形成側壁矽化物形成體於相鄰堆疊對中導電條之中間平面(WLs)中之字元線相對於第一側之一第二側的側表面上。
此一方法可進一步包含形成一第一上方導電層以及形成一第二上方導電層，第一上方導電層連接至多個位元線結構，包含耦接至感測電路的複數條總體位元線，第二上方導電層連接至至少一參考線結構，耦接至一參考電壓源(方塊1080)。
第11至18圖繪示雙閘極垂直通道結構之一例示製造流程。第11圖繪示製造流程中，在形成一輔助閘極導體1101以及由絕緣材料1105之層分隔的第一導電材料的複數個層(例如 層1110、1120、1130及1140)於一積體電路基板(未示於此)上之後的階段。
第12圖繪示製造流程中，在蝕刻該些層並停止於輔助閘極導體1101處，以定義導電條之多個堆疊之後的階段，導電條之堆疊包含堆疊1210、1211及1212。堆疊1210、1211及1212包含導電條之至少一底部平面(GSL)、導電條之多個中間平面(WLs)及導電條之一頂部平面(SSLs)。對於堆疊1210，多個中間平面可包含自0至N-1的N個平面，如第12圖所繪示。雖然未示於此，導電條係藉由定義在用於蝕刻堆疊之圖案中的接墊連結。在之後的步驟中，接墊可用以形成連結元件，連結元件例如是前述第4及5圖所示之連結元件。
第13圖繪示製造流程中，在形成一記憶體層1310於多個堆疊(包含堆疊1210)中之導電條的上方及側方之後的階段。記憶體層1310接觸多個導電條的側表面。記憶體層1310可包括如前述討論中之一多層的介電電荷儲存結構。
第14圖繪示製造流程中，在形成一第二導電材料的層1410於多個堆疊(包含堆疊1210)上之記憶體層1310的上方之後的階段，第二導電材料的層1410與記憶體層1310共形。第二導電材料包括至少位於堆疊之間的區域的一半導體，以作為記憶胞之垂直串列的通道區。
第15圖繪示製造流程中，在對於第二導電材料的層1410進行一圖案化且定時的蝕刻之後的階段，此一蝕刻係定時於 在到達堆疊之間的記憶體層1310之前停止，如此，一參考導體(例如1560)係形成於各堆疊間。也可以使用其他停止蝕刻以形成參考導體的製程，包含使用在溝槽中以預定深度設置於第二導體材料內的一蝕刻停止層。蝕刻的圖案定義多個位元線結構1520/1530，位元線結構1520/1530正交排列於多個堆疊(包含堆疊1210)上方並具有與其共形的表面。位元線結構1520/1530包含堆疊間半導體體元件1520及連結元件1530，堆疊間半導體體元件1520位於堆疊之間並延伸至參考導體(例如1560)，連結元件1530位於堆疊上方並連接堆疊間半導體體元件1520。為了露出下方的結構，在位元線結構之間的區域，圖中顯示了堆疊中導電條之間的開口。然而這些開口將會被堆疊中條狀物之間的絕緣材料填滿。
蝕刻第二導電材料的層的步驟也定義了至少一參考線結構1540/1550，參考線結構1540/1550正交排列於多個堆疊上方。參考線結構1540/1550包含堆疊間垂直導電元件1540及連結元件1550，堆疊間垂直導電元件1540延伸至堆疊之間的參考導體(例如1560)，連結元件1550位於堆疊上方並連接堆疊間垂直導電元件1540。
第15圖繪示參考導體1560作為圖案化、定時的蝕刻的結果留下，係設置在導電條之底部平面(GSL)與基板上之輔助閘極導體1101之間。
記憶體層1310可作為參考導體1560與輔助閘極導 體1101之間的輔助閘極介電質。
第16圖繪示製造流程中，在位元線結構形成之後的階段，其中製程包含依箭號1610所示方向，以一第一能階，植入N+摻雜材料於多個位元線結構中的連結元件1530、在位元線結構之間及位元線結構與參考線結構之間之暴露區域的參考導體1560、以及至少一參考線結構中的連結元件1550。第一能階可低於30 keV，通常的摻雜量約每平方公分為1×1014 。
如果位元線結構之堆疊間半導體體元件1520的輪廓係足夠地垂直(接近90度)於參考導體1560，位元線結構之堆疊間半導體體元件1520的側壁接受最少量的以第一能階摻雜的N+摻雜材料，而大部分的N+摻雜材料係植入參考導體1560中，據此減少參考導體1560的電阻。
第17圖繪示製造流程中，於第16圖之植入之後的階段，其中製造流程包含依箭號1710所示方向，以一第二能階，植入N+摻雜材料於至少一參考線結構之堆疊間垂直導電元件1540的額外步驟，其中第二能階係高於第一能階。舉例而言，第二能階可為約30至50 keV，通常的摻雜量約每平方公分為1×1014 至1×1015 。可使用一植入遮罩(未示於此)，以在此一額外的植入步驟中，保護位元線結構及記憶陣列的其他部分。此一步驟可增進用於參考線結構之堆疊間垂直導電元件1540的導電性。
至少一參考線結構中的堆疊間垂直導電元件1540可具有大於位元線結構中之堆疊間半導體體元件1520的剖面面 積，如第2圖所繪示。
第18圖繪示製造流程中，在一階狀蝕刻製程(staircase etching process)之後的階段，階狀蝕刻製程用以隔絕個別的串列選擇線，並用以形成耦接至多個堆疊中之導電條的連結元件1861、1862及1863，連結元件1861、1862、1863包含用於層間連接件1871、1872及1873的著陸區。用於連結元件1861、1862、1863的接墊可在圖案化堆疊的同時被圖案化(請見第12圖)。
在一實施例中，如第4圖所繪示，位元線結構中之位元線的一群組430，及至少一參考線結構中之至少一連結元件440，係正交排列於中間平面(WL)中之字元線之一第一組410及中間平面(WL)中之字元線之一第二組420的上方，且用於第一組410的層間連接件471~474係平行於群組430中的位元線排列於群組430之一側，用於第二組420的層間連接件491~494係排列於群組430之相同側。
在一替代性的實施例中，如第5圖所繪示，位元線結構中之連結元件531~538的一群組530，及至少一參考線結構中之至少一連結元件540，係正交排列於中間平面(WL)中之字元線之一第一組510及中間平面(WL)中之字元線之一第二組520的上方，且用於第一組510的層間連接件571~574係平行於群組530中的位元線排列於群組530之一側，用於第二組520的層間連接件591~594係排列於群組530之一相反側。
在一實施例中，製造流程可包含形成包括複數個連結元件及複數個層間連接件的區塊，連結元件連接中間平面(WLs)中之字元線的組，層間連接件耦接至連結元件的著陸區，其中相鄰區塊之字元線的端係經由連結元件連接，且連結元件包含複數個開口，耦接至較低處之中間平面的著陸區的層間連接件延伸穿過開口。製造流程可進一步包含形成側壁矽化物形成體於相鄰區塊的至少一側，側壁矽化物形成體平行於相鄰區塊中的字元線。側壁矽化物形成體可為例如使用自對準矽化物製程(Self-Aligned silicide process,SAlicide process)製造於字元線之組的側壁上的矽化鈷(cobalt silicide,CoSix)、矽化鈦(titanium silicide,TiSix)或其他矽化合物(silicide compound)。
第19至24圖繪示在一垂直通道結構中形成側壁矽化物之一實施例的一例示製造流程。第19圖為在類似於第11圖所示的結構中正交於導電條之一剖面，包含在一字元線狹縫製程(word line slit process)之後，由絕緣材料1905分隔之導電條1930、1940、1950、1960的中間平面(WL0及WLN-1)。此一狹縫製程可為一圖案化蝕刻，用以將導電條切割成字元線的多個組，暴露出中間平面(WL0及WLN-1)的側壁。第19圖繪示字元線之一第一組1910、字元線之一第二組1920及位於二組之間的一間隙1915，其中個別的字元線係將要形成。
雖然導電條之頂部平面(SSLs)及導電條之底部平面(GSL)未示於第19至24圖中，製造流程可包含形成側壁矽化物 形成體於頂部平面中之串列選擇線的組的一側，及底部平面中之接地選擇線的組的一側。
第20圖繪示製程中，在一形成矽化物之程序之後的階段，矽化物係形成於導電條1930、1940、1950、1960之間的暴露側，同時避免矽化物形成於相反側。矽化物可藉由沉積一薄的矽化物前驅物，例如過渡金屬層2090，於字元線之二個組的側壁上方。接著將結構退火，使得矽化物前驅物與中間平面(WL0及WLN-1)中之導電材料反應，形成低電阻的側壁矽化物形成體，例如字元線之第一組1910的側壁矽化物形成體1939、1959，及字元線之第二組1920的側壁矽化物形成體1941、1961。如第21圖所示，在反應形成側壁矽化物形成體1939、1959、1941及1961之後，係蝕刻掉殘留或多餘的過渡金屬。
第22圖繪示製程中，在蝕刻多個層以分開導電條1930、1940、1950、1960，形成分開的導電條1931、1933、1943、1945、1951、1953、1963及1965之後的階段。這些分開的導電條定義導電條的多個堆疊，例如字元線之第一組1910的堆疊2210及2220，與字元線之第二組1920的堆疊2230及2240。堆疊包含導電條之至少一底部平面(GSL)(未示於此)、導電條之多個中間平面(WLs)及導電條之一頂部平面(SSLs)(未示於此)。多個中間平面可包含自0至N-1的N個平面。
第23圖繪示製程中，在形成一記憶體層2390之後的階段，記憶體層2390形成於多個堆疊之未被側壁矽化物形成 體1939、1959、1941及1961所覆蓋之導電條的側表面上。記憶體層2390接觸此多個導電條的側表面。
第24圖繪示製程中，在形成第二導電材料之一層以形成堆疊間半導體體元件2490之後的階段，堆疊間半導體體元件2490形成於在多個堆疊上之記憶體層2390的上方，並具有與記憶體層2390共形的表面。在製造流程中的某個部分，係以絕緣材料2480填充字元線之二個組之間的間隙1915。雙閘極快閃記憶胞(區域2395)於導電條1951、1953與位元線結構之堆疊間半導體體元件2490之間的交點及其他類似的交點產生，以形成一三維記憶陣列。製造流程可接著如配合第15圖所述之內容繼續進行，蝕刻第二導電材料的層等等。
第25至33圖繪示在一垂直通道結構中形成側壁矽化物之另一實施例的一例示製造流程。在替代性的實施例中，電荷儲存結構係設置在位於中間平面(WLs)中之字元線之一第一側的側表面與多個位元線結構之堆疊間半導體體元件之間的交點的介面區域，側壁矽化物形成體係設置在相鄰之堆疊對中之導電條之中間平面(WLs)中之字元線相對於第一側之一第二側的側表面。第25圖繪示部分製成之一記憶裝置的剖面。在第25圖所示的例子中，記憶裝置包含一參考導體層2501及多個犧牲層，多個犧牲層包含由絕緣材料2505所分隔之犧牲層2510、2520、2530及2540。
第26圖繪示製程中，在藉由形成蝕刻穿過多個犧牲 層的開口2691及2692，蝕刻多個犧牲層以定義多個相鄰堆疊對之後的階段。開口2691及2692係用以形成分享於相鄰堆疊對之間的堆疊間半導體體元件。
第27圖繪示製程中，在使用第二導電材料分別形成堆疊間半導體體元件2791、2792於開口2691、2692中，且蝕刻出延伸至參考導體層2501的開口之後的階段，延伸至參考導體層2501的開口例如是開口2790，暴露出犧牲層2510、2520、2530及2540，並分隔相鄰堆疊對。
第28圖繪示製程中，在移除由開口(例如開口2790)暴露出之犧牲層2510、2520、2530及2540之後的階段。此一蝕刻製程留下在多個堆疊之中附著於作為堆疊間半導體體元件之第二導電材料的絕緣材料2505的層，開口(例如開口2801)位於絕緣材料2505的層之間。
第29圖繪示製程中，在形成記憶體層2990於堆疊間半導體體元件2791及2792之側表面上之後的階段。記憶體層2990可包括快閃記憶技術中已知之一多層介電電荷儲存結構，例如包含快閃記憶技術領域中稱為SONOS、BE-SONOS、TANOS及MA BE-SONOS者。
第30圖繪示製程中，在形成第一導電材料3090的多個層於相鄰堆疊對之間及上方之後的階段，第一導電材料3090的多個層填充因犧牲層之移除而留下之位於絕緣材料2505的層之間的開口，並形成於記憶體層2990的上方。
第31圖繪示製程中，在蝕刻溝槽(例如溝槽3101)於導電條的堆疊之間，移除第一導電材料3090之層中的多餘材料以定義堆疊之後的階段，堆疊包含導電條3111、3113、3115及3117的至少一底部平面(GSL)、導電條3121、3123、3125及3127與導電條3131、3133、3135及3137的多個中間平面(WLs)及導電條3141、3143、3145及3147的頂部平面(SSLs)。
第32圖繪示製程中，在形成矽化物於導電條3111、3113、3115及3117、3121、3123、3125及3127、3131、3133、3135及3137與3141、3143、3145及3147之側壁之後的階段，其中導電條包括一含矽的材料。矽化物製程包含沉積一矽化物前驅物，例如過渡金屬層3290，於相鄰堆疊對之側壁的上方。接著退火矽化物前驅物，以使其與導電條3111、3113、3115及3117、3121、3123、3125及3127、3131、3133、3135及3137與3141、3143、3145及3147中的矽反應，以形成低電阻的側壁矽化物形成體，例如側壁矽化物形成體3122、3124、3126及3128、側壁矽化物形成體3132、3134、3136及3138、側壁矽化物形成體3142、3144、3146及3148與側壁矽化物形成體3112、3114、3116及3118。
第33圖繪示製程中，在蝕刻掉任何多餘的矽化物前驅物之後的階段。製造流程接著如前述內容繼續進行，以例如完成具有雙閘及垂直反及串列的一三維記憶陣列。
綜上所述，雖然本發明已以較佳實施例揭露如上， 然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
361、362、363‧‧‧連結元件
371、372、373‧‧‧層間連接件
BL‧‧‧位元線
CS‧‧‧共同源極
GSL‧‧‧接地選擇線
SL‧‧‧源極線

Claims (34)

  1. 一種記憶裝置，包含複數個記憶胞之複數個反及串列之一陣列，該記憶裝置包括：一積體電路基板；複數個堆疊，由絕緣材料分隔之複數個導電條構成，該些堆疊包含複數個導電條之至少一底部平面(GSL)、複數個導電條之複數個中間平面(WLs)及複數個導電條之一頂部平面(SSLs)；一參考導體(CS)，設置在該底部平面與該積體電路基板之間的一水平面；複數個位元線結構，正交排列於該些堆疊上方並具有與該些堆疊共形之複數個表面，該些位元線結構包含複數個堆疊間半導體體元件位於該些堆疊之間並連接至該參考導體，及複數個連結元件位於該些堆疊上方並連接該些堆疊間半導體體元件；複數個電荷儲存結構，位於該些堆疊中該些中間平面中之該些導電條的複數個側表面與該些位元線結構之該些堆疊間半導體體元件之間的複數個交點的複數個介面區域；至少一參考線結構，正交排列於該些堆疊上方，該至少一參考線結構包含複數個堆疊間垂直導電元件位於該些堆疊之間並連接至該參考導體，及複數個連結元件位於該些堆疊上方並連接該些堆疊間垂直導電元件，該些堆疊間垂直導電元件具有高於該些堆疊間半導體體元件的導電性；以及複數個串列選擇開關及複數個參考選擇開關，該些串列選擇 開關位在該些堆疊間半導體體元件與該頂部平面之間的複數個介面區域，該些參考選擇開關位在該些堆疊間半導體體元件與該底部平面之間的複數個介面區域。
  2. 如申請專利範圍第1項所述之記憶裝置，包括一第一上方導電層，連接至該些位元線結構，該第一上方導電層包含複數條總體位元線，該些總體位元線耦接至複數個感測電路。
  3. 如申請專利範圍第1項所述之記憶裝置，包括一第二上方導電層，該第二上方導電層連接至該至少一參考線結構，該第二上方導電層耦接至一參考電壓源。
  4. 如申請專利範圍第1項所述之記憶裝置，其中該參考導體包括N+摻雜半導體材料，該至少一參考線結構之該些連結元件包括N+摻雜半導體材料。
  5. 如申請專利範圍第1項所述之記憶裝置，其中該至少一參考線結構之該些堆疊間垂直導電元件包括N+摻雜半導體材料。
  6. 如申請專利範圍第1項所述之記憶裝置，其中該至少一參考線結構中的該些堆疊間垂直導電元件具有大於該些位元線結構中之該些堆疊間半導體體元件的剖面面積。
  7. 如申請專利範圍第1項所述之記憶裝置，更包括：複數個連結元件，連接該些中間平面(WLs)中複數條字元線的複數組；以及複數個層間連接件，耦接至連接該些字元線之該些組的該些連結元件的複數個著陸區，其中連接該些字元線之該些組的該些 連結元件包含複數個開口，耦接至複數個較低處之中間平面的複數個著陸區的該些層間連接件延伸穿過該些開口。
  8. 如申請專利範圍第7項所述之記憶裝置，更包括：複數個連結元件，連接該底部平面(GSL)中複數條接地選擇線的複數組；以及複數個層間連接件，耦接至該底部平面中的該些連結元件的複數個著陸區，其中耦接至該底部平面中的該些連結元件的該些層間連接件延伸穿過該些中間平面(WLs)中之該些連接元件的該些開口。
  9. 如申請專利範圍第7項所述之記憶裝置，其中該些位元線結構中之該些連結元件的一群組及該至少一參考線結構中之至少一連結元件，係正交排列於該些中間平面(WL)中複數條字元線之一第一組及該些中間平面(WL)中複數條字元線之鄰接的一第二組的上方，且用於該第一組的該些層間連接件係平行於該群組中之該些位元線排列於該群組之一側，用於該第二組的該些層間連接件係排列於該群組之相同側。
  10. 如申請專利範圍第7項所述之記憶裝置，其中該些位元線結構中之該些連結元件的一群組及該至少一參考線結構中之至少一連結元件，係正交排列於該些中間平面(WL)中複數條字元線之一第一組及該些中間平面(WL)中複數條字元線之鄰接的一第二組的上方，且用於該第一組的該些層間連接件係平行於該群組中的該些位元線排列於該群組之一側，用於該第二組的該些層 間連接件係排列於該群組之一相反側。
  11. 如申請專利範圍第1項所述之記憶裝置，更包括：複數個區塊，包含複數個連結元件連接該些中間平面(WLs)中複數條字元線之複數組，及複數個層間連接件耦接至該些連結元件的複數個著陸區，其中該些區塊中相鄰之二區塊中的該些字元線的複數個端係經由連接該些字元線之該些組的該些連結元件連接，且連接該些字元線之該些組的該些連結元件包含複數個開口，耦接至複數個較低處之中間平面中的複數個著陸區的複數個層間連接件延伸穿過該些開口；以及複數個側壁矽化物形成體，設置在該些區塊中相鄰之二區塊之至少一側上，並平行於相鄰之該二相鄰區塊中的複數條字元線。
  12. 如申請專利範圍第1項所述之記憶裝置，更包括：該些導電條堆疊中的複數個相鄰堆疊對，其中複數個電荷儲存結構係設置在位於該些中間平面(WLs)中之複數條字元線之一第一側的複數個側表面與該些位元線結構中之該些堆疊間半導體體元件之間的複數個交點的複數個介面區域；以及複數個側壁矽化物形成體，設置在該些相鄰堆疊對中之該些中間平面(WLs)中之該些字元線相對於該第一側之一第二側的複數個側表面。
  13. 一種用以製造一記憶裝置的方法，包括：形成由絕緣材料分隔之一第一導電材料的複數層於一積體 電路基板上；蝕刻該些層，以定義複數個導電條堆疊，該些堆疊包含複數個導電條之至少一底部平面(GSL)、複數個導電條之複數個中間平面(WLs)及複數個導電條之一頂部平面(SSLs)；形成一記憶體層於該些堆疊中之複數個導電條的複數個側表面上，該記憶體層接觸該些導電條的該些側表面；形成一第二導電材料之一層於該些堆疊上之該記憶體層的上方並具有與該記憶體層共形之一表面；以及蝕刻該第二導電材料之該層，以定義複數個位元線結構、至少一參考線結構及一參考導體(CS)，其中該些位元線結構係正交排列於該些堆疊上方且具有與該些堆疊共形之複數個表面，該些位元線結構包含複數個堆疊間半導體體元件位於該些堆疊之間並與該參考導體電性連通，及複數個連結元件位於該些堆疊上方並連接該些堆疊間半導體體元件，其中該至少一參考線結構係正交排列於該些堆疊上方，該至少一參考線結構包含複數個堆疊間垂直導電元件位於該些堆疊之間並與該參考導體電性連通，及複數個連結元件位於該些堆疊上方並連接該些堆疊間垂直導電元件，且其中該參考導體(CS)係設置在該底部平面與該積體電路基板之間的一水平面。
  14. 如申請專利範圍第13項所述之方法，包括以一第一能 階，植入N+摻雜材料於該些位元線結構中之該些連結元件、該參考導體及該至少一參考線結構之該些連結元件。
  15. 如申請專利範圍第13項所述之方法，包括：以一第一能階，植入N+摻雜材料於該些位元線結構中之連結元件、該參考導體及該至少一參考線結構中之該些連結元件；以及以一第二能階，植入N+摻雜材料於該至少一參考線結構之該些堆疊間垂直導電元件；其中該第二能階高於該第一能階。
  16. 如申請專利範圍第13項所述之方法，其中該至少一參考線結構中之該些堆疊間垂直導電元件具有大於該些位元線結構中之該些堆疊間半導體體元件的剖面面積。
  17. 如申請專利範圍第13項所述之方法，其中蝕刻該些層之步驟包含形成複數個連結元件連接該些中間平面(WL)中複數條字元線之複數組，更包括：形成複數個開口於連接該些字元線之該些組的該些連結元件中；以及形成複數個層間連接件耦接至連接該些字元線之該些組的該些連結元件中的複數個著陸區，其中耦接至複數個較低處之中間平面中的複數個著陸區的該些層間連接件延伸穿過連接該些字元線之該些組的該些連結元件的該些開口。
  18. 如申請專利範圍第17項所述之方法，其中蝕刻該些層之 步驟包括形成複數個連結元件連接該底部平面(GSL)中複數條接地選擇線之複數組，該方法更包括形成複數個層間連接件耦接至該底部平面中之該些連結元件的複數個著陸區，其中耦接至該底部平面中之該些連結元件的該些層間連接件延伸穿過該些中間平面(WLs)中之該些連接元件的該些開口。
  19. 如申請專利範圍第17項所述之方法，其中該些位元線結構中之該些連結元件的一群組及該至少一參考線結構中之至少一連結元件，係正交排列於該些中間平面(WL)中之複數條字元線之一第一組及該些中間平面(WL)中之複數條字元線之鄰接的一第二組的上方，且用於該第一組的該些層間連接件係平行於該群組中之該些位元線排列於該群組之一側，用於該第二組的該些層間連接件係排列於該群組之相同側。
  20. 如申請專利範圍第17項所述之方法，其中該些位元線結構中之該些連結元件的一群組及該至少一參考線結構中之至少一連結元件，係正交排列於該些中間平面(WL)中之複數條字元線之一第一組及該些中間平面(WL)中之複數條字元線之鄰接的一第二組的上方，且用於該第一組的該些層間連接件係平行於該群組中之該些位元線排列於該群組之一側，用於該第二組的該些層間連接件係排列於該群組之一相反側。
  21. 如申請專利範圍第13項所述之方法，更包括：形成複數個區塊，該些區塊包含複數個連結元件連接該些中間平面(WLs)中複數條字元線之複數組，及複數個層間連接件耦 接至連接該些字元線之該些組的該些連結元件的複數個著陸區，其中在該些區塊中相鄰之二區塊中的該些字元線的複數個端係經由該些連結元件連接，且連接該些字元線之該些組的該些連結元件包含複數個開口，耦接至複數個較低處之中間平面中的複數個著陸區的複數個層間連接件延伸穿過該些開口；以及形成複數個側壁矽化物形成體在該些區塊中相鄰之二區塊之至少一側上並平行於相鄰之該二區塊中的複數條字元線。
  22. 如申請專利範圍第13項所述之方法，更包括：在該些導電條堆疊中形成複數個相鄰堆疊對，其中複數個電荷儲存結構係設置在位於該些中間平面(WLs)中複數條字元線之一第一側的複數個側表面與該些位元線結構中之該些堆疊間半導體體元件之間的複數個交點的複數個介面區域；以及形成複數個側壁矽化物形成體於該些相鄰堆疊對中之該些中間平面(WLs)中之該些字元線相對於該第一側之一第二側的複數個側表面。
  23. 如申請專利範圍第13項所述之方法，包括形成一第一上方導電層連接至該些位元線結構，該第一上方導電層包含複數條總體位元線，該些總體位元線耦接至複數個感測電路。
  24. 如申請專利範圍第13項所述之方法，包括形成一第二上方導電層連接至該至少一參考線結構並耦接至一參考電壓源。
  25. 一種記憶裝置，包含複數個記憶胞之複數個反及串列之一陣列，該記憶裝置包括： 一積體電路基板；複數個導電條堆疊，由絕緣材料分隔之複數個導電條構成，該些堆疊包含複數個導電條之至少一底部平面(GSL)、複數個導電條之複數個中間平面(WLs)及複數個導電條之一頂部平面(SSLs)；複數個位元線結構，正交排列於該些堆疊上方並具有與該些堆疊共形之複數個表面，該些位元線結構包含複數個堆疊間半導體體元件位於該些堆疊之間，及複數個連結元件位於該些堆疊上方並連接該些堆疊間半導體體元件；複數個電荷儲存結構，位於該些堆疊中之該些導電條之複數個側表面與該些位元線結構之該些堆疊間半導體體元件之間的複數個交點的複數個介面區域；至少一參考線結構，正交排列於該些堆疊上方，包含複數個堆疊間垂直導電元件位於該些堆疊之間，及複數個連結元位於該些堆疊上方並連接該些堆疊間垂直導電元件；以及複數個側壁矽化物形成體，設置在該些堆疊中之該些導電條之至少一者之一側的複數個側表面上相對於該些導電條之該至少一者之一第二側，其中複數個電荷儲存結構係形成於該第二側之複數個側表面上。
  26. 如申請專利範圍第25項所述之記憶裝置，更包括：複數個區塊，該些區塊包含複數個連結元件連接該些中間平面(WLs)中複數條字元線之複數組，及複數個層間連接件耦接至 連接該些字元線之該些組的該些連結元件中的複數個著陸區，其中該些區塊中相鄰之二區塊中的該些字元線的複數個端係經由連接該些字元線之該些組的該些連結元件連接，且連接該些字元線之該些組的該些連結元包含複數個開口，耦接至複數個較低處之中間平面中的複數個著陸區的複數個層間連接件延伸穿過該些開口；以及複數個側壁矽化物形成體，設置在該些區塊中相鄰之二區塊之至少一側上，並平行於相鄰之該二區塊中的複數條字元線。
  27. 如申請專利範圍第25項所述之記憶裝置，更包括：該些導電條堆疊中的複數個相鄰堆疊對，其中複數個電荷儲存結構係設置在位於該些中間平面(WLs)中之複數條字元線之一第一側的複數個側表面與該些位元線結構之該些堆疊間半導體體元件之間的複數個交點的複數個介面區域；以及複數個側壁矽化物形成體，設置在該些相鄰堆疊對中該些中間平面(WLs)中之該些字元線相對於該第一側之一第二側的複數個側表面。
  28. 如申請專利範圍第25項所述之記憶裝置，其中該些位元線結構中之該些連結元件的一群組及該至少一參考線結構中之至少一連結元件，係正交排列於該些中間平面(WL)中複數條字元線之一第一組及該些中間平面(WL)中複數條字元線之鄰接的一第二組的上方，且用於該第一組之複數個層間連接件係平行於該群組中之該些位元線排列於該群組之一側，用於該第二組之複數 個層間連接件係排列於該群組之相同側。
  29. 如申請專利範圍第25項所述之記憶裝置，其中該些位元線結構中之該些連結元件的一群組及該至少一參考線結構中之至少一連結元件，係正交排列於該些中間平面(WL)中複數條字元線之一第一組及該些中間平面(WL)中複數條字元線之鄰接的一第二組的上方，且用於該第一組的複數個層間連接件係平行於該群組中之該些位元線排列於該群組之一側，用於該第二組的複數個層間連接件係排列於該群組之一相反側。
  30. 一種用以製造一記憶裝置的方法，包括：形成由絕緣材料分隔之一第一導電材料的複數層於一積體電路基板上；蝕刻該些層，以定義複數個導電條堆疊，該些堆疊包含複數個導電條之至少一底部平面(GSL)、複數個導電條之複數個中間平面(WLs)及複數個導電條之一頂部平面(SSLs)；形成一記憶體層於該些堆疊中之複數個導電條的側表面上，該記憶體層接觸該些導電條的側表面；形成一第二導電材料之一層於該些堆疊上之該記憶體層的上方並具有與該記憶體層共形之一表面；蝕刻該第二導電材料之該層，以定義複數個位元線結構及至少一參考線結構，其中該些位元線結構係正交排列於該些堆疊上方且具有與該些堆疊共形之複數個表面，該些位元線結構包含複數個堆疊間 半導體體元件位於該些堆疊之間，及複數個連結元件位於該些堆疊上方並連接該些堆疊間垂直導電元件，且其中該至少一參考線結構係正交排列於該些堆疊上方，該至少一參考線結構包含複數個堆疊間垂直導電元件位於該些堆疊之間，及複數個連結元件位於該些堆疊上方並連接該些堆疊間垂直導電元件；以及形成複數個側壁矽化物形成體於該些堆疊中之該些導電條之至少一者之一側的複數個側表面上相對於該些導電條之該至少一者之一第二側，其中該記憶體層係形成於該第二側之複數個側表面上。
  31. 如申請專利範圍第30項所述之方法，更包括：形成複數個區塊，該些區塊包含複數個連結元件連接該些中間平面(WLs)中複數條字元線之複數組，以及複數個層間連接件耦接至連接該些字元線之該些組的該些連結元件中的複數個著陸區，其中在該些區塊中相鄰之二區塊中的該些字元線的複數個端係經由連接該些字元線之該些組的該些連結元件連接，且連接該些字元線之該些組的該些連結元件包含複數個開口，耦接至複數個較低處之中間平面中的複數個著陸區的複數個層間連接件延伸穿過該些開口；以及形成複數個側壁矽化物形成體在該些區塊中相鄰之二區塊之至少一側上並平行於相鄰之該二區塊中之複數條字元線。
  32. 如申請專利範圍第30項所述之方法，更包括： 在該些導電條堆疊中形成複數個相鄰堆疊對，其中複數個電荷儲存結構係設置在位於該些中間平面(WLs)中之複數條字元線之一第一側的複數個側表面與該些位元線結構之該些堆疊間半導體體元件之間的複數個交點的複數個介面區域；以及形成複數個側壁矽化物形成體於該些相鄰堆疊對中該些中間平面(WLs)中之該些字元線相對於該第一側之一第二側的複數個側表面。
  33. 如申請專利範圍第30項所述之方法，其中該些位元線結構中之該些連結元件的一群組及該至少一參考線結構中之至少一連結元件，係正交排列於該些中間平面(WL)中複數條字元線之一第一組及該些中間平面(WL)中複數條字元線之鄰接的一第二組的上方，且用於該第一組的複數個層間連接件係平行於該群組中之該些位元線排列於該群組之一側，用於該第二組的複數個層間連接件係排列於該群組之相同側。
  34. 如申請專利範圍第30項所述之方法，其中該些位元線結構中之該些連結元件的一群組及該至少一參考線結構中之至少一連結元件，係正交排列於該些中間平面(WL)中複數條字元線之一第一組及該些中間平面(WL)中複數條字元線之鄰接的一第二組的上方，且用於該第一組的複數個層間連接件係平行於該群組中之該些位元線排列於該群組之一側，用於該第二組的複數個層間連接件係排列於該群組之一相反側。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101603971B1 (ko) * 2014-07-30 2016-03-17 피에스케이 주식회사 기판 처리 장치 및 기판 처리 방법
TWI565032B (zh) * 2014-08-29 2017-01-01 旺宏電子股份有限公司 記憶元件及其製造方法
TWI550682B (zh) * 2014-12-31 2016-09-21 旺宏電子股份有限公司 記憶體元件及其製作方法
TWI608619B (zh) * 2015-01-27 2017-12-11 旺宏電子股份有限公司 三維垂直通道反及閘記憶體之源線生成
CN105990356B (zh) * 2015-01-28 2018-12-18 旺宏电子股份有限公司 一种存储装置及其制造方法
TWI569372B (zh) * 2015-02-17 2017-02-01 旺宏電子股份有限公司 半導體裝置及其製造方法
CN106887431B (zh) * 2015-12-15 2019-08-23 旺宏电子股份有限公司 三维半导体元件及其制造方法
TWI611607B (zh) * 2015-12-15 2018-01-11 旺宏電子股份有限公司 三維記憶體元件
TWI584416B (zh) * 2016-10-06 2017-05-21 旺宏電子股份有限公司 記憶體元件及其應用
CN109300907B (zh) * 2018-10-17 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
CN114792735A (zh) * 2021-01-26 2022-07-26 华为技术有限公司 薄膜晶体管、存储器及制作方法、电子设备
CN117545272A (zh) * 2022-08-01 2024-02-09 长鑫存储技术有限公司 半导体结构制备方法及半导体结构
CN118102709A (zh) * 2022-11-21 2024-05-28 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI338947B (en) * 2007-07-05 2011-03-11 Ind Tech Res Inst Semiconductor device and method of fabricating the same
US20110169067A1 (en) * 2008-07-10 2011-07-14 Comm A L'ener Atom Et Aux Energies Alt. Structure and production process of a microelectronic 3d memory device of flash nand type
US20110286283A1 (en) * 2010-05-21 2011-11-24 Macronix International Co., Ltd. 3d two-bit-per-cell nand flash memory
TW201301446A (zh) * 2011-06-23 2013-01-01 Macronix Int Co Ltd 具有二極體在記憶串中的三維陣列記憶體結構

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011061159A (ja) * 2009-09-14 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置
US8503213B2 (en) * 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
KR101751950B1 (ko) * 2011-03-03 2017-06-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 읽기 방법
CN102655152B (zh) * 2011-03-04 2014-07-16 旺宏电子股份有限公司 存储装置、其制造方法与操作方法
JP2012204493A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI338947B (en) * 2007-07-05 2011-03-11 Ind Tech Res Inst Semiconductor device and method of fabricating the same
US20110169067A1 (en) * 2008-07-10 2011-07-14 Comm A L'ener Atom Et Aux Energies Alt. Structure and production process of a microelectronic 3d memory device of flash nand type
US20110286283A1 (en) * 2010-05-21 2011-11-24 Macronix International Co., Ltd. 3d two-bit-per-cell nand flash memory
TW201301446A (zh) * 2011-06-23 2013-01-01 Macronix Int Co Ltd 具有二極體在記憶串中的三維陣列記憶體結構

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