CN103915441A - 一种存储装置及其制造方法 - Google Patents
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Abstract
本发明公开了一种存储装置及其制造方法，该存储装置包含一集成电路衬底及多个叠层，叠层由绝缘材料分隔的多个导电条构成，包含导电条的至少一底部平面、导电条的多个中间平面及导电条的一顶部平面。装置包含电荷储存结构，位于叠层中多个中间平面中的导电条的侧表面与多个位线结构的叠层间半导体体元件之间的交点的接口区域。至少一参考线结构是正交排列于叠层上方，包含垂直导电元件位于叠层间并与导电条的底部平面和衬底之间的参考导体电性连通，及链接元件位于叠层上方并连接垂直导电元件。垂直导电元件的导电性可高于半导体体元件。
Description
技术领域
本发明是关于高密度存储装置，特别是关于多层存储单元平面排列于其中，以提供一三维(3D)阵列的一种存储装置及其制造方法。
背景技术
随着集成电路中装置的临界尺寸缩小至常见的存储单元技术的界限，设计者一直在寻找用以叠层多个存储单元平面的技术，以达到更大的储存容量，并降低每位的成本。举例而言，Lai等人(Lai，et a1.，“A Multi-LayerStackable Thin-Film Transistor(TFT)NAND-Type Flash Memory,”IEEE Int′lElectron Devices Meeting，11-13Dec.2006)及Jung等人(Jung et a1.，“ThreeDimensionally Stacked NAND Flash Memory Technology Using StackingSingle Crystal Si Layers on ILD and TANOS Structure for Beyond30nmNode,”IEEE Int′l Electron Devices Meeting，11-13Dec.2006)将薄膜晶体管技术应用于电荷捕捉存储器技术。
此外，Johnson等人(Johnson et al.，“512-Mb PROM With aThree-Dimensional Array of Diode／Anti-fuse Memory cells,”IEEE J.ofSolid-State Circuits，vol.38，no.11，Nov.2003)已将交点阵列技术(cross-point array technique)应用于反熔丝型存储器(anti-fuse memory)。在Johnson等人叙述的设计中，是提供字线及位线的多个层，其中存储元件位于交点。存储元件包括一P+多晶硅阳极及一N-多晶硅阴极，多晶硅阳极连接至字线，N-多晶硅阴极连接至位线，阳极与阴极是由反熔丝型材料分隔。
在Lai等人、Jung等人及Johnson等人所述的工艺中，对于各存储层具有多个关键性的光刻(lithography)步骤。如此一来，制造装置所需的关键性光刻步骤的数目是因实行的层数而加乘。于是，虽然使用三维阵列而达成较高密度的好处，较高的制造成本限制了此一技术的使用。
Tanaka等人(Tanaka et al.，“Bit Cost Scalable Technology with Punch andPlug Process for Ultra High density Flash Memory,”2007Symposium onVLSI Technology Digest of Technical Papers，12-14June2007，pages14-15)叙述了另一种于电荷捕捉存储器技术中提供垂直反及(NAND)存储单元的结构。Tanaka等人所叙述的结构包含一具有以类似于与非门极的方式运作的垂直通道的多栅极场效应晶体管结构，使用硅-氧-氮-氧-硅(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)电荷捕捉技术，以于每个栅极／垂直通道接口建立一储存点(storage site)。此一存储结构是以安排作为多栅极存储单元的垂直通道的一半导体材料柱(pillar)为基础，具有邻接于衬底的一下方选择栅极，及在顶部的一上方选择栅极。多个水平控制栅极是使用与柱相交的平面电极层形成。用于控制栅极的平面电极层不需要关键性的光刻技术，从而节省成本。然而，各个垂直存储单元需要许多关键性的光刻步骤。并且，依此方式可层叠的控制栅极有数目限制，由垂直通道的导电性及所使用的写入和擦除处理等之类的因素所决定。
希望提供一种低成本的用于三维集成电路存储器的阵列，包含可信且微小的存储元件。
发明内容
一种存储装置，包含多个存储单元的多个反及串行的一阵列。此一装置包含一集成电路衬底及多个叠层，叠层由绝缘材料分隔的多个导电条构成，叠层包含导电条的至少一底部平面、导电条的多个中间平面及导电条的一顶部平面。
多个位线结构是正交排列于多个叠层上方并具有与叠层共形的多个表面，位线结构包含多个叠层间半导体体元件位于叠层之间，及多个链接元件位于叠层上方并连接叠层间半导体体元件。存储装置包含多个串行选择开关及多个参考选择开关，串行选择开关位于叠层间半导体体元件与导电条的顶部平面之间的多个接口区域，参考选择开关位于叠层间半导体体元件与导电条的底部平面之间的多个接口区域。
存储装置包含多个电荷储存结构，位于叠层中多个中间平面中的导电条的多个侧表面与多个位线结构的叠层间半导体体元件之间的多个交点的多个接口区域。
于此处所述的技术的一方面，一参考导体是设置在导电条的底部平面与衬底之间。至少一参考线结构是正交排列于多个叠层上方，至少一参考线结构包含多个叠层间垂直导电元件位于叠层之间并与参考导体电性连通。至少一参考线结构也包含多个链接元件位于这些叠层上方并连接叠层间垂直导电元件。叠层间垂直导电元件可具有高于叠层间半导体体元件的导电性。
于此处所述的技术的另一方面，至少某些在多个叠层中的导电条包括一硅本体(silicon body)，具有硅化物层位于硅本体的相对于电荷储存结构所设置的侧表面的一侧上。
也提供制造此处所描述的存储装置的方法。
本发明的其他方面及优点，可参照所附的图式和下列的详细说明与随附的权利要求范围。
附图说明
图1为一三维存储装置的示意图。
图2为对应图1所示三维示意图的俯视视角的布局图。
图3为一包含译码结构的三维存储装置的示意图。
图4为对应图3所示三维示意图的俯视视角的布局图。
图5为图4所示布局图的替代布局图。
图6为绘示字线侧壁硅化物形成体的布局图。
图7为绘示在一双栅极垂直通道结构中字线侧壁硅化物形成体的三维示意图。
图8为绘示一垂直通道结构的三维示意图。
图9为根据本发明一实施例的一集成电路的简化方块图。
图10为绘示制造一双栅极垂直通道结构的方法的流程图。
图11至图18为绘示双栅极垂直通道结构的一例示制造流程的示意图。
图19至图24为绘示在一垂直通道结构中形成侧壁硅化物的一实施例的一例示制造流程的示意图。
图25至图33为绘示在一垂直通道结构中形成侧壁硅化物的一实施例的一例示制造流程的示意图。
【符号说明】
100：存储装置
101：底部栅极
110、1210、1211、1212、2210、2220、2230、2240：叠层
120、1520、2490、2791、2792：叠层间半导体体元件
130、150、361、362、363、431～438、440、460、480、531～538、540、560、580、660、680、1530、1550、1861、1862、1863：链接元件
140、1540：叠层间垂直导电元件
160、1560：参考导体
170、190：开关
180：交点
211～216、411～416、421～426、511～516、521～526、722、724：752、754、962：字线
231～238、964：位线
240：源极线
251、451：位线接触点
255、455：源极线接触点
281～288：第一上方线
290：第二上方层
371、372、373、471～474、491～494、571～574、591～594、671～674、691～694、1871、1872、1873：层间连接件
410、510、1910：第一组
420、520、1920：第二组
430、530：群组
602～608、762、764、1939、1941、1959、1961、3112、3114、3116、3118、3122、3124、3126、3128、3132、3134、3136、3138、3142、3144、3146、3148：侧壁硅化物形成体
609、2395：区域
610、620：组
611～613、621～623、1930、1940、1950、1960、3111、3113、3115、3117、3121、3123、3125、3127、3131、3133、3135、3137、3141、3143、3145、3147：导电条
615、617、625、627：区块
710、730、740：介电电荷储存层
770：氧化物材料
812、814：栅极
820：垂直通道
832、834：电荷储存结构
840、1610、1710：箭号
958：平面译码器
959：串行选择线
960：存储阵列
961：列译码器
963：行译码器
965：总线
966、968：区块
967：数据总线
969：状态机
971：数据输入线
972：数据输出线
974：其他电路
975：集成电路
1009～1080：方块
1101：辅助栅极导体
1105、1905、2480、2505：绝缘材料
1110、1120、1130、1140：层
1310、2390、2990：存储层
1410：层
1915：间隙
1931、1933、1943、1945、1951、1953、1963、1965：导电条
2090、3290：过渡金属层
2501：参考导体层
2510、2520、2530、2540：牺牲层
2691、2692、2790、2801：开口
3090：第一导电材料
3101：沟道
BL：位线
CS：共同源极
GSL：接地选择线
SL：源极线
SSL：串行选择线
WL、WL0、WLN-1：字线
具体实施方式
以下将参照图1至图33，提供对于本发明实施例的详细说明。
图1为一三维(3D)的存储装置100的示意图。存储装置100包含存储单元反及(NAND)串行的一阵列，且可为一双栅极垂直通道存储阵列(Double-Gate Vertical Channel memory array,DGVC)。存储装置100包含一集成电路衬底及多个由绝缘材料所分隔的导电条构成的叠层，叠层包含导电条的至少一底部平面(GSL)、导电条的多个中间平面(WLs)及导电条的一顶部平面(SSLs)。在图1所示的例子中，一个叠层110包含导电条的一底部平面(GSL)、自WL0至WLN-1的导电条的多个中间平面(WLs)及导电条的一顶部平面(SSLs)，其中N可为8、16、32、64等等。
多个位线结构是正交排列于多个叠层上方，并具有与叠层共形(conformal)的表面，位线结构包含多个叠层间半导体体元件(inter-stacksemiconductor body element)120及多个链接元件(linking element)130，叠层间半导体体元件120位于叠层之间，链接元件130位于叠层上方并连接叠层间半导体体元件120。此例中的链接元件130包括一半导体，例如多晶硅，该半导体具有相对高的掺杂浓度，因此链接元件130具有高于叠层间半导体体元件120的导电性，用以提供通道区予叠层中的存储单元。
存储装置包含电荷储存结构，位于交点180的接口区域，交点180位于叠层中多个中间平面(WLs)中的导电条的侧表面与多个位线结构的叠层间半导体体元件120之间。在所描述的例子中，位于交点180的存储单元是于垂直、双栅极的反及串行中，其中，在单一叠层间半导体体元件两侧的导电条表现为双栅极，且存储单元可以为了读取、擦除和写入作业而被共同操作。
一参考导体(reference conductor)160是设置在导电条的底部平面(GSL)与集成电路衬底(未示于此)之间。至少一参考线结构(reference line strucure)是正交排列于多个叠层上方，参考线结构包含多个叠层间垂直导电元件(inter-stack vertical conductive element)140及多个链接元件150，叠层间垂直导电元件140位于叠层之间并与参考导体160是电性连通(electricalcommunication)，链接元件150位于叠层110上方并连接叠层间垂直导电元件140。叠层间垂直导电元件140可具有高于叠层间半导体体元件120的导电性(conductivity)。
存储装置包含串行选择开关(string select switch)190及参考选择开关(reference select switch)170，串行选择开关190位于叠层间半导体体元件120与导电条的顶部平面之间的接口区域，参考选择开关170位于叠层间半导体体元件120与导电条的底部平面(GSL)之间的接口区域。在某些例子中，电荷储存结构的介电层可作为开关170、190的栅极介电层。
存储装置包含一第一上方导电层(未示于此)，连接至多个位线结构，第一上方导电层包含多条总体位线(global bit line)，总体位线耦接至感测电路(sensing circuit)。存储装置也包含一第二上方导电层(未示于此)，第二上方导电层可被图案化，且可位于图案化的第一上方导电层的上方或下方。第二上方导电层被连接至至少一参考线结构，举例而言，此一连接是通过接触链接元件150。图案化的第二上方导电层可将至少一参考线结构连接至一参考电压源(reference voltage source)，或连接至用以提供参考电压的电路。
在图1所示的例子中，位线结构的链接元件130包含重掺杂N型半导体(N+掺杂半导体)材料。位线结构的叠层间半导体体元件120包含轻度掺杂半导体材料。在图1所示的例子中，参考导体160包含N+掺杂半导体材料，至少一参考线结构的链接元件150包含N+掺杂半导体材料。至少一参考线结构的叠层间垂直导电元件140也包含N+掺杂半导体材料。或者，在其他实施态样中，金属或金属化合物可取代掺杂半导体。
在一实施例中，为减少参考导体160的电阻，存储装置可包含一底部栅极101，底部栅极101靠近参考导体160。在读取作业时，底部栅极101能够通过施加至位于下方的衬底中的掺杂阱或其他位于下方的图案化导体结构的合适通过电压来导通(turn on)，增加参考导体160的导电性。
图2为对应图1所示三维示意图的俯视视角的布局图。位线231～234及位线235～238对应至多个位线结构(图1)中的链接元件130。源极线240对应至至少一参考线结构(图1)中的链接元件150；其他源极线可沿着阵列设置于间隔之中。位线(Bit Line，BL)及源极线(Source Line，SL)是正交排列于字线(Word Line，WL)211～216上方，字线是位于多个导电条的中间平面中。虽然在源极线240的各侧只绘示了4条位线，在源极线240各侧可以有任何数目的位线。举例而言，在源极线240的各侧可以有8条或16条位线。
在图2所示的例子中，存储装置包含一第一上方层，第一上方层包含第一上方线281～288。第一上方导电层可包含金属、掺杂半导体或材料的组合。第一上方线281～288是经由位线接触点(contact)251直接地连接至位线231～238，以最低化位线的负载电阻(loading resistance)。如在此所述，位线231～238对应至多个位线结构(图1)中的链接元件130，如此，第一上方导电层连接至这些位线结构。第一上方导电层可包含多条总体位线，总体位线耦接至感测电路(未示于此)。位线接触点251的位置为一例的代表。位线接触点的实体布局可为周期性或非周期性，为达成更佳的光刻曝光，其中可提供较规则的布局。
在图2所示的例子中，存储装置包含一第二上方层290。第二上方导电层可包含金属、掺杂半导体或材料的组合。第二上方层290是经由源极线接触点255直接地连接至源极线240，以最低化源极线的负载电阻。如在此所述，源极线240对应至至少一参考线结构(图1)中的链接元件150，如此，第二上方导电层连接至该至少一参考线结构。第二上方导电层可耦接至一参考电压源(未示于此)。源极线接触点255的位置为一例的代表。源极线接触点的实体布局可为周期性或非周期性，为达成更佳的光刻曝光，其中可提供较规则的布局。
至少一参考线结构中的叠层间垂直导电元件140(图1)可具有大于位线结构中的叠层间半导体体元件120(图1)的剖面面积。对应地，源极线接触点255可具有大于位线接触点251的剖面面积。
图3为一三维存储装置的示意图，包含对于导电条中的用于水平字线及接地选择线结构的接垫(pad)区域的描绘，接垫区域是用于阶状式地接触上方译码电路。导电条的顶部平面中的串行选择线(String Selection Line，SSL)是独立地耦接至串行选择线译码电路，并由串行选择线译码电路所控制。
中间平面(WLs)中的导电条及底部平面(GSL)中的导电条被连接在一起，以减少译码面积和连带的存储装置的整体尺寸。顶部平面(SSL)中的导电条是独立地译码，以允许正确的位线译码。
存储装置可包含链接元件及层间连接件(interlayer connector)，链接元件例如链接元件361及362，提供接垫区域与中间平面(WL)中的字线的组的连接，层间连接件例如层间连接件371及372，耦接至链接元件361及362中的着陆区(landing area)，其中链接元件包含开口，耦接至较低处的中间平面中的着陆区的层间连接件延伸穿过这些开口。着陆区是位于层间连接件底面与链接元件顶面之间的接口区域。
如图3所绘示，用于多个中间平面中多个层的字线的组的层间连接件是排列成一阶状结构。据此，层间连接件371及372被连接至多个中间平面中二个不同的层的着陆区。阶状结构可形成于一字线译码区中，字线译码区靠近存储单元反及串行的阵列的区域的边界及周边电路区域的边界。
在图3所示的例子中，存储装置包含链接元件及层间连接件，链接元件例如是一链接元件363，连接导电条的底部平面(GSL)中的接地选择线(Ground Selection Line，GSL)的组，层间连接件例如是一层间连接件373，耦接至底部平面中的链接元件的着陆区，其中层间连接件延伸穿过中间平面(WLs)中的链接元件的开口。着陆区是位于层间连接件(例如层间连接件373)底面与链接元件(例如链接元件363)顶面之间的接口区域。
图4为对应图3所示三维示意图的俯视视角的布局图。在图4所示的例子中，位线结构中的链接元件431～438的一群组430，及至少一参考线结构中至少一链接元件440，是正交排列于中间平面(WL)中的字线的一第一组410及中间平面(WL)中的字线的邻接的一第二组420上方。位线结构中的链接元件431～438作为位线。至少一参考线结构中的链接元件440作为源极线。在图4所示的例子中，位线接触点451将位线结构中的链接元件431～438直接地连接至第一上方线(例如图2中的281～288)。源极线接触点455将至少一参考线结构中的链接元件440直接地连接至第二上方层(例如图2中的290)。位线接触点及源极线接触点的位置为一例的示意。实际上位线接触点及源极线接触点相对于字线的实体布局可为周期性或非周期性，为达成更佳的光刻曝光，其中可提供较规则的布局。
群组430包含中间平面(WL)中的字线411～416的一第一组410，及中间平面(WL)中的字线421～426的一第二组420。第一组410的成员是通过一链接元件耦接在一起，链接元件提供一接垫，层间连接件471～474的各者接触接垫上的着陆区。类似于此，第二组420的成员是通过一链接元件耦接在一起，链接元件提供一接垫，层间连接件491～494的各者接触接垫上的着陆区。
用于第一组410的层间连接件471～474是平行于群组430中的位线排列于群组430的一侧。用于第二组420的层间连接件491～494是排列于群组430的相同侧。导电条的顶部平面中对应至第一组410及第二组420的串行选择线，是由群组430的相反于层间连接件的一侧，耦接至串行选择线译码电路(未示于此)。
链接元件460连接用于存储单元区块一水平面(level)的一单一的图案化字线结构中的第一组410的字线。层间连接件471～474被耦接至链接元件460中的着陆区及字线译码电路(未示于此)。类似于此，链接元件480连接第二组420中的字线。层间连接件491～494被耦接至链接元件480中的着陆区及字线译码电路。着陆区是位于层间连接件底面与链接元件顶面之间的接口区域。
如在此对于图3所作的叙述，用于多个中间平面中多个层的字线的组的层间连接件是排列成阶状结构并接触接垫(例如链接元件460、480)。据此，层间连接件471～474可连接至多个中间平面中四个不同层的着陆区，层间连接件491～494可连接至多个中间平面中相同、或不同的四个不同层的着陆区。
虽然如图4所绘示，第一组410及第二组420各包含6条字线，各组中可以有更多条字线。举例而言，第一组410及第二组420可各包含8、16或32条字线。类似于此，虽然至少一参考线结构中的链接元件440的各侧只绘示了4条位线，链接元件440的各侧可以有更多条位线。举例而言，链接元件440的各侧可有8条或16条位线。
图4所示的布局可重复于水平和垂直方向。
图5为一替代性的布局图。对于图4所作的叙述大致上皆可用于图5。在图5所示的例子中，位线结构中的链接元件531～538的一群组530，及至少一参考线结构中的至少一链接元件540，是正交排列于中间平面(WL)中字线511～516的一第一组510及中间平面(WL)中邻接的字线521～526的一第二组520上方。位线结构中的链接元件531～538作为位线。至少一参考线结构中的链接元件540作为源极线。
用于第一组510的层间连接件571～574是于群组530的一侧排列在链接元件560。用于第二组520的层间连接件591～594是在群组530的相反的另一侧排列于链接元件580。
导电条的顶部平面中对应至第一组510的串行选择线，是由群组530的与用于字线的第二组520的层间连接件相同的该侧，耦接至串行选择线译码电路。导电条的顶部平面中对应至字线的第二组520的串行选择线，是由群组530的与用于字线的第一组510的层间连接件相同的该侧，耦接至串行选择线译码电路。
图5所示的替代性布局提供字线译码电路与串行选择线译码电路较大的工艺窗(process window)，并且，此一替代性布局可于字线方向以镜像方式重复，藉此，链接元件可于群组间共享，链接元件接触被制造于每一其他组中且如所示般于相邻的字线结构以错位方式排列的链接元件。
图6为绘示字线侧壁硅化物形成体(sidewall word line silicide formation)的布局图。字线侧壁硅化物形成体可降低字线结构的电阻，及连带的跨越一大阵列的字线电阻-电容延迟(RC delay)。存储装置包括包含多个链接元件及多个层间连接件的区块(block)，链接元件连接中间平面(WLs)中的字线的组，层间连接件耦接至链接元件的着陆区，其中相邻区块的字线的端(end)是经由链接元件连接，链接元件包含多个开口，耦接至较低处的中间平面的着陆区的层间连接件延伸穿过开口。存储装置可进一步包含侧壁硅化物形成体(sidewall silicide formation)，侧壁硅化物形成体设置在相邻区块的至少一侧，平行于相邻区块中的字线。
在图6所示的例子中，存储装置包含相邻的区块615及617，区块615、617包含一链接元件660及层间连接件671～674，链接元件660连接中间平面(WLs)中的字线的一组610，层间连接件671～674耦接至链接元件660的着陆区。相邻区块615、617中的字线的端是经由链接元件660连接。
存储装置也包含相邻的区块625及627，区块625、627包含一链接元件680及层间连接件691～694，链接元件680连接中间平面(WLs)中的字线的一组620，层间连接件691～694耦接至链接元件680的着陆区。相邻区块625、627中的字线的端是经由链接元件680连接。
链接元件包含多个开口，耦接至较低处的中间平面中的着陆区的层间连接件延伸穿过开口。在图3所示的例子中，链接元件361及362分别包含了耦接至较低处的中间平面中的着陆区的层间连接件372及373从中延伸穿越过的开口。
在此例中包括链接元件660的字线结构，包含了侧壁硅化物形成体602、604，侧壁硅化物形成体602及604设置在最外侧的导电条611及613的侧方上。并且，在此例中包括链接元件680的字线结构，包含了侧壁硅化物形成体606、608，侧壁硅化物形成体606及608设置在最外侧的导电条621及623的侧方上。硅化物形成体可增进用以于一大阵列中分布字线电压的字线结构的导电性。
关于图6中的区域609，请参照图7的三维示意图而能有更详尽的理解。
图7为绘示在一双栅极垂直通道结构中字线侧壁硅化物形成体的三维示意图，对应至图6中的区域609。字线的二个层被绘示于此。二个层中的一第一层包含一字线722及一字线752。二个层中的一第二层包含一字线724及一字线754。这四条字线是位于字线的组(例如图6中的610)中。字线722及724是在字线的组610之内。字线752及754对应至图6中最外侧的导电条611、613，并于其在字线的组610的一侧的侧壁上，分别具有侧壁硅化物形成体762及764。
在图7所示的例子中，介电电荷储存层710及730，例如是氧-氮-氧(Oxide-Nitride-Oxide，ONO)材料，是形成于字线722及字线724的相对的侧壁上，以形成电荷储存结构。介电电荷储存层740可形成于字线752及字线754的一侧壁上，该侧壁是相反于字线的具有侧壁硅化物形成体的一侧壁。字线是由绝缘的氧化物材料770与上方或下方的其他字线分隔。
在一替代的实施例中，如图33所绘示，存储装置可包含在多个导电条叠层中的相邻叠层对，其中一存储层2990可包含一多层的介电电荷储存结构，存储层2990是设置在中间平面(WLs)中的导电条(例如3131及3133)的一第一侧的侧表面与多个位线结构的叠层间半导体体元件(例如2791)之间的交点的接口区域。存储装置可进一步包含侧壁硅化物形成体，例如3132及3134，设置在相邻叠层对中导电条的中间平面(WLs)中的导电条(例如3131及3133)相对于第一侧的一第二侧的侧表面上。
侧壁硅化物形成体是平行于导电条的中间平面(WLs)中的字线，且正交于多个位线结构的叠层间半导体体元件。对于此一替代实施例的进一步的叙述，将配合图25至图33提供。
图8为绘示一垂直通道结构的三维示意图。在图8所示的例子中，双栅极的垂直通道结构包含排列作为电荷储存结构832、834的介电层，以及垂直通道820，电荷储存结构832及834分别位于水平栅极812及814的侧表面。电流是垂直流动，穿过垂直通道820，以箭号840表示。栅极812及814为叠层的中间平面(WLs)中的导电条的一部分。导电条可包括各种材料，包含掺杂半导体、金属及导电化合物，例如是硅(Si)、锗(Ge)、硅化锗(SiGe)、碳化硅(SiC)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、铂(Pt)。垂直通道820为存储装置中的位线结构的一部分，且可包括用以作为存储单元的通道的半导体材料，这类材料例如硅(Si)、锗(Ge)、硅化锗(SiGe)、砷化镓(GaAs)、碳化硅(SiC)及石墨烯(grapheme)。存储装置中的电荷储存结构，包含电荷储存结构832及834，可包括快闪存储技术中已知的多层介电电荷捕捉结构，即本发明所属技术领域中称为SONOS、BE-SONOS、TANOS及MABE-SONOS者。
图9为根据本发明一实施例的一集成电路的简化方块图。在图9所示的例子中，集成电路975包含一双栅极垂直通道存储阵列960，存储阵列960是实施如此处所述的源极线结构及字线结构上具有硅化物形成体的一或二者于一集成电路衬底上。一列译码器961被耦接至多条字线962，且沿着存储阵列960中的列排列。一行译码器963被耦接至多条位线964(或如前述的串行选择线)，沿着存储阵列960中的行排列，以自存储阵列960的存储单元读取或写入数据。一平面译码器958是于串行选择线959(或如前述的位线)上耦接至存储阵列960中的多个平面。地址是提供于总线965而提供至行译码器963、列译码器961及平面译码器958。于此例中，区块966中的感测放大器(sense amplifier)及数据输入结构(daa-in structure)是经由数据总线967耦接至行译码器963。数据是自集成电路975的输入／输出端或其他集成电路975内部或外部的数据源，经由数据输入线971，提供至区块966中的数据输入结构。在所述的实施例中，其他电路974被包含于集成电路内，其他电路974例如是一般用途的处理器或特殊功能的处理器，或者是由可编程电阻存储单元阵列(programmable resistance cellarray)所支持的具有系统芯片功能的模块组合。数据是自区块966中的感测放大器，经由数据输出线972，提供至集成电路975的输入／输出端或其他集成电路975内部或外部的数据目标端(data destination)。
实施于此例中使用偏压调整的状态机969的控制器，控制区块968中的电压供应器所产生或提供的偏压调整供应电压(bias arrangement supplyvoltage)的应用，偏压调整供应电压例如是读取或写入电压。控制器可使用本发明所属技术领域所知的特殊目的逻辑电路(special-purpose logiccircuitry)。或者，在替代性的实施例中，控制器包括一般用途的处理器，可实施于相同的集成电路中，执行计算机程序以控制装置的作业。在其他另外的实施例中，特殊目的逻辑电路与一般用途的处理器的组合可用以作为控制器。
图10为绘示制造一存储装置的方法的流程图。此一方法包含辨认衬底上用以形成具有类似图1所示结构的三维区块的区域。对于每一区域，该方法包含通过注入辅助栅极阱(assist gate well)于衬底中，或通过图案化衬底上的导电材料，形成辅助栅极导体(assist gate conductor)。于辅助栅极导体上方，是形成辅助栅极介电质(例如二氧化硅)的一个层(方块1009)。于此绝缘层的上方，工艺包含形成由绝缘材料分隔的一第一导电材料的多个层(方块1010)，以及刻蚀这些层以定义导电条的多个叠层(方块1020)。导电条的叠层包含导电条的至少一底部平面(GSL)、导电条的多个中间平面(WLs)及导电条的一顶部平面(SSLs)。
此一方法包含形成一存储层于多个叠层中的导电条的侧表面上(方块1030)。存储层接触多个导电条的侧表面。此一方法包含形成一第二导电材料的一层于多个叠层上的存储层的上方，且第二导电材料的层与存储层共形(方块1040)。
此一方法包含刻蚀第二导电材料的层，以定义正交排列于多个叠层上方且与叠层共形的多个位线结构(方块1050)。位线结构包含叠层间半导体体元件及链接元件，叠层间半导体体元件位于叠层之间，链接元件位于叠层上方并连接叠层间半导体体元件。
于此例中，刻蚀第二导电材料的层的步骤(方块1050)也用于定义正交排列于多个叠层上方的至少一参考线结构。参考线结构包含多个叠层间垂直导电元件，叠层间垂直导电元件位于叠层之间，并与共同源极(CommonSource，CS)导体材料的层电性连通。此外，参考线结构可包含多个链接元件，位于叠层上方，并连接叠层间垂直导电元件。刻蚀第二导电材料的层的步骤停止于在辅助栅极介电质的层之上的一水平面，如此，在该水平面以下的第二导电材料的层的部分仍保留下来，形成参考导体。参考导体被连接至参考线结构及位线结构，以允许参考线结构至位线结构的间的电性连通(方块1050)。
作为形成位线结构的一项结果，存储单元是形成于叠层的多个中间平面中的导电条的侧表面与多个位线结构的叠层间半导体体元件之间的交点的接口区域。此外，串行选择开关是设置在叠层间半导体体元件与导电条的顶部平面(SSLs)之间的接口区域，参考选择开关是设置在叠层间半导体体元件与导电条的底部平面(GSL)之间的接口区域。存储层可包括能够作为用于串行选择开关及参考选择开关的栅极介电层的介电层。
在一实施例中，此一方法可包含以一第一能阶(energy level)，注入N+掺杂材料于多个位线结构中的链接元件、参考导体及至少一参考线结构中的链接元件(方块1060)。此一方法可进一步包含以一第二能阶，注入N+掺杂材料于至少一参考线结构的叠层间垂直导电元件(方块1060)，其中第二能阶高于第一能阶。
至少一参考线结构中的叠层间垂直导电元件可具有大于位线结构中的叠层间半导体体元件的剖面面积，如图2所示。
在一实施例，此一方法中刻蚀多个层以定义导电条的多个叠层的步骤(方块1020)，可包含形成作为译码结构的一部分而连接中间平面(WL)中的字线的组的多个链接元件。此一方法更包含于链接元件形成开口，以及形成耦接至多个链接元件的着陆区的作为译码结构的另一部分的多个层间连接件，其中耦接至较低处的中间平面中的着陆区的层间连接件延伸穿过链接元件的开口(方块1070)。
此一方法中刻蚀多个层以定义导电条的多个叠层的步骤(方块1020)，可进一步包含形成连接底部平面中的接地选择线的组的多个链接元件。此一方法更包含形成耦接至底部平面中的链接元件的着陆区的多个层间连接件，其中层间连接件延伸穿过中间平面(WLs)中的链接元件的开口(方块1070)。
在一实施例中，位线结构中的位线的一群组及至少一参考线结构中的至少一源极线，是正交排列于中间平面(WL)中的字线的一第一组及中间平面(WL)中的字线的邻接的一第二组的上方，且用于第一组的层间连接件是平行于群组中的位线排列于群组的一侧，用于第二组的层间连接件是排列于群组的相同侧。
在一替代的实施例中，位线结构中的位线的一群组及至少一参考线结构中的至少一源极线，是正交排列于中间平面(WL)中的字线的一第一组及中间平面(WL)中的字线的邻接的一第二组的上方，且用于第一组的层间连接件是平行于群组中的位线排列于群组的一侧，用于第二组的层间连接件是排列于群组的一相反侧。
在一实施例中，此一方法可包含形成包含多个链接元件及多个层间连接件的区块，链接元件连接中间平面(WL)中的字线的组，层间连接件耦接至链接元件的着陆区，其中相邻区块的字线的端(end)是经由链接元件连接，链接元件包含多个开口，耦接至较低处的中间平面的着陆区的层间连接件延伸穿过开口。此一方法可进一步包含形成侧壁硅化物形成体于相邻区块的至少一侧，侧壁硅化物形成体平行于相邻区块中的字线。
在一替代的实施例中，此一方法可包含形成相邻叠层对于导电条的多个叠层中，其中电荷储存结构是设置在中间平面(WLs)中的字线的一第一侧的侧表面与多个位线结构的叠层间半导体体元件之间的交点的接口区域。此一方法可进一步包含形成侧壁硅化物形成体于相邻叠层对中导电条的中间平面(WLs)中的字线相对于第一侧的一第二侧的侧表面上。
此一方法可进一步包含形成一第一上方导电层以及形成一第二上方导电层，第一上方导电层连接至多个位线结构，包含耦接至感测电路的多条总体位线，第二上方导电层连接至至少一参考线结构，耦接至一参考电压源(方块1080)。
图11至图18绘示双栅极垂直通道结构的一例示制造流程。图11绘示制造流程中，在形成一辅助栅极导体1101以及由绝缘材料1105的层分隔的第一导电材料的多个层(例如层1110、1120、1130及1140)于一集成电路衬底(未示于此)上之后的阶段。
图12绘示制造流程中，在刻蚀这些层并停止于辅助栅极导体1101处，以定义导电条的多个叠层之后的阶段，导电条的叠层包含叠层1210、1211及1212。叠层1210、1211及1212包含导电条的至少一底部平面(GSL)、导电条的多个中间平面(WLs)及导电条的一顶部平面(SSLs)。对于叠层1210，多个中间平面可包含自0至N-1的N个平面，如图12所绘示。虽然未示于此，导电条是通过定义在用于刻蚀叠层的图案中的接垫链接。在之后的步骤中，接垫可用以形成链接元件，链接元件例如是前述图4及图5所示的链接元件。
图13绘示制造流程中，在形成一存储层1310于多个叠层(包含叠层1210)中的导电条的上方及侧方之后的阶段。存储层1310接触多个导电条的侧表面。存储层1310可包括如前述讨论中的一多层的介电电荷储存结构。
图14绘示制造流程中，在形成一第二导电材料的层1410于多个叠层(包含叠层1210)上的存储层1310的上方之后的阶段，第二导电材料的层1410与存储层1310共形。第二导电材料包括至少位于叠层之间的区域的一半导体，以作为存储单元的垂直串行的通道区。
图15绘示制造流程中，在对于第二导电材料的层1410进行一图案化且定时的刻蚀之后的阶段，此一刻蚀被定时于在到达叠层之间的存储层1310之前停止，如此，一参考导体(例如1560)是形成于各叠层间。也可以使用其他停止刻蚀以形成参考导体的工艺，包含使用在沟道中以预定深度设置于第二导体材料内的一刻蚀停止层。刻蚀的图案定义多个位线结构1520／1530，位线结构1520／1530正交排列于多个叠层(包含叠层1210)上方并具有与其共形的表面。位线结构1520／1530包含叠层间半导体体元件1520及链接元件1530，叠层间半导体体元件1520位于叠层之间并延伸至参考导体(例如1560)，链接元件1530位于叠层上方并连接叠层间半导体体元件1520。为了露出下方的结构，在位线结构的间的区域，图中显示了叠层中导电条的间的开口。然而这些开口将会被叠层中条状物之间的绝缘材料填满。
刻蚀第二导电材料的层的步骤也定义了至少一参考线结构1540／1550，参考线结构1540／1550正交排列于多个叠层上方。参考线结构1540／1550包含叠层间垂直导电元件1540及链接元件1550，叠层间垂直导电元件1540延伸至叠层之间的参考导体(例如1560)，链接元件1550位于叠层上方并连接叠层间垂直导电元件1540。
图15绘示参考导体1560作为图案化、定时的刻蚀的结果留下，是设置在导电条的底部平面(GSL)与衬底上的辅助栅极导体1101之间。
存储层1310可作为参考导体1560与辅助栅极导体1101之间的辅助栅极介电质。
图16绘示制造流程中，在位线结构形成之后的阶段，其中工艺包含依箭号1610所示方向，以一第一能阶，注入N+掺杂材料于多个位线结构中的链接元件1530、在位线结构的间及位线结构与参考线结构之间的暴露区域的参考导体1560、以及至少一参考线结构中的链接元件1550。第一能阶可低于30keV，通常的掺杂量约每平方厘米为1×1014。
如果位线结构的叠层间半导体体元件1520的轮廓是足够地垂直(接近90度)于参考导体1560，位线结构的叠层间半导体体元件1520的侧壁接受最少量的以第一能阶掺杂的N+掺杂材料，而大部分的N+掺杂材料是注入参考导体1560中，据此减少参考导体1560的电阻。
图17绘示制造流程中，于图16的注入之后的阶段，其中制造流程包含依箭号1710所示方向，以一第二能阶，注入N+掺杂材料于至少一参考线结构的叠层间垂直导电元件1540的额外步骤，其中第二能阶是高于第一能阶。举例而言，第二能阶可为约30至50keV，通常的掺杂量约每平方厘米为1×1014至1×1015。可使用一注入掩模(未示于此)，以在此一额外的注入步骤中，保护位线结构及存储阵列的其他部分。此一步骤可增进用于参考线结构的叠层间垂直导电元件1540的导电性。
至少一参考线结构中的叠层间垂直导电元件1540可具有大于位线结构中的叠层间半导体体元件1520的剖面面积，如图2所绘示。
图18绘示制造流程中，在一阶状刻蚀工艺(staircase etching process)之后的阶段，阶状刻蚀工艺用以隔绝个别的串行选择线，并用以形成耦接至多个叠层中的导电条的链接元件1861、1862及1863，链接元件1861、1862、1863包含用于层间连接件1871、1872及1873的着陆区。用于链接元件1861、1862、1863的接垫可在图案化叠层的同时被图案化(请见图12)。
在一实施例中，如图4所绘示，位线结构中的位线的一群组430，及至少一参考线结构中的至少一链接元件440，是正交排列于中间平面(WL)中的字线的一第一组410及中间平面(WL)中的字线的一第二组420的上方，且用于第一组410的层间连接件471～474是平行于群组430中的位线排列于群组430的一侧，用于第二组420的层间连接件491～494是排列于群组430的相同侧。
在一替代性的实施例中，如图5所绘示，位线结构中的链接元件531～538的一群组530，及至少一参考线结构中的至少一链接元件540，是正交排列于中间平面(WL)中的字线的一第一组510及中间平面(WL)中的字线的一第二组520的上方，且用于第一组510的层间连接件571～574是平行于群组530中的位线排列于群组530的一侧，用于第二组520的层间连接件591～594是排列于群组530的一相反侧。
在一实施例中，制造流程可包含形成包括多个链接元件及多个层间连接件的区块，链接元件连接中间平面(WLs)中的字线的组，层间连接件耦接至链接元件的着陆区，其中相邻区块的字线的端是经由链接元件连接，且链接元件包含多个开口，耦接至较低处的中间平面的着陆区的层间连接件延伸穿过开口。制造流程可进一步包含形成侧壁硅化物形成体于相邻区块的至少一侧，侧壁硅化物形成体平行于相邻区块中的字线。侧壁硅化物形成体可为例如使用自对准硅化物工艺(Self-Aligned silicide process，SAlicide process)制造于字线的组的侧壁上的硅化钴(cobalt silicide，CoSix)、硅化钛(titanium silicide，TiSix)或其他硅化合物(silicide compound)。
图19至图24绘示在一垂直通道结构中形成侧壁硅化物的一实施例的一例示制造流程。图19为在类似于图11所示的结构中正交于导电条的一剖面，包含在一字线狭缝工艺(word line slit process)之后，由绝缘材料1905分隔的导电条1930、1940、1950、1960的中间平面(WL0及WLN-1)。此一狭缝工艺可为一图案化刻蚀，用以将导电条切割成字线的多个组，暴露出中间平面(WL0及WLN-1)的侧壁。图19绘示字线的一第一组1910、字线的一第二组1920及位于二组之间的一间隙1915，其中个别的字线是将要形成。
虽然导电条的顶部平面(SSLs)及导电条的底部平面(GSL)未示于图19至图24中，制造流程可包含形成侧壁硅化物形成体于顶部平面中的串行选择线的组的一侧，及底部平面中的接地选择线的组的一侧。
图20绘示工艺中，在一形成硅化物的程序之后的阶段，硅化物是形成于导电条1930、1940、1950、1960之间的暴露侧，同时避免硅化物形成于相反侧。硅化物可通过沉积一薄的硅化物前驱物，例如过渡金属层2090，于字线的二个组的侧壁上方。接着将结构退火，使得硅化物前驱物与中间平面(WL0及WLN-1)中的导电材料反应，形成低电阻的侧壁硅化物形成体，例如字线的第一组1910的侧壁硅化物形成体1939、1959，及字线的第二组1920的侧壁硅化物形成体1941、1961。如图21所示，在反应形成侧壁硅化物形成体1939、1959、1941及1961之后，是刻蚀掉残留或多余的过渡金属。
图22绘示工艺中，在刻蚀多个层以分开导电条1930、1940、1950、1960，形成分开的导电条1931、1933、1943、1945、1951、1953、1963及1965之后的阶段。这些分开的导电条定义导电条的多个叠层，例如字线的第一组1910的叠层2210及2220，与字线的第二组1920的叠层2230及2240。叠层包含导电条的至少一底部平面(GSL)(未示于此)、导电条的多个中间平面(WLs)及导电条的一顶部平面(SSLs)(未示于此)。多个中间平面可包含自0至N-1的N个平面。
图23绘示工艺中，在形成一存储层2390之后的阶段，存储层2390形成于多个叠层的未被侧壁硅化物形成体1939、1959、1941及1961所覆盖的导电条的侧表面上。存储层2390接触此多个导电条的侧表面。
图24绘示工艺中，在形成第二导电材料的一层以形成叠层间半导体体元件2490之后的阶段，叠层间半导体体元件2490形成于在多个叠层上的存储层2390的上方，并具有与存储层2390共形的表面。在制造流程中的某个部分，是以绝缘材料2480填充字线的二个组之间的间隙1915。双栅极快闪存储单元(区域2395)于导电条1951、1953与位线结构的叠层间半导体体元件2490之间的交点及其他类似的交点产生，以形成一三维存储阵列。制造流程可接着如配合图15所述的内容继续进行，刻蚀第二导电材料的层等等。
图25至图33绘示在一垂直通道结构中形成侧壁硅化物的一实施例的一例示制造流程。在替代性的实施例中，电荷储存结构是设置在位于中间平面(WLs)中的字线的一第一侧的侧表面与多个位线结构的叠层间半导体体元件之间的交点的接口区域，侧壁硅化物形成体是设置在相邻的叠层对中的导电条的中间平面(WLs)中的字线相对于第一侧的一第二侧的侧表面。图25绘示部分制成的一存储装置的剖面。在图25所示的例子中，存储装置包含一参考导体层2501及多个牺牲层，多个牺牲层包含由绝缘材料2505所分隔的牺牲层2510、2520、2530及2540。
图26绘示工艺中，在通过形成刻蚀穿过多个牺牲层的开口2691及2692，刻蚀多个牺牲层以定义多个相邻叠层对之后的阶段。开口2691及2692是用以形成分享于相邻叠层对之间的叠层间半导体体元件。
图27绘示工艺中，在使用第二导电材料分别形成叠层间半导体体元件2791、2792于开口2691、2692中，且刻蚀出延伸至参考导体层2501的开口之后的阶段，延伸至参考导体层2501的开口例如是开口2790，暴露出牺牲层2510、2520、2530及2540，并分隔相邻叠层对。
图28绘示工艺中，在移除由开口(例如开口2790)暴露出的牺牲层2510、2520、2530及2540之后的阶段。此一刻蚀工艺留下在多个叠层之中附着于作为叠层间半导体体元件的第二导电材料的绝缘材料2505的层，开口(例如开口2801)位于绝缘材料2505的层之间。
图29绘示工艺中，在形成存储层2990于叠层间半导体体元件2791及2792的侧表面上之后的阶段。存储层2990可包括快闪存储技术中已知的一多层介电电荷储存结构，例如包含快闪存储技术领域中称为SONOS、BE-SONOS、TANOS及MA BE-SONOS者。
图30绘示工艺中，在形成第一导电材料3090的多个层于相邻叠层对之间及上方之后的阶段，第一导电材料3090的多个层填充因牺牲层的移除而留下的位于绝缘材料2505的层之间的开口，并形成于存储层2990的上方。
图31绘示工艺中，在刻蚀沟道(例如沟道3101)于导电条的叠层之间，移除第一导电材料3090的层中的多余材料以定义叠层之后的阶段，叠层包含导电条3111、3113、3115及3117的至少一底部平面(GSL)、导电条3121、3123、3125及3127与导电条3131、3133、3135及3137的多个中间平面(WLs)及导电条3141、3143、3145及3147的顶部平面(SSLs)。
图32绘示工艺中，在形成硅化物于导电条3111、3113、3115及3117、3121、3123、3125及3127、3131、3133、3135及3137与3141、3143、3145及3147的侧壁之后的阶段，其中导电条包括一含硅的材料。硅化物工艺包含沉积一硅化物前驱物，例如过渡金属层3290，于相邻叠层对的侧壁的上方。接着退火硅化物前驱物，以使其与导电条3111、3113、3115及3117、3121、3123、3125及3127、3131、3133、3135及3137与3141、3143、3145及3147中的硅反应，以形成低电阻的侧壁硅化物形成体，例如侧壁硅化物形成体3122、3124、3126及3128、侧壁硅化物形成体3132、3134、3136及3138、侧壁硅化物形成体3142、3144、3146及3148与侧壁硅化物形成体3112、3114、3116及3118。
图33绘示工艺中，在刻蚀掉任何多余的硅化物前驱物之后的阶段。制造流程接着如前述内容继续进行，以例如完成具有双栅及垂直反及串行的一三维存储阵列。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
Claims (34)
1.一种存储装置，包含多个存储单元的多个反及串行的一阵列，该存储装置包括：
一集成电路衬底；
多个叠层，由绝缘材料分隔的多个导电条构成，这些叠层包含多个导电条的至少一底部平面(GSL)、多个导电条的多个中间平面(WLs)及多个导电条的一顶部平面(SSLs)；
一参考导体(CS)，设置在该底部平面与该集成电路衬底之间的一水平面；
多个位线结构，正交排列于这些叠层上方并具有与这些叠层共形的多个表面，这些位线结构包含多个叠层间半导体体元件位于这些叠层之间并连接至该参考导体，及多个链接元件位于这些叠层上方并连接这些叠层间半导体体元件；
多个电荷储存结构，位于这些叠层中这些中间平面中的这些导电条的多个侧表面与这些位线结构的这些叠层间半导体体元件之间的多个交点的多个接口区域；
至少一参考线结构，正交排列于这些叠层上方，该至少一参考线结构包含多个叠层间垂直导电元件位于这些叠层之间并连接至该参考导体，及多个链接元件位于这些叠层上方并连接这些叠层间垂直导电元件，这些叠层间垂直导电元件具有高于这些叠层间半导体体元件的导电性；以及
多个串行选择开关及多个参考选择开关，这些串行选择开关位于这些叠层间半导体体元件与该顶部平面之间的多个接口区域，这些参考选择开关位于这些叠层间半导体体元件与该底部平面之间的多个接口区域。
2.根据权利要求1所述的存储装置，包括一第一上方导电层，连接至这些位线结构，该第一上方导电层包含多条总体位线，这些总体位线耦接至多个感测电路。
3.根据权利要求1所述的存储装置，包括一第二上方导电层，该第二上方导电层连接至该至少一参考线结构，该第二上方导电层耦接至一参考电压源。
4.根据权利要求1所述的存储装置，其中该参考导体包括N+掺杂半导体材料，该至少一参考线结构的这些链接元件包括N+掺杂半导体材料。
5.根据权利要求1所述的存储装置，其中该至少一参考线结构的这些叠层间垂直导电元件包括N+掺杂半导体材料。
6.根据权利要求1所述的存储装置，其中该至少一参考线结构中的这些叠层间垂直导电元件具有大于这些位线结构中的这些叠层间半导体体元件的剖面面积。
7.根据权利要求1所述的存储装置，更包括：
多个链接元件，连接这些中间平面(WLs)中多条字线的复阵列；以及
多个层间连接件，耦接至连接这些字线的这些组的这些链接元件的多个着陆区，其中连接这些字线的这些组的这些链接元件包含多个开口，耦接至多个较低处的中间平面的多个着陆区的这些层间连接件延伸穿过这些开口。
8.根据权利要求7所述的存储装置，更包括：
多个链接元件，连接该底部平面(GSL)中多条接地选择线的复阵列；
以及
多个层间连接件，耦接至该底部平面中的这些链接元件的多个着陆区，其中耦接至该底部平面中的这些链接元件的这些层间连接件延伸穿过这些中间平面(WLs)中的这些连接元件的这些开口。
9.根据权利要求7所述的存储装置，其中这些位线结构中的这些链接元件的一群组及该至少一参考线结构中的至少一链接元件，是正交排列于这些中间平面(WL)中多条字线的一第一组及这些中间平面(WL)中多条字线的邻接的一第二组的上方，且用于该第一组的这些层间连接件是平行于该群组中的这些位线排列于该群组的一侧，用于该第二组的这些层间连接件是排列于该群组的相同侧。
10.根据权利要求7所述的存储装置，其中这些位线结构中的这些链接元件的一群组及该至少一参考线结构中的至少一链接元件，是正交排列于这些中间平面(WL)中多条字线的一第一组及这些中间平面(WL)中多条字线的邻接的一第二组的上方，且用于该第一组的这些层间连接件是平行于该群组中的这些位线排列于该群组的一侧，用于该第二组的这些层间连接件是排列于该群组的一相反侧。
11.根据权利要求1所述的存储装置，更包括：
多个区块，包含多个链接元件连接这些中间平面(WLs)中多条字线的复阵列，及多个层间连接件耦接至这些链接元件的多个着陆区，其中这些区块中相邻的二区块中的这些字线的多个端是经由连接这些字线的这些组的这些链接元件连接，且连接这些字线的这些组的这些链接元件包含多个开口，耦接至多个较低处的中间平面中的多个着陆区的多个层间连接件延伸穿过这些开口；以及
多个侧壁硅化物形成体，设置在这些区块中相邻的二区块的至少一侧上，并平行于相邻的该二相邻区块中的多条字线。
12.根据权利要求1所述的存储装置，更包括：
这些导电条叠层中的多个相邻叠层对，其中多个电荷储存结构是设置在位于这些中间平面(WLs)中的多条字线的一第一侧的多个侧表面与这些位线结构中的这些叠层间半导体体元件之间的多个交点的多个接口区域；以及
多个侧壁硅化物形成体，设置在这些相邻叠层对中的这些中间平面(WLs)中的这些字线相对于该第一侧的一第二侧的多个侧表面。
13.一种用以制造一存储装置的方法，包括：
形成由绝缘材料分隔的一第一导电材料的多层于一集成电路衬底上；
刻蚀这些层，以定义多个导电条叠层，这些叠层包含多个导电条的至少一底部平面(GSL)、多个导电条的多个中间平面(WLs)及多个导电条的一顶部平面(SSLs)；
形成一存储层于这些叠层中的多个导电条的多个侧表面上，该存储层接触这些导电条的这些侧表面；
形成一第二导电材料的一层于这些叠层上的该存储层的上方并具有与该存储层共形的一表面；以及
刻蚀该第二导电材料的该层，以定义多个位线结构、至少一参考线结构及一参考导体(CS)，
其中这些位线结构是正交排列于这些叠层上方且具有与这些叠层共形的多个表面，这些位线结构包含多个叠层间半导体体元件位于这些叠层之间并与该参考导体电性连通，及多个链接元件位于这些叠层上方并连接这些叠层间半导体体元件，
其中该至少一参考线结构是正交排列于这些叠层上方，该至少一参考线结构包含多个叠层间垂直导电元件位于这些叠层之间并与该参考导体电性连通，及多个链接元件位于这些叠层上方并连接这些叠层间垂直导电元件，且
其中该参考导体(CS)是设置在该底部平面与该集成电路衬底之间的一水平面。
14.根据权利要求13所述的方法，包括以一第一能阶，注入N+掺杂材料于这些位线结构中的这些链接元件、该参考导体及该至少一参考线结构的这些链接元件。
15.根据权利要求13所述的方法，包括：
以一第一能阶，注入N+掺杂材料于这些位线结构中的链接元件、该参考导体及该至少一参考线结构中的这些链接元件；以及
以一第二能阶，注入N+掺杂材料于该至少一参考线结构的这些叠层间垂直导电元件；
其中该第二能阶高于该第一能阶。
16.根据权利要求13所述的方法，其中该至少一参考线结构中的这些叠层间垂直导电元件具有大于这些位线结构中的这些叠层间半导体体元件的剖面面积。
17.根据权利要求13所述的方法，其中刻蚀这些层的步骤包含形成多个链接元件连接这些中间平面(WL)中多条字线的复阵列，更包括：
形成多个开口于连接这些字线的这些组的这些链接元件中；以及
形成多个层间连接件耦接至连接这些字线的这些组的这些链接元件中的多个着陆区，其中耦接至多个较低处的中间平面中的多个着陆区的这些层间连接件延伸穿过连接这些字线的这些组的这些链接元件的这些开口。
18.根据权利要求17所述的方法，其中刻蚀这些层的步骤包括形成多个链接元件连接该底部平面(GSL)中多条接地选择线的复阵列，该方法更包括形成多个层间连接件耦接至该底部平面中的这些链接元件的多个着陆区，其中耦接至该底部平面中的这些链接元件的这些层间连接件延伸穿过这些中间平面(WLs)中的这些连接元件的这些开口。
19.根据权利要求17所述的方法，其中这些位线结构中的这些链接元件的一群组及该至少一参考线结构中的至少一链接元件，是正交排列于这些中间平面(WL)中的多条字线的一第一组及这些中间平面(WL)中的多条字线的邻接的一第二组的上方，且用于该第一组的这些层间连接件是平行于该群组中的这些位线排列于该群组的一侧，用于该第二组的这些层间连接件是排列于该群组的相同侧。
20.根据权利要求17所述的方法，其中这些位线结构中的这些链接元件的一群组及该至少一参考线结构中的至少一链接元件，是正交排列于这些中间平面(WL)中的多条字线的一第一组及这些中间平面(WL)中的多条字线的邻接的一第二组的上方，且用于该第一组的这些层间连接件是平行于该群组中的这些位线排列于该群组的一侧，用于该第二组的这些层间连接件是排列于该群组的一相反侧。
21.根据权利要求13所述的方法，更包括：
形成多个区块，这些区块包含多个链接元件连接这些中间平面(WLs)中多条字线的复阵列，及多个层间连接件耦接至连接这些字线的这些组的这些链接元件的多个着陆区，其中在这些区块中相邻的二区块中的这些字线的多个端是经由这些链接元件连接，且连接这些字线的这些组的这些链接元件包含多个开口，耦接至多个较低处的中间平面中的多个着陆区的多个层间连接件延伸穿过这些开口；以及
形成多个侧壁硅化物形成体在这些区块中相邻的二区块的至少一侧上并平行于相邻的该二区块中的多条字线。
22.根据权利要求13所述的方法，更包括：
在这些导电条叠层中形成多个相邻叠层对，其中多个电荷储存结构是设置在位于这些中间平面(WLs)中多条字线的一第一侧的多个侧表面与这些位线结构中的这些叠层间半导体体元件之间的多个交点的多个接口区域；以及
形成多个侧壁硅化物形成体于这些相邻叠层对中的这些中间平面(WLs)中的这些字线相对于该第一侧的一第二侧的多个侧表面。
23.根据权利要求13所述的方法，包括形成一第一上方导电层连接至这些位线结构，该第一上方导电层包含多条总体位线，这些总体位线耦接至多个感测电路。
24.根据权利要求13所述的方法，包括形成一第二上方导电层连接至该至少一参考线结构并耦接至一参考电压源。
25.一种存储装置，包含多个存储单元的多个反及串行的一阵列，该存储装置包括：
一集成电路衬底；
多个导电条叠层，由绝缘材料分隔的多个导电条构成，这些叠层包含多个导电条的至少一底部平面(GSL)、多个导电条的多个中间平面(WLs)及多个导电条的一顶部平面(SSLs)；
多个位线结构，正交排列于这些叠层上方并具有与这些叠层共形的多个表面，这些位线结构包含多个叠层间半导体体元件位于这些叠层之间，及多个链接元件位于这些叠层上方并连接这些叠层间半导体体元件；
多个电荷储存结构，位于这些叠层中的这些导电条的多个侧表面与这些位线结构的这些叠层间半导体体元件之间的多个交点的多个接口区域；
至少一参考线结构，正交排列于这些叠层上方，包含多个叠层间垂直导电元件位于这些叠层之间，及多个链接元位于这些叠层上方并连接这些叠层间垂直导电元件；以及
多个侧壁硅化物形成体，设置在这些叠层中的这些导电条的至少一个的一侧的多个侧表面上相对于这些导电条的该至少一个的一第二侧，其中多个电荷储存结构是形成于该第二侧的多个侧表面上。
26.根据权利要求25所述的存储装置，更包括：
多个区块，这些区块包含多个链接元件连接这些中间平面(WLs)中多条字线的复阵列，及多个层间连接件耦接至连接这些字线的这些组的这些链接元件中的多个着陆区，其中这些区块中相邻的二区块中的这些字线的多个端是经由连接这些字线的这些组的这些链接元件连接，且连接这些字线的这些组的这些连结元包含多个开口，耦接至多个较低处的中间平面中的多个着陆区的多个层间连接件延伸穿过这些开口；以及
多个侧壁硅化物形成体，设置在这些区块中相邻的二区块的至少一侧上，并平行于相邻的该二区块中的多条字线。
27.根据权利要求25所述的存储装置，更包括：
这些导电条叠层中的多个相邻叠层对，其中多个电荷储存结构是设置在位于这些中间平面(WLs)中的多条字线的一第一侧的多个侧表面与这些位线结构的这些叠层间半导体体元件之间的多个交点的多个接口区域；以及
多个侧壁硅化物形成体，设置在这些相邻叠层对中这些中间平面(WLs)中的这些字线相对于该第一侧的一第二侧的多个侧表面。
28.根据权利要求25所述的存储装置，其中这些位线结构中的这些链接元件的一群组及该至少一参考线结构中的至少一链接元件，是正交排列于这些中间平面(WL)中多条字线的一第一组及这些中间平面(WL)中多条字线的邻接的一第二组的上方，且用于该第一组的多个层间连接件是平行于该群组中的这些位线排列于该群组的一侧，用于该第二组的多个层间连接件是排列于该群组的相同侧。
29.根据权利要求25所述的存储装置，其中这些位线结构中的这些链接元件的一群组及该至少一参考线结构中的至少一链接元件，是正交排列于这些中间平面(WL)中多条字线的一第一组及这些中间平面(WL)中多条字线的邻接的一第二组的上方，且用于该第一组的多个层间连接件是平行于该群组中的这些位线排列于该群组的一侧，用于该第二组的多个层间连接件是排列于该群组的一相反侧。
30.一种用以制造一存储装置的方法，包括：
形成由绝缘材料分隔的一第一导电材料的多层于一集成电路衬底上；
刻蚀这些层，以定义多个导电条叠层，这些叠层包含多个导电条的至少一底部平面(GSL)、多个导电条的多个中间平面(WLs)及多个导电条的一顶部平面(SSLs)；
形成一存储层于这些叠层中的多个导电条的侧表面上，该存储层接触这些导电条的侧表面；
形成一第二导电材料的一层于这些叠层上的该存储层的上方并具有与该存储层共形的一表面；
刻蚀该第二导电材料的该层，以定义多个位线结构及至少一参考线结构，
其中这些位线结构是正交排列于这些叠层上方且具有与这些叠层共形的多个表面，这些位线结构包含多个叠层间半导体体元件位于这些叠层之间，及多个链接元件位于这些叠层上方并连接这些叠层间垂直导电元件，且
其中该至少一参考线结构是正交排列于这些叠层上方，该至少一参考线结构包含多个叠层间垂直导电元件位于这些叠层之间，及多个链接元件位于这些叠层上方并连接这些叠层间垂直导电元件；以及
形成多个侧壁硅化物形成体于这些叠层中的这些导电条的至少一个的一侧的多个侧表面上相对于这些导电条的该至少一个的一第二侧，其中该存储层是形成于该第二侧的多个侧表面上。
31.根据权利要求30所述的方法，更包括：
形成多个区块，这些区块包含多个链接元件连接这些中间平面(WLs)中多条字线的复阵列，以及多个层间连接件耦接至连接这些字线的这些组的这些链接元件中的多个着陆区，其中在这些区块中相邻的二区块中的这些字线的多个端是经由连接这些字线的这些组的这些链接元件连接，且连接这些字线的这些组的这些链接元件包含多个开口，耦接至多个较低处的中间平面中的多个着陆区的多个层间连接件延伸穿过这些开口；以及
形成多个侧壁硅化物形成体在这些区块中相邻的二区块的至少一侧上并平行于相邻的该二区块中的多条字线。
32.根据权利要求30所述的方法，更包括：
在这些导电条叠层中形成多个相邻叠层对，其中多个电荷储存结构是设置在位于这些中间平面(WLs)中的多条字线的一第一侧的多个侧表面与这些位线结构的这些叠层间半导体体元件之间的多个交点的多个接口区域；以及
形成多个侧壁硅化物形成体于这些相邻叠层对中这些中间平面(WLs)中的这些字线相对于该第一侧的一第二侧的多个侧表面。
33.根据权利要求30所述的方法，其中这些位线结构中的这些链接元件的一群组及该至少一参考线结构中的至少一链接元件，是正交排列于这些中间平面(WL)中多条字线的一第一组及这些中间平面(WL)中多条字线的邻接的一第二组的上方，且用于该第一组的多个层间连接件是平行于该群组中的这些位线排列于该群组的一侧，用于该第二组的多个层间连接件是排列于该群组的相同侧。
34.根据权利要求30所述的方法，其中这些位线结构中的这些链接元件的一群组及该至少一参考线结构中的至少一链接元件，是正交排列于这些中间平面(WL)中多条字线的一第一组及这些中间平面(WL)中多条字线的邻接的一第二组的上方，且用于该第一组的多个层间连接件是平行于该群组中的这些位线排列于该群组的一侧，用于该第二组的多个层间连接件是排列于该群组的一相反侧。
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