JP2001203286A - Ｎａｎｄ型フラッシュメモリ素子及びその製造方法 - Google Patents

Ｎａｎｄ型フラッシュメモリ素子及びその製造方法

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JP2001203286A
JP2001203286A JP2001003013A JP2001003013A JP2001203286A JP 2001203286 A JP2001203286 A JP 2001203286A JP 2001003013 A JP2001003013 A JP 2001003013A JP 2001003013 A JP2001003013 A JP 2001003013A JP 2001203286 A JP2001203286 A JP 2001203286A
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region
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interlayer insulating
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Koshoku Shin
光植 申
Keisan Boku
奎燦 朴
Kyoken Go
興権 呉
Seikai Kyo
星会 許
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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Abstract

(57)【要約】 【課題】 ＮＡＮＤ型フラッシュメモリ素子及びその製
造方法を提供する。 【解決手段】 半導体基板の所定領域に形成され、相平
行した複数の素子分離膜、複数の素子分離膜の間の活性
領域を横切り、相平行したストリング選択ラインパター
ン及び接地選択ラインパターン、ストリング選択ライン
パターン及び接地選択ラインパターンの間に配置された
複数のワードラインパターン、接地選択ラインパターン
と隣接し、ストリング選択ラインパターンの反対側の活
性領域に形成されたソース領域、ストリング選択ライン
パターン隣接し、接地選択ラインパターンの反対側の活
性領域に形成されたドレイン領域、ソース領域及びソー
ス領域及の間の素子分離膜上の接地選択ラインパターン
と平行に配置され、ソース領域と電気的に接続された共
通ソースラインを含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、より詳細にはＮＡＮＤ型フラッシュメ
モリ素子及びその製造方法に関するものである。
【０００２】
【従来の技術】フラッシュメモリ素子のような不揮発性
メモリ素子のセルに保存された情報は電源が遮断されて
も消滅されない。従って、フラッシュメモリ素子はメモ
リカード等に幅広く使用される。フラッシュメモリ素子
は２種類に分類される。一つはＮＡＮＤ型フラッシュメ
モリ素子であり、もう一つはNOR型フラッシュメモリ素
子である。
【０００３】ＮＡＮＤ型フラッシュメモリ素子のセルア
レイ領域は複数のストリング（String）で構成される。
各ストリングは直列連結されたストリング選択トランジ
スター、複数のセルトランジスター及び接地選択トラン
ジスターで構成される。ストリング選択トランジスター
のドレイン領域はビットラインと接続され、接地選択ト
ランジスターのソース領域は共通ソースラインと接続さ
れる。
【０００４】一方、NOR型メモリ素子のセルアレイ領域
は複数のセルトランジスター、ビットライン及び共通ソ
ースラインを含む。ビットラインと共通ソースラインの
間には、一つのセルトランジスターだけが介在される。
【０００５】従って、ＮＡＮＤ型フラッシュメモリ素子
はNOR型フラッシュメモリ素子に比べて、高集積度を示
すが、少ないセル電流を示す。これにおいて、セル電流
はセルトランジスターに保存された情報を読み出すう
ち、ビットライン及び共通ソースラインを通じて流れる
電流を意味する。従って、ＮＡＮＤ型フラッシュメモリ
素子のセル電流を増加させるための努力はNOR型フラッ
シュメモリ素子に比べて、さらに要求されている。これ
はセル電流が大きいほどフラッシュメモリ素子のアクセ
ス時間（access time）が速くなるためである。結果的
に、ＮＡＮＤ型フラッシュメモリ素子の動作速度を向上
させるためには、ビットライン及び／又は共通ソースラ
インの電気的な抵抗を減少させなければならない。
【０００６】図１は従来のＮＡＮＤ型フラッシュメモリ
素子のセルアレイ領域の一部分を示す平面図である。図
２Aは図１のI−Iによる断面図であり、図２Bは図１のII
−IIによる断面図である。
【０００７】図１と図２を参照すると、半導体基板１０
の所定領域に相平行した複数の活性領域１を限定する素
子分離膜１aを形成する。素子分離膜１a及びこれらの間
の活性領域１を横切るストリング選択ラインパターン２
s、第１乃至ｎ番目のワードラインパターンWP1、...、W
Pn及び接地選択ラインパターン２ｇとを形成する。スト
リング選択ラインパターン２s、第１乃至ｎ番目のワー
ドラインパターンWP1、...、WPn及び接地選択ラインパ
ターン２ｇの間の活性領域１に不純物領域７、７ｄ、７
ｓを形成する。ストリング選択ラインパターン２sの片
側に形成された不純物領域７ｄはストリング選択トラン
ジスターのドレイン領域の役割をし、接地選択ラインパ
ターン２ｇの片側に形成された不純物領域７ｓは接地選
択トランジスターのソース領域の役割をする。
【０００８】従って、ストリング選択ラインパターン２
s及び活性領域１が交差する部分にはストリング選択ト
ランジスターが形成され、接地選択ラインパターン２ｇ
及び活性領域１が交差する部分には接地選択トランジス
ターが形成される。これと同様に、ワードラインパター
ンWP1、...、WPn及び活性領域１が交差する部分にはセ
ルトランジスターが形成される。結果的に、各活性領域
１に直列連結されたストリング選択トランジスター、複
数のセルトランジスター及び接地選択トランジスターで
構成されたストリングが形成される。
【０００９】ストリング選択トランジスター、複数のセ
ルトランジスター及び接地選択トランジスターが形成さ
れた結果物上に第１層間絶縁膜４を形成する。第１層間
絶縁膜４をパターニングして、各ソース領域７ｓを露出
させる共通ソースラインコンタクトホール３を形成す
る。第１層間絶縁膜４上に共通ソースラインコンタクト
ホール３を詰める導電膜、例えばドーピングされたポリ
シリコン膜を形成する。導電膜をパターニングして、共
通ソースラインコンタクトホール３を覆う共通ソースラ
イン５を形成する。共通ソースライン５は共通ソースラ
インコンタクトホール３を通じてソース領域７ｓと電気
的に接続される。
【００１０】共通ソースライン５及び第１層間絶縁膜４
上に平坦化された第２層間絶縁膜６を形成する。第２層
間絶縁膜６及び第１層間絶縁膜４を連続的にパターニン
グして、ドレイン領域７ｄを露出させるビットラインコ
ンタクトホール８を形成する。ビットラインコンタクト
ホール８の内にビットラインコンタクトプラグ８aを形
成する。ビットラインコンタクトプラグ８aが形成され
た結果物の全面に金属膜を形成する。金属膜をパターニ
ングして、各ビットラインコンタクトプラグ８aを覆う
複数のビットライン９を形成する。複数のビットライン
９は第１乃至ｎ番目のワードラインパターンWP1、...、
WPnを横切る。
【００１１】前述のように、従来の技術によると、第１
層間絶縁膜と第２層間絶縁膜の間に共通ソースラインが
介在される。従って、共通ソースラインの電気的な抵抗
を減少させるために共通ソースラインの厚みを増加させ
る場合には、第２層間絶縁膜の厚みもやはり増加させな
ければならない。この際、第１及び第２層間絶縁膜を貫
通するビットラインコンタクトホールのアスペクト比
（aspect ratio）は増加する。結果的に、高性能ＮＡＮ
Ｄ型フラッシュメモリ素子の具現のためには、ビットラ
インコンタクトホールのアスペクト比が増加することを
防止しながら、共通ソースラインの抵抗を最小化させら
なければならない。
【００１２】
【発明が解決しようとする課題】本発明の目的は、共通
ソースラインの抵抗及びビットラインコンタクトホール
のアスペクト比を減少させるのに適当なＮＡＮＤ型フラ
ッシュメモリ素子を提供することである。
【００１３】本発明の他の目的は、共通ソースラインの
抵抗及びビットラインコンタクトホールのアスペクト比
を減少させ得るＮＡＮＤ型フラッシュメモリ素子の製造
方法を提供することである。
【００１４】
【課題を解決するための手段】前述のような目的を達成
するために、本発明のＮＡＮＤ型フラッシュメモリ素子
は相平行した複数のストリングのソース領域とソース領
域の間の素子分離膜を横切る共通ソースラインを含むこ
とを特徴とする。複数のストリングは半導体基板の所定
領域に相平行に形成された複数の素子分離膜と、複数の
素子分離膜及びこれらの間の活性領域を横切るストリン
グ選択ラインパターン及び接地選択ラインパターンと、
ストリング選択ラインパターン及び接地選択ラインパタ
ーンの間に配置された複数のワードラインパターンと、
ストリング選択ラインパターン、複数のワードラインパ
ターン及び接地選択ラインパタンの間の活性領域に形成
された不純物領域とを含む。従って、各活性領域に直列
連結されたストリング選択トランジスター、複数のセル
トランジスター及び接地選択トランジスターで構成され
たストリングが形成される。ストリング選択ラインパタ
ーンと隣接し、接地選択ラインターンの反対側の活性領
域に形成された不純物領域は各ストリングのドレイン領
域に該当する。これと同様に、接地選択ラインパターン
と隣接し、ストリング選択ラインパターンの反対側の活
性領域に形成された不純物領域は各ストリングのソース
領域に該当する。
【００１５】複数のワードラインパターン及び共通ソー
スラインを横切って複数のビットラインが配置される。
各ビットラインは各ドレイン領域と電気的に接続され
る。各ビットラインと各ドレイン領域の間にはビットラ
インコンタクトプラグが介在されることもできる。複数
のビットライン及び複数のワードラインパターンの間に
は順次に積層された第１及び第２層間絶縁膜が介在され
る。一方、複数のビットラインと共通ソースラインの間
には第２層間絶縁膜が介在される。
【００１６】共通ソースラインは電気的な抵抗を一層減
少させるために、ドーピングされたポリシリコン膜及び
金属シリサイド膜で構成されることが望ましい。共通ソ
ースラインの上部面は第１層間絶縁膜の上部面と同一な
高さを有することもでき、第１層間絶縁膜の上部面より
低いこともできる。
【００１７】他の目的を達成するために、本発明のＮＡ
ＮＤ型フラッシュメモリ素子の製造方法は、相平行した
複数のストリングが形成された半導体基板上に第１層間
絶縁膜を形成し、第１層間絶縁膜をパターニングして、
各ストリングのソース領域及びソース領域の間の素子分
離膜を露出させるスリット型共通ソースラインコンタク
トホールを形成し、スリット型共通ソースラインコンタ
クトホール内に共通ソースラインを形成することを特徴
とする。スリット型共通ソースラインコンタクトホール
を形成するうち、各ストリングのドレイン領域を露出さ
せるドレインコンタクトホールを同時に形成することも
できる。
【００１８】複数のストリングを形成する方法は、半導
体基板の所定領域に相平行した複数の素子分離膜を形成
する段階と、複数の素子分離膜の間の活性領域上にトン
ネル酸化膜を形成する段階と、複数の素子分離膜及びト
ンネル酸化膜を横切るストリング選択ラインパターン、
複数のワードラインパターン及び接地選択ラインパター
ンを形成する段階と、ストリング選択ラインパターン、
複数のワードラインパターン及び接地選択ラインパター
ンの間の活性領域に不純物を注入して、ストリング選択
ラインパターンと隣接し、接地選択ラインパターンの反
対側にドレイン領域を形成すると同時に接地選択ライン
パターン隣接し、ストリング選択ラインパターンの反対
側にソース領域を形成する段階を含む。
【００１９】他の方法として、複数のストリングは自己
整合トレンチ素子分離技術（seif-aligned shallow tre
nch isolation technology）を使用して形成することも
できる。より詳しくは、自己整合トレンチ素子分離技術
を使用して複数のストリングを形成する方法は、半導体
基板の全面にトンネル酸化膜及び第１導電膜を順次に形
成する段階と、第１導電膜及びトンネル酸化膜を連続的
にパターニングして半導体基板の所定領域を露出させる
第１導電膜パターンを形成する段階と、露出された半導
体基板をエッチングして相平行した複数のトレンチ領域
を形成する段階と、各トレンチ領域を詰める複数の素子
分離膜を形成する段階と、素子分離膜が形成された結果
物の全面に第２導電膜を形成する段階と、第２導電膜を
パターニングして素子分離膜の中心部分を露出させる第
２導電膜パターンを形成する段階と、第２導電膜パター
ンが形成された結果物の全面にゲート層間絶縁膜及び第
３導電膜を順次に形成する段階と、第３導電膜、ゲート
層間絶縁膜、第２導電膜パターン及び第１導電膜パター
ンを連続的にパターニングして素子分離膜及びこれらの
間の活性領域を横切るストリング選択ラインパターン、
複数のワードラインパターン及び接地選択ラインパター
ンを形成する段階と、ストリング選択ラインパターン、
複数のワードラインパターン及び接地選択ラインの間の
活性領域に不純物を注入して、ストリング選択ラインパ
ターンと隣接し、接地選択ラインパターンの反対側の活
性領域にドレイン領域を形成すると同時に接地選択ライ
ンパターンと隣接し、ストリング選択ラインパターンの
反対側の活性領域にソース領域を形成する段階とを含
む。
【００２０】望ましくは、第１層間絶縁膜を形成する前
に、第１層間絶縁膜に対してエッチング選択比を有する
エッチング阻止膜を形成する。この際、スリット型の共
通ソースラインコンタクトホール及びドレインコンタク
トホールを形成する段階は、第１層間絶縁膜をパターニ
ングしてソース領域及びソース領域の間の素子分離膜上
のエッチング阻止膜を露出させると同時にストリングド
レイン領域上のエッチング阻止膜を露出させる段階と、
露出されたエッチング阻止膜をエッチングしてソース領
域及びソース領域の間の素子分離膜を露出させると共
に、各ストリングを露出させる段階とを含む。ドレイン
コンタクトホールを形成しないこともできる。
【００２１】共通ソースラインはスリット型共通ソース
ラインコンタクトホールが形成された結果物の全面にス
リット型共通ソースラインコンタクトホールを詰める導
電膜、例えばドーピングされたポリシリコン膜を形成
し、第１層間絶縁膜が露出される時まで導電膜を平坦化
させて形成する。従って、共通ソースラインの上部面は
第１層間絶縁膜の表面と同一な高さであったり、第１層
間絶縁膜の表面より低い高さである。望ましくは、スリ
ット型共通ソースラインコンタクトホール内に形成され
た導電膜パターンの表面に選択的に金属シリサイド膜を
形成する段階を含む。この際、ドレインコンタクトホー
ルが形成された場合には、ドレインコンタクトホール内
にドレインコンタクトプラグが形成される。
【００２２】これに加えて、本発明は、共通ソースライ
ンが形成された結果物全面に第２層間絶縁膜を形成する
段階と、第２層間絶縁膜及び第１層間絶縁膜を連続的に
パターニングして各ドレイン領域を露出させる複数のビ
ットラインコンタクトホールを形成する段階と、各ビッ
トラインコンタクトホールを覆う複数のビットラインを
形成する段階とを含む。複数のビットラインを形成する
前に複数のビットラインコンタクトホール内にビットラ
インコンタクトプラグを形成することもできる。ドレイ
ンコンタクトプラグが形成された場合に、ビットライン
コンタクトホールはドレインコンタクトプラグを露出さ
せる。
【００２３】
【発明の実施の形態】以下、本発明の望ましい実施形態
を添付した図面を参照して詳細に説明する。
【００２４】図３Aは一般的なＮＡＮＤ型フラッシュメ
モリ素子のセルアレイ領域の一部分に関する等価回路図
であり、図３Bは本発明によるＮＡＮＤ型フラッシュメ
モリ素子及のセルアレイ領域の一部分に関する平面図で
ある。又、図４Aは本発明の一実施形態によるＮＡＮＤ
型フラッシュメモリ素子の構造を示す透視図であり、図
４Bは本発明の他の実施形態によるＮＡＮＤ型フラッシ
ュメモリ素子の構造を示す透視図である。各図におい
て、同一な参照番号及び同一な参照符号で表示された部
分は同一な部材を示す。
【００２５】図３Aを参照すると、ＮＡＮＤ型フラッシ
ュメモリ素子のセルアレイ領域は複数のストリング、例
えば第１乃至第４ストリングS1、S2、S3、S4を含む。各
ストリングは、直列連結された選択トランジスターＳＳ
Ｔ、複数のセルトランジスターＣ１、...、Ｃn及び接地
選択トランジスターGＳＴで構成される。各セルトラン
ジスターは順次に積層された浮遊ゲート及び制御ゲート
電極で構成された積層構造のゲートパターンを有する。
各ストリング選択トランジスターＳＳＴのゲート電極は
一つのストリング選択ラインＳＳＬと接続される。これ
と同様に、各接地選択トランジスターGＳＴのゲート電
極は一つの接地選択ラインＧＳＬと接続される。又、各
ストリングの第１セルトランジスターＣ１の制御ゲート
電極は第１ワードラインＷＬ１と接続され、各ストリン
グのn番目セルトランジスターＣnの制御ゲート電極はn
番目ワードラインＷＬnと接続される。従って、ストリ
ング選択ラインＳＳＬ、複数のワードラインＷＬ
１、...、ＷＬn及び接地選択ラインＧＳＬは相平行に配
置される。
【００２６】一方、各ストリング選択トランジスターＳ
ＳＴのドレイン領域は各各複数のビットライン５５と接
続され、各接地選択トランジスターＧＳＴのソース領域
は一つの共通ソースライン４８と接続される。複数のビ
ットライン５５は複数のワードラインＷＬ１、...、Ｗ
Ｌnを横切る方向に配置される。又、共通ソースライン
４８は接地選択ラインＧＳＬと平行した方向に配置され
る。これに加えて、共通ソースライン４８はビットライ
ン５５と平行した金属配線５５’と接続される。金属配
線５５’は共通ソースライン４８を周辺回路領域（図示
しない）と連結するための配線である。
【００２７】図３Aと図４Aを参照すると、半導体基板２
０の所定領域に相平行した複数の素子分離膜２２aが形
成される。複数の素子分離膜２２aの間の活性領域２２
上にトンネル酸化膜（図示しない）が形成される。複数
の素子分離膜２２a及びトンネル酸化膜を横切って、ス
トリング選択ラインパターン３３ｓ及び接地選択ライン
パターン３３ｇが配置される。ストリング選択ラインパ
ターン３３ｓ及び接地選択ラインパターン３３ｇの間に
複数のワードラインパターン、例えばｎ個のワードライ
ンパターンＷP１、...、ＷPnが配置される。従って、ス
トリング選択ラインパターン３３ｓ、ｎ個のワードライ
ンパターンＷP１、...、ＷPn及び接地選択ラインパター
ン３３ｇは相平行である。
【００２８】ストリング選択ラインパターン３３ｓは順
次に積層されたストリング選択ライン図３AのＳＳＬ、
ゲート層間絶縁膜（図示しない）及びダミーゲート電極
（図示しない）で構成される。接地選択ラインパターン
３３ｇは順次に積層された接地選択ライン図３AのＧＳ
Ｌ、ゲート層間絶縁膜（図示しない）及びダミーゲート
電極（図示しない）で構成される。又、ワードラインパ
ターンＷP１、...、ＷPnは順次に積層された浮遊ゲート
（図示しない）、ゲート層間絶縁膜（図示しない）及び
ワードライン図３AのＷＬ１、...、ＷＬnで構成され
る。浮遊ゲートは各活性領域及びワードラインパターン
が交差する部分に形成される。
【００２９】ストリング選択ラインパターン３３ｓ、複
数のワードラインパターンＷP１、...、ＷPn及び接地選
択ラインパターン３３ｇの間の活性領域２２に不純物領
域３５d’、３５’、３５s’が形成される。不純物領域
３５d’、３５’、３５s’は半導体基板２０とは違った
導電型の不純物でドーピングされた領域である。ストリ
ング選択ラインパターン３３ｓと隣接し、接地選択ライ
ンパターン３３ｇの反対側の領域に形成された不純物領
域３５d’は各ストリングのドレイン領域に該当され
る。これと同様に、接地選択ラインパターン３３ｇと隣
接し、ストリング選択ラインパターン３３ｓの反対側の
領域に形成された不純物領域３５ｓ’は各ストリングの
ソース領域に該当される。
【００３０】一方、ストリング選択ラインパターン３３
ｓ及び接地選択ラインパターン３３ｇは各各ストリング
選択ラインＳＳＬ及び接地選択ラインＧＳＬだけで構成
されることもできる。この際、ストリング選択ラインＳ
ＳＬ及び活性領域２２の間の領域と、接地選択ラインＧ
ＳＬ及び活性領域２２の間の領域にトンネル酸化膜より
厚いゲート絶縁膜が介在されることもできる。
【００３１】各ソース領域３５ｓ’及び各ソース領域３
５ｓ’の間の素子分離膜２２a上に接地選択ラインパタ
ーン３３ｇと平行した共通ソースライン４８が配置され
る。共通ソースライン４８はドーピングされたポリシリ
コン膜４５及び金属シリサイド膜４７が順次に積層され
た構造を有することが望ましい。
【００３２】複数のワードラインパターンＷP１、...、
ＷPn及び共通ソースライン４８を横切って、複数のビッ
トライン５５及び金属配線５５’が配置される。各ビッ
トライン５５は各ドレイン領域３５ｄ’と電気的に接続
される。又、金属配線５５’は共通ソースライン４８の
所定領域と金属コンタクトホール５１’を通じて電気的
に接続される。
【００３３】各ビットライン５５及び各ドレイン領域３
５ｄ’の間にはビットラインコンタクトプラグが介在さ
れることもできる。又、金属配線５５’及び共通ソース
ライン４８の間には金属コンタクトプラグ５３’が介在
されることもできる。複数のワードラインパターンＷP
１、...、ＷPn及び複数のビットライン５５の間には順
次に積層された第１及び第２層間絶縁膜４１、４９が介
在される。又、共通ソースライン４８及び複数のビット
ライン５５の間には第２層間絶縁膜が介在される。共通
ソースライン４８の上部面は第１層間絶縁膜４１の上部
面と同一な高さを有することもでき、第１層間絶縁膜４
１の上部面より低いこともできる。
【００３４】結果的に、共通ソースライン４８は第１層
間絶縁膜４１の所定領域を貫通するスリット型の共通ソ
ースラインコンタクトホール内に形成される。従って、
共通ソースライン４８は従来の共通ソースラインに比べ
て、更に広い断面積を有する。又、共通ソースライン４
８の上部面は第１層間絶縁膜４１の上部面と同一な高さ
であったり、低いので、第２層間絶縁膜４９の厚さを最
小化させることができる。これに加えて、共通ソースラ
イン４８が従来の技術に比べて、低い電気的な抵抗を示
すので金属配線５５’の個数を減少させることができ
る。従って、ＮＡＮＤ型フラッシュメモリ素子の集積度
を増加させることができる。
【００３５】図４Bは本発明の他の実施形態によるＮＡ
ＮＤ型フラッシュメモリ素子の構造を示す透視図であ
る。図４Bに示された本発明の他の実施形態は、図４Aで
説明された本発明の一実施形態とは違って、各ビットラ
イン５５がドレインコンタクトプラグ４８’を通じて、
各ストリングのドレイン領域３５d’と電気的に接続さ
れる。より詳しくは、ドレインコンタクトプラグ４８’
は１層間絶縁膜４１を貫通するドレインコンタクトホー
ル内に形成される。従って、ドレインコンタクトプラグ
４８’の上部面は１層間絶縁膜４１の上部面と同一な高
さを有することもでき、より低い高さを有することもで
きる。
【００３６】又、各ビットライン５５及び各ドレインコ
ンタクトプラグ４８’の間には１層間絶縁膜４９を貫通
するビットラインコンタクトプラグ５３’’が介在され
ることもできる。しかし、ビットライン５５はドレイン
コンタクトプラグ４８’と直接に接続されることもでき
る。又、ビットライン５５は各ドレイン領域３５ｄ’と
直接に接続されることもできる。各ドレインコンタクト
プラグ４８’は共通ソースライン４８と同様に、ドーピ
ングされたポリシリコン膜パターン４５’及び金属シリ
サイド膜４７’が順次に積層された構造を有することは
望ましい。
【００３７】次に、本発明によるフラッシュメモリ素子
の製造方法を説明する。
【００３８】図５A乃至図８Aは、図３ＢのIII−IIIによ
る本発明の一実施形態のフラッシュメモリ素子の製造方
法を説明するための断面図であり、図５Ｂ乃至図８Ｂ
は、図３ＢのIV−IVによる本発明の一実施形態のフラッ
シュメモリ素子の製造方法を説明するための断面図であ
る。図３A、図３Ｂ及び図４Aの参照番号と同一な番号で
表示された部分は同一な部材を示す。
【００３９】図５を参照すると、半導体基板２０の所定
領域に相平行した複数の素子分離膜２２aを形成して活
性領域を限定する。素子分離膜２２aは周知のような素
子分離工程、例えばLOCOS(local oxidation of silicio
n)工程又はトレンチ素子分離工程で形成する。活性領域
上に１００Å以下の薄いトンネル酸化膜２４を形成す
る。
【００４０】トンネル酸化膜２４及び素子分離膜２２a
を横切るストリング選択ラインパターン３３ｓ、複数の
ワードラインパターンＷP１、...、ＷPn及び接地選択ラ
インパターン３３ｇを周知のような方法で形成する。ス
トリング選択ラインパターン３３ｓは図５Bに示された
ように、ストリング選択ライン２６ｓ（図３AのSSLに該
当）、ゲート層間絶縁膜２８ｓ、ダミーゲート電極３０
ｓ及びキャッピング膜パターン３２ｇが順次に積層され
た構造を有する。これと同様に、接地選択ラインパター
ン３３ｇは図５Ｂに示されたように、接地選択ライン２
６ｇ（図３AのGSLに該当）、ゲート層間絶縁膜２８ｓ、
ダミーゲート電極３０ｓ及びキャッピング膜パターン３
２ｇが順次に積層された構造を有する。
【００４１】又、各ワードラインパターンＷP１、...、
ＷPnは、浮遊ゲート２６ｗ、ゲート層間絶縁膜２８ｗ、
制御ゲート電極３０ｗ（図３AのWL1、...、WLnに該当）
及びキャッピング膜パターン３２ｗが順次に積層された
構造を有する。浮遊ゲート２６ｗはワードラインパター
ンＷP１、...、ＷPn及び活性領域が交差する領域に形成
される。キャッピング膜パターン３２ｓ、２ｗ、３２ｇ
は、シリコン窒化膜、シリコンオキシナイトライト膜又
はシリコン酸化膜で形成する。キャッピング膜パターン
３２ｓ、２ｗ、３２ｇは必要によって形成しないことも
できる。
【００４２】続けて、ストリング選択ラインパターン３
３ｓ、複数のワードラインパターンＷP１、...、ＷPn、
接地選択ラインパターン３３ｇ及び複数の素子分離膜２
２aをイオン注入マスクとして使用して活性領域２２に
半導体基板２０とは違った導電型不純物を１×１０12io
n atoms/cm2乃至１×１０14ion atoms/cm2の低注入量(D
ose)で注入して、低濃度不純物領域３５d、３５、３５s
を形成する。ストリング選択ラインパターン３３ｓと隣
接し、接地選択ラインパターン３３ｇの反対側の活性領
域に形成された低濃度不純物領域３５dは各ストリング
の低濃度ドレイン領域に該当する。これと同様に、接地
選択ラインパターン３３ｇと隣接し、ストリング選択ラ
インパターン３３ｓの反対側の活性領域に形成された低
濃度不純物領域３５ｓは各ストリングの低濃度ソース領
域に該当する。
【００４３】図６を参照すると、ストリング選択ライン
パターン３３ｓ、複数のワードラインパターンＷP
１、...、ＷPn及び接地選択ラインパターン３３ｇの側
壁にスペーサ３７を形成する。スペーサ３７はシリコン
酸化膜又はシリコン窒化膜で形成する。スペーサ３７、
ストリング選択ラインパターン３３ｓ、複数のワードラ
インパターンＷP１、...、ＷPn、接地選択ラインパター
ン３３ｇ及び素子分離膜２２aをイオン注入マスクとし
て使用して低濃度不純物領域３５d、３５、３５sに低濃
度不純物領域と同一な導電型不純物を５×１０14ion at
oms/cm2乃至５×１０1 5ion atoms/cm2の高注入量(Dose)
で注入して、不純物領域３５d’、３５’、３５s’を形
成する。この際、不純物領域３５d’、３５’、３５s’
はＬＤＤ構造を有する。不純物領域３５d’は各ストリ
ングのドレイン領域に該当し、不純物領域３５s’は各
ストリングのソース領域に該当する。低濃度不純物領域
と同一な導電型不純物を５×１０14ion atoms/cm2乃至
５×１０15ion atoms/cm2の高注入量で注入する工程は
省略することもできる。
【００４４】不純物領域３５d’、３５’、３５s’が形
成された結果物の全面に１００Å乃至５００Åほどの薄
いエッチング阻止膜３９を形成する。エッチング阻止膜
３９は後続工程で形成される第１層間絶縁膜に対してエ
ッチング選択比を有する絶縁体膜、例えばシリコン窒化
膜で形成することが望ましい。エッチング阻止膜３９が
形成された結果物の全面に第１層間絶縁膜４１を形成す
る。第１層間絶縁膜４１は平坦化されたBPSG膜又はUＳ
Ｇで形成することが望ましい。
【００４５】第１層間絶縁膜４１をパターニングして、
ソース領域３５s’及びソース領域３５s’の間の素子分
離膜２２a上のエッチング阻止膜３９を露出させる。続
けて、露出されたエッチング阻止膜３９をエッチングし
てソース領域３５s’及びソース領域３５s’の間の素子
分離膜２２aを露出させるスリット型の共通ソースライ
ンコンタクトホール４３を形成する。これによって、第
１層間絶縁膜４１を過度エッチングしても素子分離膜２
２aが凹む現象を防止することができる。
【００４６】図７を参照すると、共通ソースラインコン
タクトホール４３が形成された結果物の全面に共通ソー
スラインコンタクトホール４３を詰める導電膜、例えば
ドーピングされたポリシリコン膜を形成する。第１層間
絶縁膜４１が露出される時まで、導電膜を全面エッチン
グして、共通ソースラインコンタクトホール４３内に導
電膜パターン４５、例えばポリシリコンパターンを形成
する。望ましくは、導電膜パターン４５の表面にコバル
トシリサイド膜のような金属シリサイド膜４７を普通の
方法を使用して選択的に形成する。これによって、導電
膜パターン４５及び金属シリサイド膜４７で構成される
共通ソースライン４８の電気的な抵抗を減少させること
ができる。金属シリサイド膜４７を形成する工程は省略
することもできる。この際、共通ソースライン４８は導
電膜パターン４５だけで構成される。結果的に、共通ソ
ースライン４８はダマシン工程(damascene process)を
使用して形成される。従って、第１層間絶縁膜４１上に
新たな表面段差（new surface step）が形成されること
を防止することができる。
【００４７】一方、導電膜を過度に全面エッチングして
共通ソースラインコンタクトホール４３の上部側壁（up
per sidewall）を露出させることもできる。共通ソース
ライン４８が形成された結果物の全面に第２層間絶縁膜
４９を、例えば平坦化されたシリコン酸化膜を形成す
る。第２層間絶縁膜４９、第１層間絶縁膜４１及びエッ
チング阻止膜３９を連続的にパターニングして、ドレイ
ン領域３５d’を露出させるビットラインコンタクトホ
ール５１及び共通ソースライン４８の所定領域を露出さ
せる金属コンタクトホール５１’を構成する。この際、
図示しないが、周辺回路領域の金属コンタクトホールも
やはりビットラインコンタクトホール５１と同時に形成
される。
【００４８】図８を参照すると、ビットラインコンタク
トホール５１及び金属コンタクトホール５１’が形成さ
れた結果物の全面に、ビットラインコンタクトホール５
１及び金属コンタクトホール５１’を詰める導電膜、例
えば、ドーピングされたポリシリコン膜を形成する。第
２層間絶縁膜４９が露出される時まで導電膜を全面エッ
チングして、ビットラインコンタクトホール５１及び金
属コンタクトホール５１’内に各各ビットラインコンタ
クトプラグ５３及び金属コンタクトプラグ５３’を形成
する。続けて、ビットラインコンタクトプラグ５３及び
金属コンタクトプラグ５３’を有する結果物の全面にア
ルミ膜のような金属膜を形成する。金属膜をパターニン
グして、ビットラインコンタクトプラグ５３と接続する
金属配線５５’を形成する。ビットライン５５及び金属
配線５５’は複数のワードラインパターンＷP１、...、
ＷPn及び共通ソースライン４８を横切る。
【００４９】一方、ビットラインコンタクトプラグ５３
及び金属コンタクトプラグ５３’を形成する工程を省略
することもできる。この際、ビットライン５５及び金属
配線５５’は各各ドレイン領域３５d’及び共通ソース
ライン４８と直接に接続される。
【００５０】図９A乃至図１１Aは図３ＢのIII−IIIによ
る本発明の一実施形態のフラッシュメモリ素子の製造方
法を説明するための断面図であり、図９Ｂ乃至図１１Ｂ
は図３ＢのIV−IVによる本発明の一実施形態のフラッシ
ュメモリ素子の製造方法を説明するための断面図であ
る。図３Ａ、図３Ｂ及び図４Ｂの参照番号と同一な番号
で表示した部分は同一の番号で表示するを示す。従っ
て、図５A乃至図８A及び図５Ｂ乃至図８Ｂで説明された
本発明の一実施形態と同一な構成要素に関する詳細な説
明は省略することにする。
【００５１】図９を参照すると、ストリング選択ライン
パターン３３ｓ、複数のワードラインパターンＷP
１、...、ＷPn及び接地選択ラインパターン３３ｇの側
壁にスペーサ３７を形成する。スペーサ３７が形成され
た結果物の全面にエッチング阻止膜３９及び第１層間絶
縁膜４１を順次に形成する。第１層間絶縁膜４１及びエ
ッチング阻止膜３９を連続的にパターニングして、本発
明の一実施形態と同一なスリット型の共通ソースライン
コンタクトホール４３を形成すると同時に各ストリング
のドレイン領域３５d’を露出させるドレインコンタク
トホール４３’を形成する。
【００５２】図１０を参照すると、ドレインコンタクト
ホール４３’及び共通ソースラインコンタクトホール４
３が形成された結果物の全面にドレインコンタクトホー
ル４３’及び共通ソースラインコンタクトホール４３を
詰める導電膜、例えば、ドーピングされたポリシリコン
膜を形成する。第１層間絶縁膜４１の上部面が露出され
る時まで導電膜を平坦化させて、共通ソースラインコン
タクトホール４３及びドレインコンタクトホール４３’
内に各各第１導電膜パターン４５及び第２導電膜パター
ン４５’を形成する。
【００５３】望ましくは、第１及び第２導電膜パターン
４５、４５’の表面に各各第１及び第２金属シリサイド
膜４７、４７’を普通の方法を使用して選択的に形成す
る。これによって、第１導電膜パターン４５及び第１金
属シリサイド膜４７で構成させる共通ソースライン４８
の電気的な抵抗を減少させ得るだけでばく、第２導電膜
パターン４５’及び第２金属シリサイド膜４７’で構成
されるドレインコンタクトプラグ４８’の電気的な抵抗
を減少させることができる。第１及び第２金属シリサイ
ド膜４７、４７’で形成する工程は省略することもでき
る。この際、共通ソースライン４８は第１導電膜パター
ン４５だけで構成され、ドレインコンタクトプラグ４
８’は第２導電膜パターン４５’だけで構成される。
【００５４】続けて、共通ソースライン４８及びドレイ
ンコンタクトホール４８’が形成された結果物の全面に
第１層間絶縁膜４９を形成する。第１層間絶縁膜４９を
パターニングして、各ドレインコンタクトプラグ４８’
を露出させるビットラインコンタクトホール５１及び共
通ソースライン４８の所定領域を露出させる金属コンタ
クトホール５１’を形成する。この時、図示しないが、
周辺回路領域の金属コンタクトホールもやはりビットラ
インコンタクトホール５１と同時に形成される。
【００５５】図１１を参照すると、第２層間絶縁膜４９
上に相平行した複数のビットライン５５及び金属配線５
５’を本発明の一実施形態と同一な方法を使用して形成
する。従って、ビットライン５５は各ドレインコンタク
トプラグ４８’とビットラインコンタクトプラグ５
３’’を通じて接続されることもでき、各ドレインコン
タクトプラグ４８’と直接に接続されることもできる。
これと同様に、金属配線５５’は共通ソースライン４８
と金属コンタクトプラグ５３’を通じて接続されること
もでき、共通ソースライン４８と直接に連結されること
もできる。
【００５６】本発明は前述の実施形態に限定されない
で、当業者の水準によって変形及び改良が可能である。
【００５７】
【発明の効果】前述のように本発明によると、第１層間
絶縁膜をパターニングして各ストリング領域及びソース
領域の間の素子分離膜を露出させるスリット型の共通ソ
ースラインコンタクトホールを形成した後、スリット型
の共通ソースラインコンタクトホール内にダマシン工程
を使用して共通ソースラインを形成する。これによっ
て、共通ソースラインの断面積を極大化させることは勿
論、第２層間絶縁膜の厚みを最小化させることができ
る。結果的に、複雑な工程を使用しないで、ＮＡＮＤ型
フラッシュメモリ素子の動作速度及びビットラインコン
タクトホールのアスペクト比を改善させることができ
る。これに加えて、共通ソースラインと接続する金属配
線の個数を減少させ得るので、ＮＡＮＤ型フラッシュメ
モリ素子の集積度を増加させることができる。
【図面の簡単な説明】
【図１】 従来のＮＡＮＤ型フラッシュメモリ素子のセ
ルアレイ領域の一部分を示す平面図である。
【図２】 図２Ａは、図１のI−Iによる断面図であり、
図２Ｂは、図１のII−IIによる断面図。
【図３】 図３Ａは、一般的なＮＡＮＤ型フラッシュメ
モリ素子のセルアレイ領域の一部分に関する等価回路図
であり、図３Ｂは、本発明のＮＡＮＤ型フラッシュメモ
リ素子のセルアレイ領域の一部分を示す平面図である。
【図４】 図４Ａは、本発明の一実施形態によるＮＡＮ
Ｄ型フラッシュメモリ素子のセルアレイ領域の一部分を
示す透視図であり、図４Ｂは、本発明の他の実施形態に
よるＮＡＮＤ型フラッシュメモリ素子のセルアレイ領域
の一部分を示す透視図である。
【図５】 図５Ａは、図３のIII−IIIによる本発明の一
実施形態のＮＡＮＤ型フラッシュメモリ素子の製造方法
を説明するための断面図であり、図５Ｂは、図５Ｂは、
図３のIV−IVによる本発明の一実施形態のＮＡＮＤ型フ
ラッシュメモリ素子の製造方法を説明するための断面図
である。
【図６】 図６Ａは、図３のIII−IIIによる本発明の一
実施形態のＮＡＮＤ型フラッシュメモリ素子の製造方法
を説明するための断面図であり、図６Ｂは、図３IV−IV
による本発明の一実施形態のＮＡＮＤ型フラッシュメモ
リ素子の製造方法を説明するための断面図である。
【図７】 図７Ａは、図３のIII−IIIによる本発明の一
実施形態のＮＡＮＤ型フラッシュメモリ素子の製造方法
を説明するための断面図であり、図７Ｂは、図３のIV−
IVによる本発明の一実施形態のＮＡＮＤ型フラッシュメ
モリ素子の製造方法を説明するための断面図である。
【図８】 図８Ａは、図３のIII−IIIによる本発明の一
実施形態のＮＡＮＤ型フラッシュメモリ素子の製造方法
を説明するための断面図であり、図８Ｂは、図３のIV−
IVによる本発明の一実施形態のＮＡＮＤ型フラッシュメ
モリ素子の製造方法を説明するための断面図である。
【図９】 図９Ａは、図３のIII−IIIによる本発明の他
の実施形態のＮＡＮＤ型フラッシュメモリ素子の製造方
法を説明するための断面図であり、図９Ｂは、図３のIV
−IVによる本発明の他の実施形態のＮＡＮＤ型フラッシ
ュメモリ素子の製造方法を説明するための断面図であ
る。
【図１０】 図１０Ａは、図３のIII−IIIによる本発明
の他の実施形態のＮＡＮＤ型フラッシュメモリ素子の製
造方法を説明するための断面図であり、図１０Ｂは、図
３のIV−IVによる本発明の他の実施形態のＮＡＮＤ型フ
ラッシュメモリ素子の製造方法を説明するための断面図
である。
【図１１】 図１１Ａは、図３のIII−IIIによる本発明
の他の実施形態のＮＡＮＤ型フラッシュメモリ素子の製
造方法を説明するための断面図であり、図１１Ｂは、図
３のIV−IVによる本発明の他の実施形態のＮＡＮＤ型フ
ラッシュメモリ素子の製造方法を説明するための断面図
である。
【符号の説明】
２０ 半導体基板 ２２ 活性領域 ２２a 素子分離膜 ３３ｓ ストリング選択ラインパターン ３３ｇ 接地選択ラインパターン ３５d’、３５’、３５s’ 不純物領域 ４１ 第１層間絶縁膜 ４５ ポリシリコン膜 ４７ 金属シリサイト膜 ４８ 共通ソースライン ４９ 第２層間絶縁膜 ５５ ビットライン ５５’ 金属配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 呉 興権 大韓民国京畿道水原市勧善区錦曲洞（番地 なし）三益１次エーピーティ102棟803号 (72)発明者 許 星会 大韓民国ソウル市江南区道谷１洞（番地な し）駅三韓新エーピーティ５棟602号

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の所定領域に形成され、相平
    行した複数の素子分離膜、 前記複数の素子分離膜の間の活性領域を横切り、相平行
    したストリング選択ラインパターン及び接地選択ライン
    パターン、 前記ストリング選択ラインパターン及び接地選択ライン
    パターンの間に配置された複数のワードラインパター
    ン、 前記接地選択ラインパターンと隣接し、前記ストリング
    選択ラインパターンの反対側の活性領域に形成されたソ
    ース領域、 前記ストリング選択ラインパターン隣接し、前記接地選
    択ラインパターンの反対側の活性領域に形成されたドレ
    イン領域、 前記ソース領域及び前記ソース領域及の間の素子分離膜
    上の前記接地選択ラインパターンと平行に配置され、前
    記ソース領域と電気的に接続された共通ソースラインを
    含むことを特徴とするＮＡＮＤ型フラッシュメモリ素
    子。
  2. 【請求項２】 前記各ドレイン領域と電気的に接続さ
    れ、前記複数のワードラインパターン及び前記共通ソー
    スラインを横切る複数のビットラインを含むことを特徴
    とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素
    子。
  3. 【請求項３】 前記各ドレイン領域及び各ビットライン
    の間に介在されたドレインコンタクトプラグを含むこと
    を特徴とする請求項２に記載のＮＡＮＤ型フラッシュメ
    モリ素子。
  4. 【請求項４】 前記複数のワードラインパターン及び前
    記複数のビットラインの間に順次に積層された第１及び
    第２層間絶縁膜が介在されることを特徴とする請求項２
    に記載のＮＡＮＤ型フラッシュメモリ素子。
  5. 【請求項５】 前記共通ソースラインの上部面は前記第
    １層間絶縁膜の上部面と同一な高さであったり、より低
    い高さであったりすることを特徴とする請求項４に記載
    のＮＡＮＤ型フラッシュメモリ素子。
  6. 【請求項６】 前記複数のビットライン及び前記共通ソ
    ースラインの間に第２層間絶縁膜が介在させることを特
    徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ
    素子。
  7. 【請求項７】 前記共通ソースラインは順次に積層され
    たドーピングされたポリシリコン膜及び金属シリサイド
    膜で構成されることを特徴とする請求項１に記載のＮＡ
    ＮＤ型フラッシュメモリ素子。
  8. 【請求項８】 半導体基板の所定領域に相平行した複数
    の素子分離膜を形成する段階と、 前記複数の素子分離膜及びこれらの間の活性領域を横切
    るストリング選択ラインパターン、複数のワードライン
    パターン及び接地選択ラインパターンを形成する段階
    と、 前記ストリング選択ラインパターン、前記複数のワード
    ラインパターン及び前記接地選択ラインパターンの間の
    活性領域に不純物を注入して、前記ストリング選択ライ
    ンパターンと隣接し、前記接地選択ラインパターンの反
    対側の活性領域にドレイン領域を形成すると同時に、前
    記接地選択ラインパターンと隣接し、前記ストリング選
    択ラインパターンの反対側の活性領域にソース領域を形
    成する段階と、 前記ドレイン領域及び前記ソース領域を有する結果物の
    全面に第１層間絶縁膜を形成する段階と、 前記第１層間絶縁膜をパターニングして前記ソース領域
    及び前記ソース領域の間の素子分離膜を露出させるスリ
    ット型の共通ソースラインコンタクトホールを形成する
    段階と、 前記共通ソースラインコンタクトホールを詰める共通ソ
    ースラインを形成する段階とを含むことを特徴とするＮ
    ＡＮＤ型フラッシュメモリ素子の製造方法。
  9. 【請求項９】 前記第１層間絶縁膜を形成する段階の前
    に、 前記ドレイン領域及び前記ソース領域を有する結果物の
    全面に第１層間絶縁膜に対してエッチング選択比を有す
    るエッチング阻止膜を形成する段階を含むことを特徴と
    する請求項８に記載のＮＡＮＤ型フラッシュメモリ素子
    の製造方法。
  10. 【請求項１０】 前記共通ソースラインコンタクトホー
    ルを形成する段階は、 前記第１層間絶縁膜をパターニングして、前記ソース領
    域及び前記ソース領域の間の素子分離膜上のエッチング
    阻止膜を露出させる段階と、 前記露出されたエッチング阻止膜をエッチングして、前
    記ソース領域及び前記ソース領域の間の素子分離膜を露
    出させる段階を含むことを特徴とする請求項９に記載の
    ＮＡＮＤ型フラッシュメモリ素子の製造方法。
  11. 【請求項１１】 前記共通ソースラインを形成する段階
    は、 前記共通ソースラインコンタクトホールを有する結果物
    の全面に前記ソースラインコンタクトホールを詰める導
    電膜を形成する段階と、 前記第１層間絶縁膜の上部面が露出される時まで、前記
    導電膜を平坦化させる段階を含むことを特徴とする請求
    項８に記載のＮＡＮＤ型フラッシュメモリ素子の製造方
    法。
  12. 【請求項１２】 前記共通ソースラインを形成する段階
    は、 前記共通ソースラインコンタクトホールを有する結果物
    の全面に前記共通ソースラインコンタクトホールを詰め
    るドーピングされたポリシリコン膜を形成する段階と、 前記第１層間絶縁膜の上部面が露出される時まで、前記
    ドーピングされたポリシリコン膜を平坦化させて、前記
    共通ソースラインコンタクトホール内に共通ソースライ
    ンコンタクトプラグを形成する段階と、 前記共通ソースラインコンタクトプラグの表面に選択的
    に金属シリサイド膜を形成する段階を含むことを特徴と
    する請求項８に記載のＮＡＮＤ型フラッシュメモリ素子
    の製造方法。
  13. 【請求項１３】 前記共通ソースラインを形成する段階
    の後に、 前記共通ソースラインを有する結果物の全面に第２層間
    絶縁膜を形成する段階と、 前記第２層間絶縁膜及び第１層間絶縁膜を連続的にパタ
    ーニングして、前記ドレイン領域を露出させるビットラ
    インコンタクトホールを形成する段階と、 前記ビットラインコンタクトホール内にビットラインコ
    ンタクトプラグを形成する段階と、 前記ビットラインコンタクトプラグを有する結果物の全
    面に金属膜を形成する段階と、 前記金属膜をパターニングして、前記ビットラインコン
    タクトプラグと接続する複数のビットラインを形成する
    段階を含み、前記複数のビットラインは前記ワードライ
    ンパターン及び前記ソースラインを横切る方向に形成さ
    れることを特徴とする請求項８に記載のＮＡＮＤ型フラ
    ッシュメモリ素子の製造方法。
  14. 【請求項１４】 半導体基板の所定領域に相平行した複
    数の素子分離膜を形成する段階と、 前記複数の素子分離膜及びこれらの間の活性領域を横切
    るストリング選択ラインパターン、複数のワードライン
    パターン及び接地選択ラインパターンを形成する段階
    と、 前記ストリング選択ラインパターン、前記複数のワード
    ラインパタン及び前記接地選択ラインパターンの間の活
    性領域に不純物を注入して、前記ストリング選択ライン
    パターンと隣接し、前記接地選択ラインパターンの反対
    側の活性領域にドレイン領域を形成すると同時に、前記
    接地選択ラインパターンと隣接し、前記ストリング選択
    ラインパターンの反対側の活性領域にソース領域を形成
    する段階と、 前記ドレイン領域及び前記ソース領域を有する結果物の
    全面に第１層間絶縁膜を形成する段階と、 前記第１層間絶縁膜をパターニングして、前記ソース領
    域及び前記ソース領域の間の素子分離膜を露出させるス
    リット型の共通ソースラインコンタクトホールを形成す
    ると同時に、前記各ドレイン領域を露出させる複数のド
    レインコンタクトホールを形成する段階と、 前記共通ソースラインコンタクトホールを詰める共通ソ
    ースライン及び前記各ドレインコンタクトホールを詰め
    る複数のドレインコンタクトプラグを形成する段階とを
    含むことを特徴とする請求項８に記載のＮＡＮＤ型フラ
    ッシュメモリ素子の製造方法。
  15. 【請求項１５】 前記第１層間絶縁膜を形成する段階の
    前に、 前記ドレイン領域及び前記ソース領域を有する結果物の
    全面に前記第１層間絶縁膜に対してエッチング選択比を
    有するエッチング阻止膜を形成する段階を含むことを特
    徴とする請求項１４に記載のＮＡＮＤ型フラッシュメモ
    リ素子の製造方法。
  16. 【請求項１６】 前記共通ソースラインコンタクトホー
    ル及び前記ドレインコンタクトホールを形成する段階
    は、 前記第１層間絶縁膜をパターニングして、前記ソース領
    域及び前記ソース領域の間の素子分離膜上のエッチング
    阻止膜を露出させると同時に、前記各ドレイン領域上の
    エッチング阻止膜を露出させる段階と、 前記露出されたエッチング阻止膜をエッチングして、前
    記ソース領域及び前記ソース領域の間の素子分離膜を露
    出させると同時に、前記各ドレイン領域を露出させる段
    階とを含むことを特徴とする請求項１５に記載のＮＡＮ
    Ｄ型フラッシュメモリ素子の製造方法。
  17. 【請求項１７】 前記共通ソースライン及び前記ドレイ
    ンコンタクトプラグを形成する段階は、 前記共通ソースラインコンタクトホール及び前記ドレイ
    ンコンタクトホールを有する結果物の全面に前記共通ソ
    ースラインコンタクトホール及び前記ドレインコンタク
    トホールを詰める導電膜を形成する段階と、 前記第１相間絶縁膜の上部面が露出される時まで、前記
    導電膜を平坦化させる段階とを含むことを特徴とする請
    求項１４に記載のＮＡＮＤ型フラッシュメモリ素子の製
    造方法。
  18. 【請求項１８】 前記共通ソースライン及び前記ドレイ
    ンコンタクトプラグを形成する段階は、 前記共通ソースラインコンタクトホール及び前記ドレイ
    ンコンタクトホールを有する結果物の全面に前記共通ソ
    ースラインコンタクトホール及び前記ドレインコンタク
    トホールを詰めるドーピングされたポリシリコン膜を形
    成する段階と、 前記第１層間絶縁膜の上部面が露出される時まで、前記
    ドーピングされたポリシリコン膜を平坦化させて、前記
    共通ソースラインコンタクトホール及び前記ドレインコ
    ンタクトホール内に各各第１ポリシリコンパターン及び
    第２ポリシリコンパターンを形成する段階と、 前記第１及び第２ポリシリコンパターンの表面に選択的
    に金属シリサイド膜を形成する段階とを含むことを特徴
    とする請求項１４に記載のＮＡＮＤ型フラッシュメモリ
    素子の製造方法。
  19. 【請求項１９】 前記共通ソースライン及び前記ドレイ
    ンコンタクトプラグを形成する段階の後に、 前記共通ソースライン及び前記ドレインコンタクトプラ
    グを有する結果物の全面に第２層間絶縁膜を形成する段
    階と、 前記第２層間絶縁膜をパターニングして、前記各ドレイ
    ンコンタクトプラグを露出させるビットラインコンタク
    トホール及び前記共通ソースラインの所定領域を露出さ
    せる金属コンタクトを形成する段階と、 前記ビットラインコンタクトホール及び金属コンタクト
    ホールが形成された結果物の全面に金属膜を形成する段
    階と、 前記金属膜をパターニングして、前記各ドレインコンタ
    クトプラグと電気的に接続された複数のビットライン及
    び前記共通ソースラインと電気的に接続された金属配線
    を形成する段階を含み、前記複数のビットライン及び前
    記金属配線は前記複数のワードラインパターン及び共通
    ソースラインを横切る方向に形成されることを特徴とす
    る請求項１４に記載のＮＡＮＤ型フラッシュメモリ素子
    の製造方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005333123A (ja) * 2004-05-18 2005-12-02 Samsung Electronics Co Ltd セルアレイを横切って配線された信号ラインを有する半導体メモリ装置
JPWO2005024957A1 (ja) * 2003-08-29 2006-11-16 富士通株式会社 半導体装置とその製造方法
JP2007324332A (ja) * 2006-05-31 2007-12-13 Nec Electronics Corp 半導体装置及びその製造方法
JP2008010824A (ja) * 2006-06-29 2008-01-17 Hynix Semiconductor Inc 半導体メモリ素子の製造方法
JP2008141159A (ja) * 2006-12-04 2008-06-19 Hynix Semiconductor Inc フラッシュメモリ素子とその製造方法
JP2008205493A (ja) * 2008-04-04 2008-09-04 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US7501678B2 (en) 2005-10-27 2009-03-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2009238871A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 不揮発性半導体記憶装置
JP2010062369A (ja) * 2008-09-04 2010-03-18 Toshiba Corp 半導体記憶装置
JP2010114380A (ja) * 2008-11-10 2010-05-20 Toshiba Corp 半導体装置
KR101328552B1 (ko) 2007-11-16 2013-11-13 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
JP2014053542A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 半導体記憶装置およびその製造方法

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101081919B1 (ko) * 2004-06-21 2011-11-10 삼성전자주식회사 낸드형 플래시 메모리 소자 및 그 제조방법
KR100363553B1 (ko) * 2001-01-09 2002-12-05 삼성전자 주식회사 더미 패턴 영역을 가지는 낸드형 플래시 메모리 장치
KR100399363B1 (ko) * 2001-01-11 2003-09-26 삼성전자주식회사 반도체 장치 및 그 형성 방법
US6784095B1 (en) * 2001-02-14 2004-08-31 Advanced Micro Devices, Inc. Phosphine treatment of low dielectric constant materials in semiconductor device manufacturing
KR100514673B1 (ko) * 2003-04-03 2005-09-13 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조 방법
DE10324052B4 (de) * 2003-05-27 2007-06-28 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterspeichers mit Charge-Trapping-Speicherzellen
JP2005038884A (ja) * 2003-07-15 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7005335B2 (en) * 2003-07-15 2006-02-28 Hewlett-Packard Development, L.P. Array of nanoscopic mosfet transistors and fabrication methods
KR100500456B1 (ko) * 2003-08-13 2005-07-18 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
US6905930B2 (en) * 2003-11-14 2005-06-14 United Microelectronics Corp. Memory device and fabrication method thereof
US7115509B2 (en) * 2003-11-17 2006-10-03 Micron Technology, Inc. Method for forming polysilicon local interconnects
KR100582335B1 (ko) * 2003-12-05 2006-05-22 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 소자의 제조 방법
US7072215B2 (en) * 2004-02-24 2006-07-04 Taiwan Semiconductor Manufacturing Company Array structure of two-transistor cells with merged floating gates for byte erase and re-write if disturbed algorithm
US7276414B2 (en) * 2004-08-18 2007-10-02 Micron Technology, Inc. NAND memory arrays and methods
US7399674B2 (en) * 2004-10-22 2008-07-15 Macronix International Co., Ltd. Method of fabricating NAND-type flash EEPROM without field oxide isolation
KR100607193B1 (ko) * 2004-12-24 2006-08-01 삼성전자주식회사 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는플레시 메모리들 및 그 형성방법들
KR100632658B1 (ko) * 2004-12-29 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100629270B1 (ko) 2005-02-23 2006-09-29 삼성전자주식회사 낸드형 플래시 메모리 소자 및 그 제조방법
KR100751686B1 (ko) * 2005-03-28 2007-08-23 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 소자분리막 형성방법
US7238569B2 (en) * 2005-04-25 2007-07-03 Spansion Llc Formation method of an array source line in NAND flash memory
KR100685639B1 (ko) * 2005-06-17 2007-02-22 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조방법
KR100684198B1 (ko) * 2005-09-16 2007-02-20 삼성전자주식회사 소스 스트래핑 라인이 구비된 반도체 장치
US20070133289A1 (en) * 2005-12-01 2007-06-14 Aplus Flash Technology, Inc. NAND-type flash memory device with high voltage PMOS and embedded poly and methods of fabricating the same
US7615448B2 (en) * 2005-12-06 2009-11-10 Sandisk Corporation Method of forming low resistance void-free contacts
US7737483B2 (en) * 2005-12-06 2010-06-15 Sandisk Corporation Low resistance void-free contacts
KR100864992B1 (ko) * 2006-01-02 2008-10-23 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조방법
KR100824401B1 (ko) * 2006-03-07 2008-04-22 삼성전자주식회사 낸드 플래시 메모리의 셀 어레이 구조
KR100719382B1 (ko) 2006-04-10 2007-05-18 삼성전자주식회사 세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성메모리 소자
US20080057643A1 (en) * 2006-08-29 2008-03-06 Micron Technology, Inc. Memory and method of reducing floating gate coupling
US8194451B2 (en) 2007-11-29 2012-06-05 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US7760548B2 (en) 2006-11-29 2010-07-20 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US9601493B2 (en) 2006-11-29 2017-03-21 Zeno Semiconductor, Inc Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US9391079B2 (en) 2007-11-29 2016-07-12 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8514622B2 (en) 2007-11-29 2013-08-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8159868B2 (en) 2008-08-22 2012-04-17 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality including resistance change material and method of operating
US8077536B2 (en) 2008-08-05 2011-12-13 Zeno Semiconductor, Inc. Method of operating semiconductor memory device with floating body transistor using silicon controlled rectifier principle
US8059459B2 (en) 2007-10-24 2011-11-15 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality and method of operating
KR101394553B1 (ko) * 2007-11-08 2014-05-14 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
US8264875B2 (en) 2010-10-04 2012-09-11 Zeno Semiconducor, Inc. Semiconductor memory device having an electrically floating body transistor
US10403361B2 (en) 2007-11-29 2019-09-03 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8130548B2 (en) * 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US8174886B2 (en) 2007-11-29 2012-05-08 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US7829929B2 (en) * 2008-02-19 2010-11-09 Samsung Electronics Co., Ltd. Non-volatile memory device and non-volatile semiconductor integrated circuit device, including the same
US8014200B2 (en) 2008-04-08 2011-09-06 Zeno Semiconductor, Inc. Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating
KR101463580B1 (ko) 2008-06-03 2014-11-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
USRE47381E1 (en) 2008-09-03 2019-05-07 Zeno Semiconductor, Inc. Forming semiconductor cells with regions of varying conductivity
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US11908899B2 (en) 2009-02-20 2024-02-20 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
SG10201700467UA (en) 2010-02-07 2017-02-27 Zeno Semiconductor Inc Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
US10461084B2 (en) 2010-03-02 2019-10-29 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US9922981B2 (en) 2010-03-02 2018-03-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US20110221006A1 (en) * 2010-03-11 2011-09-15 Spansion Llc Nand array source/drain doping scheme
US8582359B2 (en) 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
US8957458B2 (en) 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US9287385B2 (en) 2011-09-01 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device and method of making same
US9025358B2 (en) 2011-10-13 2015-05-05 Zeno Semiconductor Inc Semiconductor memory having both volatile and non-volatile functionality comprising resistive change material and method of operating
CN104471648B (zh) 2012-02-16 2017-07-21 芝诺半导体有限公司 包括初级和二级电晶体的存储单元
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
US9208880B2 (en) 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
US9029922B2 (en) 2013-03-09 2015-05-12 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US9275723B2 (en) 2013-04-10 2016-03-01 Zeno Semiconductor, Inc. Scalable floating body memory cell for memory compilers and method of using floating body memories with memory compilers
US9368625B2 (en) 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9281022B2 (en) 2013-07-10 2016-03-08 Zeno Semiconductor, Inc. Systems and methods for reducing standby power in floating body memory devices
US9548119B2 (en) 2014-01-15 2017-01-17 Zeno Semiconductor, Inc Memory device comprising an electrically floating body transistor
US9496053B2 (en) 2014-08-15 2016-11-15 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
CN104465524B (zh) * 2014-12-30 2018-04-27 上海华虹宏力半导体制造有限公司 镜像分栅快闪存储器及其形成方法
CN107592943B (zh) 2015-04-29 2022-07-15 芝诺半导体有限公司 提高漏极电流的mosfet和存储单元
US10553683B2 (en) 2015-04-29 2020-02-04 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
US10079301B2 (en) 2016-11-01 2018-09-18 Zeno Semiconductor, Inc. Memory device comprising an electrically floating body transistor and methods of using
US10157844B2 (en) * 2016-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having oxide layer among interlayer dielectric layer
TWI821065B (zh) 2018-04-18 2023-11-01 美商季諾半導體股份有限公司 包括電性浮體電晶體的記憶裝置
US11600663B2 (en) 2019-01-11 2023-03-07 Zeno Semiconductor, Inc. Memory cell and memory array select transistor
KR20220077736A (ko) 2020-12-02 2022-06-09 삼성전자주식회사 집적 회로 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264737A (ja) * 1995-03-13 1996-10-11 Samsung Electron Co Ltd 不揮発性メモリ素子及びその製造方法
JPH10223867A (ja) * 1997-02-10 1998-08-21 Toshiba Corp 半導体装置及びその製造方法
JPH1117156A (ja) * 1997-06-27 1999-01-22 Toshiba Corp 不揮発性半導体メモリ装置およびその製造方法
JPH11186528A (ja) * 1997-12-25 1999-07-09 Sony Corp 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
KR930007527B1 (ko) * 1990-09-22 1993-08-12 삼성전자 주식회사 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
JP3639028B2 (ja) * 1996-02-06 2005-04-13 株式会社東芝 半導体装置及びその製造方法
KR100204342B1 (ko) * 1996-08-13 1999-06-15 윤종용 불 휘발성 반도체 메모리 장치
KR100206709B1 (ko) * 1996-09-21 1999-07-01 윤종용 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법
KR19980073573A (ko) * 1997-03-17 1998-11-05 윤종용 커플링 비 및 절연특성이 개선된 불휘발성 반도체 메모리 장치의 제조방법
KR19980073727A (ko) * 1997-03-18 1998-11-05 윤종용 부스터 플레이트를 갖는 플래시 메모리 반도체 장치 및 그의 제조 방법
JPH10321736A (ja) * 1997-05-15 1998-12-04 Sony Corp Ｎａｎｄ型メモリ
JPH1154731A (ja) * 1997-07-31 1999-02-26 Nec Corp 半導体装置
JPH11354758A (ja) * 1998-06-08 1999-12-24 Hitachi Ltd 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264737A (ja) * 1995-03-13 1996-10-11 Samsung Electron Co Ltd 不揮発性メモリ素子及びその製造方法
JPH10223867A (ja) * 1997-02-10 1998-08-21 Toshiba Corp 半導体装置及びその製造方法
JPH1117156A (ja) * 1997-06-27 1999-01-22 Toshiba Corp 不揮発性半導体メモリ装置およびその製造方法
JPH11186528A (ja) * 1997-12-25 1999-07-09 Sony Corp 不揮発性半導体記憶装置及びその製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7696555B2 (en) 2003-08-29 2010-04-13 Fujitsu Microelectronics Ltd. Semiconductor device and its manufacture method
JPWO2005024957A1 (ja) * 2003-08-29 2006-11-16 富士通株式会社 半導体装置とその製造方法
JP4602904B2 (ja) * 2003-08-29 2010-12-22 富士通セミコンダクター株式会社 半導体装置
JP2005333123A (ja) * 2004-05-18 2005-12-02 Samsung Electronics Co Ltd セルアレイを横切って配線された信号ラインを有する半導体メモリ装置
US7501678B2 (en) 2005-10-27 2009-03-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2007324332A (ja) * 2006-05-31 2007-12-13 Nec Electronics Corp 半導体装置及びその製造方法
JP2008010824A (ja) * 2006-06-29 2008-01-17 Hynix Semiconductor Inc 半導体メモリ素子の製造方法
JP2008141159A (ja) * 2006-12-04 2008-06-19 Hynix Semiconductor Inc フラッシュメモリ素子とその製造方法
KR101328552B1 (ko) 2007-11-16 2013-11-13 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
JP4635069B2 (ja) * 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
JP2009238871A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 不揮発性半導体記憶装置
US8853766B2 (en) 2008-03-26 2014-10-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including pillars buried inside through holes
US9412756B2 (en) 2008-03-26 2016-08-09 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including pillars buried inside through holes same
US9859211B2 (en) 2008-03-26 2018-01-02 Toshiba Memory Corporation Nonvolatile semiconductor memory device including pillars buried inside through holes
JP2008205493A (ja) * 2008-04-04 2008-09-04 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2010062369A (ja) * 2008-09-04 2010-03-18 Toshiba Corp 半導体記憶装置
US8377814B2 (en) 2008-09-04 2013-02-19 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing method thereof
JP2010114380A (ja) * 2008-11-10 2010-05-20 Toshiba Corp 半導体装置
JP2014053542A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
US6797570B2 (en) 2004-09-28
KR100323140B1 (ko) 2002-02-06
KR20010075735A (ko) 2001-08-11
US20020081806A1 (en) 2002-06-27
US6376876B1 (en) 2002-04-23

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US6936885B2 (en) NAND-type flash memory devices and methods of fabricating the same
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