CN102969337A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件以及制造半导体器件的方法。所述方法包括以下步骤：在半导体衬底上形成沿与第一方向相交叉的第二方向延伸的选择线，其中，半导体衬底具有被隔离层分隔开并沿第一方向延伸的有源区；通过在选择线之间分别将第一杂质注入到有源区中而形成结，并形成填充在选择线之间的多个氧化物层；通过刻蚀所述多个氧化物层中的至少一个来形成暴露结的接触孔；通过将第二杂质注入到在形成接触孔时由于隔离层的损失而暴露的半导体衬底的有源区中来形成结延伸部；以及形成用于填充接触孔的接触插塞。

Description

半导体器件及其制造方法
相关申请的交叉引用
本发明要求2011年8月30日提交的申请号为10-2011-0087134的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种快闪存储器件及其制造方法。
背景技术
为了获得半导体器件更高的集成度，快闪存储器件具有包括存储串（string）结构的单元阵列。存储串结构中的每个具有串联耦接在选择晶体管之间的多个单元晶体管。随着存储串结构的集成度增加，源极区和漏极区的宽度变得更小，导致源极区和漏极区的电阻增加并且工艺难度增加。因此，改善高集成快闪存储器件的稳定性和可靠性的方法是有用的。
发明内容
示例性实施例涉及一种能够改善快闪存储器件的稳定性和可靠性的半导体器件及其制造方法。
根据本发明一个实施例的半导体器件包括：半导体衬底，所述半导体衬底包括沿第一方向延伸的有源区；选择线，所述选择线沿与所述第一方向相交叉的第二方向设置在半导体衬底上；结，所述结在选择线之间分别设置在有源区上，并且包括第一杂质；多个氧化物层，所述多个氧化物层填充选择线之间的间隔；结延伸部，所述结延伸部耦接在结之下并设置在半导体衬底的有源区上，其中，所述结延伸部包括第二杂质；以及接触插塞，所述接触插塞穿通所述多个氧化物层中的至少一个并与结和结延伸部接触。
根据本发明一个实施例的制造半导体器件的方法包括以下步骤：在半导体衬底上形成沿与第一方向相交叉的第二方向延伸的选择线，其中，所述半导体衬底具有被隔离层分隔开并沿第一方向延伸的有源区；通过在选择线之间分别将第一杂质注入到有源区中而形成结，并形成填充在选择线之间的多个氧化物层；通过刻蚀所述多个氧化物层中的至少一个来形成暴露结的接触孔；通过将第二杂质注入到在形成接触孔时由于隔离层的损失而暴露的半导体衬底的有源区中来形成结延伸部；以及形成用于填充接触孔的接触插塞。
附图说明
图1是根据本发明实施例的半导体器件的布局图；
图2A至图2L是根据本发明第一实施例的半导体器件及其制造方法的截面图；
图3A至图3J是根据本发明第二实施例的半导体器件及其制造方法的截面图；
图4是根据本发明第二实施例的半导体器件沿源极接触线的方向截取的截面图；以及
图5是根据本发明一个示例性实施例的存储系统的示意性框图；
具体实施方式
在下文中，将参照附图详细地描述本发明的各种实施例。提供附图以允许本领域的技术人员理解本公开的实施例的范围。
在以下描述中，可以理解的是，当提及一层在另一层或半导体衬底“上”时，其可以是直接在其它层或衬底上，或也可以在它们之间插入第三层。在附图中，为了清楚和说明的目的而夸大了每层的厚度和尺寸。相同的附图标记在附图中表示相似的元件。
图1是根据本发明实施例的半导体器件的布局图。图1具体说明NAND快闪存储器件的单元阵列区的一部分。
参见图1，根据本发明实施例的半导体器件的单元阵列包括限定了隔离区B和有源区A的半导体衬底。隔离区B和有源区A彼此交替并且在第一方向上彼此相邻布置。通过形成在隔离区B中的隔离沟槽和隔离层使有源区A分离。
栅极线（SSL、WL0至WLn以及DSL）沿与隔离区B和有源区A相交叉的第二方向布置。这些栅极线包括漏极选择线DSL、源极选择线SSL以及字线WL0至WLn。漏极选择线DSL彼此相邻布置，源极选择线SSL彼此相邻布置。字线WL0至WLn设置在相邻的漏极选择线DSL与源极选择线SSL之间。
将栅极线（SSL、WL0至WLn以及DSL）之间的有源区A定义为注入杂质的结。这里，将漏极选择线DSL之间的结定义为存储串结构ST的漏极区，而将源极选择线SSL之间的结定义为存储串结构ST的源极区。
形成在漏极选择线DSL与有源区A之间的交叉处的漏极选择晶体管、形成在源极选择线SSL与有源区A之间的交叉处的源极选择晶体管、以及形成在字线WL0至WLn与有源区A之间的交叉处的多个存储器单元晶体管彼此串联耦接，以形成单个存储串结构ST。存储串结构ST经由形成在第一漏极接触区DCT1或第二漏极接触区DCT2中的漏极接触插塞而分别与位线BL连接。另外，存储串结构ST中的每个经由形成在源极接触区SCT上的源极接触线而与被施加公共源极电压的金属线（未示出）连接。
位线BL和金属线与在外围区中形成的外围电路的驱动晶体管耦接，以便施加用于驱动单元阵列的电压。
第一漏极接触区DCT1和第二漏极接触区DCT2分别沿漏极选择线DSL延伸的方向布置在位于漏极选择线DSL之间的有源区A的顶部上。另外，第一漏极接触区DCT1和第二漏极接触区DCT1布置成锯齿图案以增加第一漏极接触区DCT1与第二漏极接触区DCT2之间的距离，且因而防止它们之间的电连接。即，第一漏极选择区DCT1和第二漏极选择区DCT2沿漏极选择线DSL延伸的方向布置成两行，包括第一行和第二行。第一行中的第一漏极接触区DCT1到第一漏极选择线DSL 1比到第二漏极选择线DSL 2更近。另外，第一漏极接触区DCT1设置在沿漏极选择线DSL延伸的方向布置的有源区A之中的奇数有源区的顶部上。第二行中的第二漏极接触区DCT2到第二漏极选择线DSL 2比到第一漏极选择线DSL 1更近。另外，第二漏极接触区DCT2设置在沿漏极选择线DSL延伸的方向布置的有源区之中的偶数有源区的顶部上。
源极接触区SCT沿平行于源极选择线SSL的方向延伸，并被设置在源极选择线SSL之间的有源区A和隔离区B的顶部上。形成在源极接触区SCT上的源极接触线与在源极选择线SSL之间的多个有源区A中形成的多个源极区共同耦接。
在下文中，将描述制造图1所示的半导体器件的方法。
图2A至图2L是根据本发明第一实施例的半导体器件及其制造方法的截面图。
参见图2A，在包括第一至第四区①、②、③以及④的半导体衬底101的顶部上形成栅极线（SSL、WL0至WLn以及DSL）。将第一区①定义为将要形成漏极选择线DSL的区域以及相邻的漏极选择线DSL之间的区域。将第二区②定义为相邻的漏极选择线DSL与源极选择线SSL之间的区域。将第三区③定义为将要形成源极选择线SSL的区域以及相邻的源极选择线SSL之间的区域。将第四区④定义为外围区。在图2A至图2L中，例如，为了说明的目的，仅说明将要形成以相对较低的电压驱动的低电压NMOS晶体管的区域作为第四区④。在下文中，第一区①和第三区③被称作选择晶体管区，第二区②被称作单元区，第四区④被称作外围区。
更详细地描述在半导体衬底101的顶部上形成栅极线（SSL、WL0至WLn以及DSL）的方法。在NAND快闪存储器件中，在半导体衬底101的顶部上形成包括漏极选择线DSL、字线WL0至WLn以及源极选择线SSL的栅极线。
可以执行以下工艺以形成栅极线（SSL、WL0至WLn以及DSL）。可以通过使用间隔件图案化技术来形成栅极线（SSL、WL0至WLn以及DSL），以实现器件的较高集成度。
首先，在半导体衬底101中形成阱（未示出），并在半导体衬底101的顶部上形成栅层叠结构。栅层叠结构具有分别依次层叠的隧道绝缘层103、第一硅层105、电介质层109以及第二硅层111。为了形成栅层叠结构，首先，在半导体衬底101的整个表面之上形成隧道绝缘层103。在隧道绝缘层103之上形成第一硅层105。第一硅层105可以是由未掺杂多晶硅层或掺杂多晶硅层形成的单层，或可以具有层叠的未掺杂多晶硅层和掺杂多晶硅层。可以将三价杂质或五价杂质加入到掺杂多晶硅层中。
随后，通过使用限定隔离区B的隔离掩模作为刻蚀掩模的刻蚀工艺来刻蚀第一硅层105。以这种方式，将第一硅层105图案化成彼此平行的多个硅线。接着，刻蚀隧道绝缘层103和半导体衬底101以在隔离区B中形成平行线形式的沟槽。随后，形成绝缘层使得可以用绝缘层来填充沟槽，并且去除隔离掩模上的绝缘层使得绝缘层例如仅保留在沟槽中和沟槽上。以这种方式，形成隔离层。
在去除隔离掩模之后，在整个结构之上形成电介质层109。电介质层109具有层叠的氧化物层、氮化物层和氧化物层。氧化物层或氮化物层可以由比其自身具有更高的介电常数的绝缘层来代替。在将要形成漏极选择线DSL和源极选择线SSL的区域中刻蚀电介质层109的一部分。结果，在将要形成有漏极选择线DSL和源极选择线SSL中的每个的区域中暴露第一硅层105的一部分。
在电介质层109之上形成第二硅层111。根据一个实例，第二硅层111可以由掺杂多晶硅层形成。以这种方式，形成栅层叠结构。
在栅层叠结构之上形成硬掩模层113。随后，沿与图案化第一硅层105所形成的硅线相交叉的方向将硬掩膜层113、第二硅层111以及电介质层109图案化。随后刻蚀电介质层109和第一硅层105。结果，在半导体衬底101上形成与有源区A和隔离区B相交叉的栅极线（SSL、WL0至WLn以及DSL）。
在电介质层109的一部分被刻蚀掉的情况下，形成第二硅层111。因此，漏极选择线DSL和源极选择线SSL上的第一硅层105和第二硅层111经由电介质层109的刻蚀部分而彼此耦接。
相邻的字线WL0至WLn之间的距离、相邻的字线WL0与源极选择线SSL之间的距离、以及相邻的字线WLn与漏极选择线DSL之间的距离，比相邻的漏极选择线DSL之间的距离以及相邻的源极选择线SSL之间的距离更短。
将单元结117C限定在借助栅极线（SSL、WL0至WLn以及DSL）开放的单元区②的半导体衬底101中。另外，将漏极区117D限定在漏极选择线DSL之间开放的选择晶体管区①的半导体衬底101中。此外，将源极区117S限定在源极选择线SSL之间开放的选择晶体管区③的半导体衬底101中。在形成栅极线（SSL、WL0至WLn以及DSL）之后，将杂质注入到单元结117C中。在将杂质注入到单元结117C中时，通过光致抗蚀剂图案来阻挡外围区④，并且也可以将杂质注入到源极区117S和漏极区117D中。注入到单元结117C中的杂质的实例可以包括N型杂质。
随后，将杂质注入到源极区117S和漏极区117D中。在将杂质注入到源极区117S和漏极区117D中时，通过光致抗蚀剂图案来阻挡外围区④和单元区②。注入到源极区117S和漏极区117D中的杂质的实例可以包括用于反掺杂的P型杂质。
参见图2B，在包括栅极线（SSL、WL0至WLn以及DSL）的整个结构之上形成第一绝缘层119。根据一个实例，第一绝缘层119可以由具有悬垂（overhang）结构的绝缘层形成，所述悬垂结构允许在栅极线（SSL、WL0至WLn以及DSL）之间的单元区②中形成空气间隙121。例如，第一绝缘层119由乙硅烷高温氧化物（DS-HTO）形成。源极选择线SSL与字线WL0之间的距离、漏极选择线DSL与字线WLn之间的距离、以及字线WL0至WLn之间的距离，比漏极选择线DSL之间的距离以及源极选择线SSL之间的距离更短。另外，在形成第一绝缘层119的工艺期间，在栅极线（SSL、WL0至WLn以及DSL）的顶角处形成悬垂。由于这些原因，第一绝缘层119不完全填充源极选择线SSL与字线WL0之间的间隔、漏极选择线DSL与字线WLn之间的间隔，以及字线WL0至WLn之间的间隔，因此在其中形成空气间隙121。漏极选择线DSL被相对大的距离间隔开，并且源极选择线SSL也被相对大的距离间隔开。因此，沿着漏极选择线DSL和源极选择线SSL上的台阶在漏极选择线DSL之间和源极选择线SSL之间形成第一绝缘层119。
第一绝缘层119在半导体衬底101上可以厚度不均匀。即，第一绝缘层119的厚度在半导体衬底101的不同区域中可以不同。第一绝缘层119在源极区117S和漏极区117D之上的厚度可以在半导体衬底101的不同区域中变化。
参见图2C，在执行退火工艺以激活注入到单元结117C、源极区117S以及漏极区117D中的杂质之后，执行处理使得可以在外围区④中的半导体衬底101的顶部上形成栅极线LVN_G。
为了在外围区④中的半导体衬底101上形成栅极线LVN_G，在外围区④中的半导体衬底101的顶部上层叠栅绝缘层123和栅导电层125。在外围区④中的栅导电层125之上形成栅掩模图案127之后，将栅导电层125图案化以在外围区④中形成栅极线LVN_G。
随后，将杂质注入到在外围区④中的栅极线LVN_G的两侧限定的源极区和漏极区中，以形成轻掺杂漏极（LDD）区129。
参见图2D，在包括LDD区129的整个结构的表面上形成用于间隔件的第二绝缘层133。第二绝缘层133是用以形成间隔件的绝缘层，所述间隔件阻挡LDD区129与外围区④中的栅极线LVN_G相邻的一部分。第二绝缘层133比第一绝缘层119具有更大的厚度。
将形成在源极选择线SSL之间的源极区117S上以及漏极选择线DSL之间的漏极区117D上的第一绝缘层119和第二绝缘层133的总厚度控制成当在随后的工艺中将杂质注入到源极区117S和漏极区117D中时允许杂质注入到目标深度的厚度。因此，形成使漏极选择线DSL和源极选择线SSL之间的第二绝缘层133的一部分暴露的第一掩模图案135，以去除形成在源极选择线SSL之间的源极区117S上以及漏极选择线DSL之间的漏极区117D上的第二绝缘层133的一部分。第一掩模图案135可以是光致抗蚀剂图案。
参见图2E，通过湿法刻蚀来刻蚀经由第一掩模图案135暴露的第二绝缘层133的一部分，以减小第二绝缘层133的厚度。结果，将形成在源极选择线SSL之间的源极区117S上以及漏极选择线DSL之间的漏极区117D上的第一绝缘层119和第二绝缘层133的总厚度控制成目标厚度。
随后，将杂质注入到源极选择线SSL之间的源极区117S中以及漏极选择线DSL之间的漏极区117D中，以便减小源极区117S和漏极区117D的电阻。通过这一点，已经将形成在源极选择线SSL之间的源极区117S上以及漏极选择线DSL之间的漏极区117D上的第一绝缘层119和第二绝缘层133的总厚度控制成目标厚度，该目标厚度允许将用于减小源极区117S和漏极区117D的电阻的杂质注入到目标深度。因此，可以将用于减小源极区117S和漏极区117D的电阻的杂质注入在预期的目标范围Rp内。可以使用比注入到单元结117C中的杂质具有更高浓度的N型杂质作为杂质，以减小源极区117S和漏极区117D的电阻。
在将杂质注入到源极选择线SSL之间的源极区117S中以及漏极选择线DSL之间的漏极区117D中之后，去除第一掩模图案135。
参见图2F，刻蚀第二绝缘层133以分别沿栅极线（SSL、WL0至WLn以及DSL）的侧壁形成间隔件133a。间隔件133a阻挡LDD区129与外围区④中的栅极线LVN_G相邻的一部分。通过使用间隔件133a和栅极线（SSL、WL0至WLn以及DSL）作为掩模，将比注入到LDD区129中的杂质具有更高浓度的N型杂质注入到外围区④中的未被间隔件133a阻挡的源极区和漏极区中，由此形成高浓度N型杂质区139。
随后，可以在形成有高浓度N型杂质区139的整个结构的表面上形成缓冲器层137。缓冲器层137在随后的杂质注入工艺中用作减少衬底损伤的缓冲器。
在形成缓冲器层137之后，用比之前注入的杂质更高的浓度来注入N型杂质和P型杂质中的至少一种，以便改善选择晶体管区①和③中的源极区117S和漏极区117D的电学特性以及外围区④的源极区和漏极区的电学特性。
参见图2G，在缓冲器层137之上形成使源极选择线SSL之间以及漏极选择线DSL之间的区域开放的第二掩模图案149。第二掩模图案149可以是光致抗蚀剂图案。
参见图2H，在通过使用第二掩模图案149作为刻蚀掩模来刻蚀缓冲器层137和间隔件层133a的暴露部分之后，去除第二掩模图案149。结果，保留在选择晶体管区①和③中的源极选择线SSL和漏极选择线DSL的侧壁上的间隔件133b的厚度变得比形成在外围区④中的间隔件133a的厚度更小。
即使在减小选择线SSL之间的距离以及选择线DSL之间的距离以实现更高集成时，选择晶体管区①和③中的具有小的厚度的间隔件133b也允许确保源极选择线SSL之间以及漏极选择线DSL之间的接触余量。在选择晶体管区①和③中的间隔件133b的厚度与外围区④中的间隔件133a的厚度相等时，在随后的形成漏极接触孔的工艺期间可能在沿间隔件的侧壁而形成的刻蚀停止层的上部中形成漏极接触孔。当在沿间隔件的侧壁而形成的刻蚀停止层的上部中形成漏极接触孔时，在形成漏极接触孔的刻蚀工艺期间漏极接触孔可能未暴露漏极区117D。因此，在选择晶体管区中形成具有小的厚度的间隔件133b，以便防止漏极接触孔未暴露漏极区117D。
参见图2I，在包括具有小的厚度的间隔件133b的整个结构的表面上形成刻蚀停止层143。刻蚀停止层143由氮化物层形成。
形成刻蚀停止层143以减小在随后的接触孔形成工艺期间源极区117S之间的隔离区B和漏极区117D之间的隔离层105的曝光和损失。
参见图2J，在包括刻蚀停止层143的整个结构之上形成第一层间绝缘层145之后，执行化学机械抛光（CMP）以实现整个结构的表面平坦化。这时，去除在栅极硬掩模图案113和127上的第一绝缘层119、缓冲器层137、刻蚀停止层143以及第一层间绝缘层145。另外，在由相对较大的距离彼此间隔开的源极选择线SSL之间和漏极选择线DSL之间的以及位于外围区④中的栅极线LVN_G两侧的第一层间绝缘层145、间隔件133a和133b、第一绝缘层119、以及缓冲器层137的高度可以比单元区②中的第一绝缘层119的高度更小。另外，可以比由氮化物层形成的刻蚀停止层143更慢地去除在源极选择线SSL之间和漏极选择线DSL之间的以及位于外围区④中的栅极线LVN_G两侧的由氧化物层形成的第一层间绝缘层145、间隔件133a和133b、第一绝缘层119以及缓冲器层137。结果，刻蚀停止层143可以延伸/突出得比第一层间绝缘层145、间隔件133a和133b、第一绝缘层119以及缓冲器层137更高。
参见图2K，在CMP之后具有改善的表面平坦度的整个结构之上形成第二层间绝缘层147。这时，由于在选择晶体管区①和③中刻蚀停止层143与漏极选择线DSL和源极选择线SSL之间的空间比在外围区④中刻蚀停止层143与栅极线LVN_G之间的空间更窄，所以由于刻蚀停止层143的突出部分的缘故可能在漏极选择线DSL和源极选择线SSL与刻蚀停止层143之间的空间中形成空隙149。
随后，可以在第二层间绝缘层147之上顺序形成覆盖层151和第三层间绝缘层153。
如图2L所示，形成漏极接触插塞163、源极线接触插塞161以及外围区接触插塞167。
参见图1和图2L，在第一漏极接触区DCT1和第二漏极接触区DCT2的每个中形成漏极接触插塞163。当空隙149保留在第二层间绝缘层147中时，可以用与第一漏极选择线DSL1和第二漏极选择线DSL2中的任何一个相邻的漏极接触插塞163的阻挡金属（barrier metal）来填充空隙149。由于空隙149沿第一漏极选择线DSL1和第二漏极选择线DSL2延伸的方向延伸，所以填充空隙149的阻挡金属沿第一漏极选择线DSL1和第二漏极选择线DSL2延伸的方向耦接。结果，当形成在第二漏极接触区DCT2中的漏极接触插塞163可以彼此电耦接的同时，形成在第一漏极接触区DCT1中的漏极接触插塞163也可以彼此电耦接。在本发明的第一实施例中，为了避免空隙149的产生，可以若干次重复第二层间绝缘层147的沉积和刻蚀工艺，或者可以执行例如仅开放选择晶体管区①和③以去除刻蚀停止层143的突出部分的额外工艺。
图3A至3J是根据本发明第二实施例的半导体器件及其制造方法的截面图。
参见图3A，在包括第一至第四区①、②、③以及④的半导体衬底201的顶部上形成栅极线（SSL、WL0至WLn以及DSL）。将第一区①定义为将要形成漏极选择线DSL的区域以及定义为相邻的漏极选择线DSL之间的区域。将第二区②定义为相邻的漏极选择线DSL与源极选择线SSL之间的区域。将第三区③定义为将要形成源极选择线SSL的区域以及相邻的源极选择线SSL之间的区域。将第四区④定义为外围区。在图3A至图3J中，为了说明目的，例如仅示出形成驱动电路的晶体管之中的以相对低的电压驱动的低电压NMOS晶体管所形成的区域作为第四区④。在下文中，第一区①和第三区③被称作选择晶体管区，第二区②被称作单元区，第四区④被称作外围区。
现将更详细地描述在半导体衬底201上形成栅极线（SSL、WL0至WLn以及DSL）的方法。在NAND快闪存储器件中，在半导体衬底201的顶部上形成包括漏极选择线DSL、字线WL0至WLn、以及源极选择线SSL的栅极线。
可以执行以下工艺以形成栅极线（SSL、WL0至WLn以及DSL）。
首先，在半导体衬底201中形成包括n阱和p阱中的至少任何一种的阱结构（未示出）。在形成有阱结构的半导体衬底201的顶部上形成栅层叠结构。栅层叠结构具有分别依次层叠的隧道绝缘层203、第一硅层205、电介质层209以及第二硅层211。为了形成栅层叠结构，首先在半导体衬底201的整个表面之上形成隧道绝缘层203。在隧道绝缘层203之上形成第一硅层205。第一硅层205可以是由未掺杂多晶硅层或掺杂多晶硅层形成的单层，或可以具有层叠的未掺杂多晶硅层和掺杂多晶硅层。可以将三价杂质或五价杂质加入到掺杂多晶硅层中。
随后，通过使用限定隔离区B的隔离掩模作为刻蚀掩模的刻蚀工艺来刻蚀第一硅层205，使得将第一硅层205图案化成多个平行硅线。可以通过使用间隔件图案化技术来形成隔离掩模以实现器件的更高集成。根据间隔件图案化技术，在掩模层上形成辅助图案、在辅助图案的侧壁上形成间隔件、去除辅助图案、以及刻蚀由间隔件暴露的掩模层的一部分，由此形成掩模图案。这时，可以通过使用比间隔件具有更大宽度的衬垫掩模图案作为掩模而不通过使用间隔件作为掩模，将形成在选择晶体管区①和③上的隔离掩模图案图案化。用这种间隔件图案化技术，可以通过克服曝光分辨率的极限在单元区②中形成细的硅线。
随后，刻蚀隧道绝缘层203和半导体衬底201以在隔离区中形成平行线形式的沟槽。在形成绝缘层使得用绝缘层来填充沟槽之后，去除隔离掩模上的绝缘层使得绝缘层可以例如仅保留在沟槽中或沟槽上。以这种方式，形成隔离层。
在去除隔离掩模之后，在整个结构之上形成电介质层209。电介质层209具有层叠的氧化物层、氮化物层和氧化物层。另外，氧化物层或氮化物层可以用具有比其自身介电常数更高的绝缘层来代替。在将要形成漏极选择线DSL和源极选择线SSL的区域中刻蚀电介质层209的一部分。结果，在将要形成有漏极选择线DSL和源极选择线SSL的区域中暴露第一硅层205的一部分。
在电介质层209上形成第二硅层211。根据一个实例，第二硅层211可以由掺杂多晶硅层形成。以这种方式，形成栅层叠结构。
在栅层叠结构之上形成硬掩模层213。随后，沿与图案化第一硅层205所形成的硅线相交叉的方向将硬掩模层213、第二硅层211以及电介质层209图案化。这时，为了实现器件的更高集成，可以通过使用利用间隔件图案化技术而形成的间隔件作为掩模来将单元区②中的硬掩模层213图案化。随后，刻蚀电介质层209和第二硅层211。结果，在半导体衬底201上形成与隔离区和有源区相交叉的多个栅极线（SSL、WL0至WLn以及DSL）。
在刻蚀电介质层209的一部分之后，形成第二硅层211。因此，漏极选择线DSL和源极选择线SSL上的第一硅层205和第二硅层211经由电介质层209的刻蚀部分而彼此电耦接。
相邻的字线WL0至WLn之间的距离、相邻的字线WL0与源极选择线SSL之间的距离、以及相邻的字线WLn与漏极选择线DSL之间的距离，比相邻的漏极选择线DSL之间的距离以相邻的源极选择线SSL之间的距离更短。
将单元结217C限定在借助栅极线（SSL、WL0至WLn以及DSL）开放的单元区②的半导体衬底201中。另外，将漏极区217D限定在漏极选择线DSL之间开放的选择晶体管区①的半导体衬底201中。此外，将源极区217S限定在源极选择线SSL之间开放的选择晶体管区③的半导体衬底201中。
在形成栅极线（SSL、WL0至WLn以及DSL）之后，将杂质注入到单元结217C中。在将杂质注入到单元结217C中时，通过光致刻蚀剂图案来阻挡外围区④，并且也可以将杂质注入到源极区217S和漏极区217D中。注入到单元结217C中的杂质的实例可以包括N型杂质。
随后，将杂质注入到源极区217S和漏极区217D中。在将杂质注入到源极区217S和217D中时，通过光致抗蚀剂图案来阻挡外围区④和单元区②。注入到源极区217S和漏极区217D中的杂质的实例可以包括用于反掺杂的P型杂质。执行反掺杂以改善源极区217S和漏极区217D的电学特性。
参见图3B，在包括栅极线（SSL、WL0至WLn以及DSL）的整个结构之上形成第一绝缘层219。根据一个实例，第一绝缘层219可以由具有悬垂结构的绝缘层形成，所述悬垂结构允许空气间隙221形成在栅极线（SSL、WL0至WLn以及DSL）之间的单元区②中。例如，第一绝缘层219由乙硅烷高温氧化物（DS-HTO）形成。源极选择线SSL与字线WL0之间的距离、漏极选择线DSL与字线WLn之间的距离、以及字线WL0至WLn之间的距离，比漏极选择线DSL之间的距离以及源极选择线SSL之间的距离更短。另外，在形成第一绝缘层219的工艺期间，在栅极线（SSL、WL0至WLn以及DSL）的顶角处形成悬垂。由于这些原因，第一绝缘层219未完全填充源极选择线SSL与字线WL0之间的间隔、漏极选择线DSL与字线WLn之间的间隔、以及字线WL0至WLn之间的间隔，因此在其中形成空气间隙221。漏极选择线DSL通过相对较大的距离间隔开，源极选择线SSL也通过相对较大的距离间隔开。因此，沿着漏极选择线DSL和源极选择线SSL上的台阶在漏极选择线DSL之间和源极选择线SSL之间形成第一绝缘层219。
空气间隙221可以减小利用较短的距离彼此间隔开的字线WL0至WLn之间的干扰。
第一绝缘层219在半导体衬底201上可以厚度不均匀。即，第一绝缘层219的厚度在半导体衬底201的不同区域中可以不同。例如，布置在半导体衬底201的中央部分的源极区217S和漏极区217D上的第一绝缘层219的厚度可以与布置在半导体衬底201的边缘处的源极区217S和漏极区217D的第一绝缘层219的厚度不同。
参见图3C，在执行退火工艺以激活注入到单元结217C、源极区217S以及漏极区217D中的杂质之后，执行处理使得可以在外围区④中的半导体衬底201的顶部上形成栅极线LVN_G。
为了在外围区④中的半导体衬底201的顶部上形成栅极线LVN_G，首先，去除在外围区④中的半导体衬底201上的第一绝缘层219。随后，在外围区④中的半导体衬底201上层叠栅绝缘层223和栅导电层225。在外围区④中的栅导电层225之上形成栅掩模图案227之后，将栅导电层225图案化以在外围区④中形成栅极线LVN_G。
外围区④中的栅极线LVN_G具有比漏极选择线DSL和源极选择线SSL以及字线WL0至WLn更大的宽度。在本发明的实施例中，通过使用与形成选择线DSL和SSL以及字线WL0至WLn的工艺分离的工艺来形成外围区④中的栅极线LVN_G。然而，可以在形成选择线DSL和SSL以及字线WL0至WLn的同一工艺期间来形成外围区④中的栅极线LVN_G。在这种情况下，外围区④中的栅极线LVN_G具有与选择线DSL和SSL相同的截面结构。外围区④中的栅掩模图案227比选择晶体管区①和③以及单元区②中的栅掩模图案227更宽。
随后，将杂质注入到在外围区④中的栅极线LVN_G的两侧限定的源极区和漏极区中，以形成轻掺杂漏极（LDD）区229。通过注入N型杂质来形成低电压NMOS晶体管的LDD区229。
参见图3D，在包括LDD区229的整个结构的表面上形成用于间隔件的第二绝缘层233。第二绝缘层233是用于形成间隔件的绝缘层，所述间隔件阻挡LDD区229与外围区④中的栅极线LVN_G相邻的一部分。另外，第二绝缘层233具有比第二绝缘层219更大的厚度。第二绝缘层233由氧化物层形成。
参见图3E，刻蚀第二绝缘层233以分别在栅极线（SSL、WL0至WLn以及DSL）的侧壁上形成间隔件233a。在形成间隔件233a的刻蚀工艺期间，还可以刻蚀在第二绝缘层233之下的第一绝缘层219。结果，使漏极选择线DSL之间的漏极区217D和源极选择线SSL之间的源极区217S暴露。另外，使外围区④中的LDD区229的一部分暴露。
间隔件233a在外围区④中阻挡LDD区229与栅极线LVN_G相邻的一部分。通过使用间隔件233a和栅极线（SSL、WL0至WLn以及DSL）作为掩模而将比注入到LDD区229中的杂质具有更高浓度的N型杂质注入到外围区④中的未被间隔件233a阻挡的源极区和漏极区中，达到比LDD区229更大的深度，由此形成高浓度N型杂质区239。这时，可以使用阻挡选择晶体管区①和③以及单元区②的光致抗蚀剂图案作为杂质注入掩模。
随后，可以在形成有高浓度N型杂质区239的整个结构的表面上形成缓冲器层237。缓冲器层237在随后的杂质注入工艺中用作降低衬底损伤的缓冲器。另外，缓冲器层237由氧化物层形成。
在形成缓冲器层237之后，注入N型杂质和P型杂质，以便改善选择晶体管区①和③中的源极区217S和漏极区217D的电学特性以及外围区④中的源极区和漏极区的电学特性。
随后，执行退火工艺以激活注入的杂质。
参见图3F，形成在选择晶体管区①和③中开放缓冲器层237和间隔件233a的第二掩模图案241。第二掩模图案241可以是光致抗蚀剂图案。
参见图3G，通过湿法刻蚀来刻蚀由掩模图案241暴露的缓冲器层237、间隔件233a以及第一绝缘层219，以暴露源极选择线SSL之间的源极区217S和漏极选择线DSL之间的漏极区217D。在沉积第一绝缘层219期间，第一绝缘层219的厚度在半导体衬底201的不同区域中可以不同，使得在完成湿法刻蚀之后第一绝缘层219可以保留在一些源极区217S和漏极区217D的顶部。然而，保留下来的第一绝缘层219由于湿法刻蚀而减小到一厚度，所述厚度在随后的杂质注入工艺期间不影响预期的范围（Rp）。另外，保留在选择线DSL和SSL的侧壁上的间隔件233b的厚度变得比外围区④的间隔件233a的厚度更小。
随后，将杂质注入到漏极选择线DSL之间的漏极区217D以及源极选择线SSL之间的源极区217S中以减小电阻。这时，将比注入到单元结217C中的杂质具有更高浓度的N型杂质注入。由于已经减小或去除了第一绝缘层219的厚度，所以可以将用于减小源极区217S和漏极区217D的电阻的杂质注入于目标Rp。在将用于减小电阻的杂质注入到漏极选择线DSL之间的漏极区217D和源极选择线SSL之间的源极区217S中之后，去除掩模图案241。随后，执行退火工艺以激活注入的杂质。
参见图3H，在不形成刻蚀停止层的情况下在去除了掩模图案241的整个结构之上形成第一层间绝缘层245。结果，第一层间绝缘层245与选择晶体管区①和③中的间隔件233b直接接触。第一层间绝缘层245可以由氧化物层形成。
执行化学机械抛光（CMP）以实现整个结构的表面平坦化。这时，去除在栅硬掩模图案213和227上的第一绝缘层219、缓冲器层237以及第一层间绝缘层245。栅极线（SSL、WL0至WLn以及DSL）的密度在选择晶体管区①和③以及外围区④中比在单元区②中更低。因此，在表面平坦化之后，第一层间绝缘层245、间隔件233a和233b、第一绝缘层219以及缓冲器层237在选择晶体管区①和③以及外围区④中的高度比在单元区②中的第一绝缘层219的高度更小。在本发明的第二实施例中，由于未形成刻蚀停止层，所以不会发生刻蚀停止层延伸得高于邻近的氧化物层并且由于氧化物层和氮化物层之间的选择性差异而被保留的现象。
参见图3I，在经过CMP之后具有改善的表面平坦度的整个结构之上形成第二层间绝缘层247。在本发明的第二实施例中，由于未形成刻蚀停止层的突出部分，所以在第二层间绝缘层247中不形成由刻蚀停止层的突出部分而产生的空隙。第二层间绝缘层247可以由氧化物层形成。
随后，在第二层间绝缘层247上形成覆盖层251。形成覆盖层251以阻止电子或氢离子在结构之间在覆盖层251上下移动以及影响保持特性。根据一个实例，覆盖层251可以由氮化物层形成。
在覆盖层251之上形成第三层间绝缘层253。以这种方式，形成层间绝缘层叠结构（245、247、251以及253）以使栅极线（SSL、WL0至WLn、DSL以及LVN_G）和形成在其上的金属线彼此绝缘。
参见图1和图3J，在将要形成漏极接触插塞263的第一漏极接触区DCT1和第二漏极接触区DCT2的每个中形成暴露漏极区217D的漏极接触孔。另外，在将要形成源极接触插塞261的源极接触区SCT中形成暴露源极区217S和隔离层207的源极接触孔。另外，在将要形成外围区④中的外围接触插塞267的部分中形成使外围区④中的高浓度N型杂质区239暴露的外围接触孔。
如上所述，在形成包括漏极接触孔、源极接触孔以及外围接触孔的接触孔时，通过使用由氮化物层形成的覆盖层251作为刻蚀停止层来执行第一刻蚀工艺；执行第二刻蚀工艺以去除覆盖层251的暴露部分；执行第三刻蚀工艺以去除第二层间绝缘层247和第一层间绝缘层245的暴露部分。可以通过使用分离的第一刻蚀工艺至第三刻蚀工艺来形成漏极接触孔、源极接触孔以及外围接触孔。
随后，还将比在之前的工艺中注入到各个结（217S、217D以及239）中的杂质具有更高浓度的杂质注入到经由接触孔暴露出的半导体衬底201的表面中，由此进一步减小各个结（217S、217D以及239）的电阻。由于通过例示NMOS器件来示出根据本发明第二实施例的结（217S、217D以及239），所以将N型杂质注入其中。
随后，用导电层来填充接触孔以形成与漏极区217D连接的漏极接触插塞263、与源极区217S连接的源极接触插塞261、以及与外围区④中的源极区和漏极区连接的外围接触插塞267。可以使用由钨或铜形成的金属层作为填充接触孔的导电层。还可以形成诸如氮化钛层的阻挡金属层以抑制在形成导电层之前金属的扩散。
图4是根据本发明第二实施例的半导体器件沿源极接触线的方向截取的截面图。
在本发明的第二实施例中，与第一实施例不同的是，未形成刻蚀停止层。因此，如以上结合图3J所述的，在不使用刻蚀停止层执行刻蚀停止工艺的情况下执行第三刻蚀工艺。因此，如图4所示，隔离层207可能不受刻蚀停止层保护，并且可能在第三刻蚀工艺（具体地，形成源极接触孔的第三刻蚀工艺）期间损失。结果，隔离层207的高度变得比半导体衬底201的有源区A的表面高度更小，使得有源区A的侧壁和半导体衬底201的阱结构的侧壁被暴露，形成由附图标记X指示的区域。这时，在由附图标记X指示的区域与源极接触插塞261接触的部分中电阻可能增加。为了避免电阻增加，根据一个实例，通过在用源极接触插塞261填充接触孔之前使用杂质注入工艺，进一步在去除隔离层207而暴露的半导体衬底201的有源区A的侧壁上形成结延伸部Y。可以通过倾斜杂质注入角而在源极区217S之下的作为结的有源区A中形成结延伸部Y。以这种方式，在本发明中，可以通过形成结延伸部Y而避免由于省略形成刻蚀停止层所引起的源极接触插塞261与有源区A之间的接触电阻的增加。可以对与漏极接触插塞263接触的漏极区217D之下的有源区A以及与源极接触插塞261接触的源极区217S之下的有源区A执行形成结延伸部Y的工艺，以避免接触电阻增加。
图5是根据本发明一个示例性实施例的存储系统的示意性框图。
参见图5，根据本发明一个实施例的存储系统500包括存储器件520和存储控制器510。
存储器件520包括利用结合图3A至图3J和图4描述的工艺而制造的半导体存储器件。即，存储器件520包括：选择线，所述选择线形成在包括由隔离层分隔开的有源区的半导体衬底上，并沿与有源区的方向相交叉的方向布置；结，所述结通过将第一杂质注入到选择线之间的有源区中而形成；结延伸部，所述结延伸部耦接在结之下，形成在半导体衬底的有源区中，并通过注入第二杂质而形成；以及接触插塞，所述接触插塞与结和结延伸部接触。另外，不在存储器件520的选择线之间的间隔中设置氮化物层，而是在其中形成多个氧化物层。接触插塞穿通填充选择线之间的间隔的多个氧化物层中的至少一个。
存储控制器510控制主机与存储器件520之间的数据交换。存储控制器510可以包括控制存储系统500的一般操作的处理单元512。另外，存储控制器510还可以包括用作处理单元512的操作存储器的SRAM 511。此外，存储控制器510还可以包括主机接口513和存储器接口515。主机接口513可以包括存储系统500与主机之间的数据交换协议。存储器接口515可以将存储控制器510与存储器件520彼此耦接。存储控制器510还可以包括错误码校正（ECC）块514。ECC块514可以检测并校正从存储器件520读取的数据的错误。尽管图5中未示出，但是存储系统500还可以包括储存用于与主机接口的码数据的ROM器件。存储系统500可以用作便携式数据储存卡。相比之下，可以使用能取代计算机系统的硬盘的固态硬盘（SSD）来实施存储系统500。
根据本发明的示例性实施例，在用层间绝缘层填充栅极线之间的间隔之前，例如，可以不形成由氮化物层形成的刻蚀停止层，而仅用由氧化物层形成的绝缘层来填充栅极线之间的间隔。因此，即使在对层间绝缘层执行平坦化工艺之后也可以防止填充栅极线之间的间隔的绝缘层中的任何一个突出和保留，由此避免由绝缘层的突出部分引起的空隙的产生。
另外，在形成接触孔的刻蚀工艺期间，通过将杂质注入到由于隔离层的损失而暴露出的半导体衬底的有源区中来形成结延伸部，使得形成在半导体衬底的接触孔和有源区中的接触插塞之间的接触电阻增加。

Claims (18)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底包括沿第一方向延伸的有源区；
选择线，所述选择线沿与所述第一方向相交叉的第二方向设置在半导体衬底上；
结，所述结分别设置在所述有源区上，处于所述选择线之间，并包括第一杂质；
多个氧化物层，所述多个氧化物层填充所述选择线之间的空间；
结延伸部，所述结延伸部耦接在所述结之下，并设置在所述半导体衬底的有源区上，其中，所述结延伸部包括第二杂质；以及
接触插塞，所述接触插塞穿通所述多个氧化物层中的至少一个，并与所述结和所述结延伸部接触。
2.如权利要求1所述的半导体器件，其中，所述结延伸部分别设置在所述有源区的侧壁上。
3.如权利要求1所述的半导体器件，其中，所述第二杂质具有比所述第一杂质更高的杂质浓度。
4.如权利要求1所述的半导体器件，其中，所述接触插塞沿所述选择线的方向延伸。
5.如权利要求1所述的半导体器件，其中，所述选择线包括第一漏极选择线和第二漏极选择线，以及
所述接触插塞包括第一漏极接触插塞和第二漏极接触插塞，所述第一漏极接触插塞与所述第一漏极选择线相邻，并与沿所述第一漏极选择线和所述第二漏极选择线的方向布置的有源区之中的奇数有源区相耦接，所述第二漏极接触插塞与所述第二漏极选择线相邻，并与沿所述第一漏极选择线和所述第二漏极选择线方向布置的有源区之中的偶数有源区相耦接。
6.如权利要求1所述的半导体器件，还包括字线，所述字线利用比所述选择线之间的距离更短的距离间隔开，并在所述半导体衬底上与所述选择线相邻地布置。
7.如权利要求6所述的半导体器件，其中，所述多个氧化物层包括：
第一氧化物层，所述第一氧化物层限定所述字线之间的空气间隙，其中，所述第一氧化物层设置在所述字线之间并沿着所述选择线的侧壁设置；
第二氧化物层，所述第二氧化物层用于在所述第一氧化物层之上沿着所述选择线的侧壁形成的间隔件；以及
第三氧化物层，所述第三氧化物层填充在所述选择线之间。
8.如权利要求7所述的半导体器件，还包括：
第一层间绝缘层，所述第一层间绝缘层形成在所述第三氧化物层之上，其中，所述接触插塞穿通所述第一层间绝缘层；
覆盖层，所述覆盖层形成在所述第一层间绝缘层之上，其中，所述接触插塞穿通所述覆盖层；以及
第二层间绝缘层，所述第二层间绝缘层形成所述覆盖层之上，其中，所述接触插塞穿通所述第二层间绝缘层。
9.如权利要求8所述的半导体器件，其中，所述第一层间绝缘层和所述第二层间绝缘层是氧化物层，并且所述覆盖层是氮化物层。
10.一种制造半导体器件的方法，所述方法包括以下步骤：
在半导体衬底上形成沿与第一方向相交叉的第二方向延伸的选择线，其中，所述半导体衬底具有被隔离层分隔开并沿所述第一方向延伸的有源区；
通过在所述选择线之间分别将第一杂质注入到所述有源区中而形成结，并且形成填充在所述选择线之间的多个氧化物层；
通过刻蚀所述多个氧化物层中的至少一个来形成暴露所述结的接触孔；
通过将第二杂质注入到在形成所述接触孔时由于所述隔离层的损失而暴露的半导体衬底的有源区中来形成结延伸部；以及
形成用于填充所述接触孔的接触插塞。
11.如权利要求10所述的方法，其中，形成所述结延伸部的步骤包括将所述第二杂质注入到所述有源区的侧壁中。
12.如权利要求10所述的方法，其中，在形成所述选择线的步骤期间还形成利用比所述选择线之间的距离更小的距离间隔开的字线。
13.如权利要求12所述的方法，其中，形成所述结和所述多个氧化物层的步骤包括以下步骤：
在形成有所述选择线和所述字线的整个结构之上形成第一氧化物层，其中，所述第一氧化物层限定所述字线之间的空气间隙，并且沿着所述选择线的侧壁形成；
在所述第一氧化物层之上沿着所述选择线的侧壁形成用于间隔件的第二氧化物层；
刻蚀所述选择线之间的第二氧化物层和第一氧化物层，以暴露所述选择线之间的有源区；
将所述第一杂质注入到所述选择线之间的有源区中；
形成填充在所述选择线之间的第三氧化物层；以及
将形成有所述第三氧化物层的整个结构平坦化。
14.如权利要求10所述的方法，其中，所述第一杂质的浓度比所述第二杂质的浓度更高。
15.如权利要求10所述的方法，其中，还将所述第二杂质注入到经由所述接触孔暴露的所述结中。
16.如权利要求10所述的方法，其中，所述接触插塞沿所述选择线的方向延伸，并与所述隔离层和所述有源区共同耦接。
17.如权利要求10所述的方法，其中，所述选择线包括第一漏极选择线和第二漏极选择线，以及
所述接触插塞包括第一漏极接触插塞和第二漏极接触插塞，所述第一漏极接触插塞与所述第一漏极选择线相邻，并与沿所述第一漏极选择线和所述第二漏极选择线方向布置的有源区之中的奇数有源区相耦接，所述第二漏极接触插塞与所述第二漏极选择线相邻，并与沿所述第一漏极选择线和所述第二漏极选择线方向布置的有源区之中的偶数有源区相耦接。
18.如权利要求10所述的方法，还包括以下步骤：
在形成所述接触孔之前，在形成有所述多个氧化物层的整个结构之上形成由氧化物层形成的第一层间绝缘层；
在所述第一层间绝缘层之上形成由氮化物层形成的覆盖层；以及
在所述覆盖层之上形成由氧化物层形成的第二层间绝缘层。
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