KR100810414B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

플래시 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100810414B1
KR100810414B1 KR1020060106428A KR20060106428A KR100810414B1 KR 100810414 B1 KR100810414 B1 KR 100810414B1 KR 1020060106428 A KR1020060106428 A KR 1020060106428A KR 20060106428 A KR20060106428 A KR 20060106428A KR 100810414 B1 KR100810414 B1 KR 100810414B1
Authority
KR
South Korea
Prior art keywords
region
select lines
source select
active
lines
Prior art date
Application number
KR1020060106428A
Other languages
English (en)
Inventor
김점수
이석규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060106428A priority Critical patent/KR100810414B1/ko
Priority to US11/618,675 priority patent/US20080099821A1/en
Priority to TW096100009A priority patent/TW200820383A/zh
Priority to DE102007001077A priority patent/DE102007001077A1/de
Priority to JP2007011264A priority patent/JP2008118085A/ja
Priority to CN2007101382215A priority patent/CN101174635B/zh
Application granted granted Critical
Publication of KR100810414B1 publication Critical patent/KR100810414B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 소자 분리 영역에 소자 분리막을 형성하기 위한 트렌치 형성 공정 시 공통 소오스 라인이 형성되는 영역을 활성 영역으로 정의하거나 소자 분리 영역으로 정의하여 트렌치를 형성하여 소자 분리막에 의해 활성 영역으로 가해지는 스트레스를 분산시킴으로써, 플래시 메모리 소자의 동작 특성을 향상시킬 수 있다.
플래시 메모리, 활성 영역, 소자 분리 영역, 스트레스, 공통 소오스

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and method of manufacturing the same}
도 1은 종래 기술에 따른 NAND 플래시 메모리 소자의 셀 영역에서 활성 영역과 소자 분리 영역을 나타내는 레이 아웃도이다.
도 2는 활성 영역의 반도체 기판 내에 디스로케이션이 발생된 상태를 보여주는 사진이다.
도 3은 본 발명의 실시예에 따른 플래시 메모리 소자를 설명하기 위한 레이 아웃도이다.
도 4a 내지 도 4c는 도 3의 선 A-A' 및 선 B-B'에 따라 도시된 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 플래시 메모리 소자를 설명하기 위한 레이 아웃도이다.
도 6a 내지 도 6f는 도 5의 선 A-A' 및 선 B-B'에 따라 도시된 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 활성 영역 102 : 소자 분리 영역
103 : 소자 분리막 104 : 디스로케이션
300, 600 : 반도체 기판 300a, 600a : 활성 영역
301, 601 : 터널 절연막 302, 602 : 전하 저장막
303, 603 : 소자 분리 마스크 304, 604 : 소자 분리 영역, 트렌치
305, 605 : 소자 분리막 306, 606 : 유전체막
307, 607 : 콘트롤 게이트 308, 608 : 하드 마스크
309, 609 : 접합 영역 610 : 스페이서
611 : 층간 절연막 WL0 내지 WLn : 워드라인
DSL : 드레인 셀렉트 라인 SSL : 소오스 셀렉트 라인
CS : 공통 소오스 DCT : 드레인 콘택 플러그
SCT : 소오스 콘택 라인
본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 NAND 플래시 메모리 소자의 셀 어레이에 관련된 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
NAND 플래시 메모리 소자의 메모리 셀 어레이는 스트링 구조를 포함한다. 스트링 구조는 비트라인에 드레인이 연결되는 드레인 셀렉트 트랜지스터, 공통 소오스 라인에 소오스가 연결되는 소오스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀을 포함한다. 이러한 스트링 구조는 평행하게 전기적으로 격리되어 다수 개가 형성된다. 평행하게 형성된 스트링 구조들 내에서, 드레인 셀렉트 트랜지스터들의 게이트들이 연결되어 드레인 셀렉트 라인이 되고, 소오스 셀렉트 트랜지스터들의 게이트들이 연결되어 소오스 셀렉트 라인이 되고, 메모리 셀들의 게이트들이 평행하게 연결되어 각각 워드라인들이 된다. 한편, 스트링 구조들은 수직 방향으로도 서로 연결된다. 즉, 스트링 구조의 드레인 셀렉트 트랜지스터의 드레인은 다른 스트링 구조의 드레인 셀렉트 트랜지스터의 드레인과 연결되고, 스트링 구조의 소오스 셀렉트 트랜지스터의 소오스는 또 다른 스트링 구조의 소오스 셀렉트 트랜지스터의 소오스와 연결된다.
도 1은 종래 기술에 따른 NAND 플래시 메모리 소자의 셀 영역에서 활성 영역과 소자 분리 영역을 나타내는 레이 아웃도이다. 상기에서 서술한 바와 같이, 스트링 구조들이 수직 방향으로는 반복적으로 연결되고, 수평 방향으로는 소자 분리막에 의해 격리되면서 평행하게 형성되기 때문에, NAND 플래시 메모리 소자의 셀 영역에서는 활성 영역(101)과 소자 분리 영역(102)이 일방향으로 평행하고 길게 정의된다.
도 2는 활성 영역의 반도체 기판 내에 디스로케이션(dislocation; 104)이 발 생된 상태를 보여주는 사진이다.
도 1 및 도 2를 참조하면, 소자 분리 영역(102)이 일방향으로 길게 정의되고, 소자 분리 영역(102)에는 소자 분리막(103)이 형성된다. 소자 분리 영역(102)이 일방향으로 길게 정의되기 때문에 소자 분리막(103)도 일방향으로 길게 형성된다. 일반적으로, 소자 분리막(103)을 형성하기 위하여 트렌치 내부를 절연 물질로 채우는 공정이나 은 반도체 기판의 활성 영역(102)에 스트레스를 준다. 이러한 소자 분리막(103)이 일방향으로 길게 형성되는 경우 넓은 영역에서 동일한 스트레스를 활성 영역(102)에 주기 때문에, 활성 영역(102) 중 일부 영역에서 디스로케이션(104)이 발생된다. 활성 영역(102)에 발생되는 디스로케이션(104)은 누설 전류 등의 원인이 되어 플래시 메모리 소자의 모든 동작 특성(예를 들어, 프로그램 동작, 소거 동작 또는 리드 동작)을 저하시키게 된다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 소자 및 그 제조 방법은 소자 분리 영역에 소자 분리막을 형성하기 위한 트렌치 형성 공정 시 공통 소오스 라인이 형성되는 영역을 활성 영역으로 정의하거나 소자 분리 영역으로 정의하여 트렌치를 형성하여 소자 분리막에 의해 활성 영역으로 가해지는 스트레스를 분산시킴으로써, 플래시 메모리 소자의 동작 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 플래시 메모리 소자는 교호적으로 평행하게 정의된 제1 활성 영역들 및 소자 분리 영역들, 제1 활성 영역들을 서로 연결시키는 제2 활성 영역들을 포함하는 반도체 기판과, 소자 분리 영역에 형성된 소자 분리막과, 제1 활성 영역들과 교차하도록 형성된 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들과, 드레인 셀렉트 라인과 워드라인 사이, 워드라인들 사이 및 소오스 셀렉트 라인과 워드라인 사이의 제1 활성 영역들에 형성된 접합 영역들과, 드레인 셀렉트 라인들 사이의 제1 활성 영역들에 형성된 드레인들, 및 소오스 셀렉트 라인들 사이의 제1 및 제2 활성 영역들에 형성된 공통 소오스를 포함한다.
상기에서, 제2 활성 영역의 폭이 제1 활성 영역의 폭과 같거나 3배 이하인 것이 바람직하며, 소오스 셀렉트 라인의 간격은 제2 활성 영역의 폭과 같거나 10배 보다 작은 것이 바람직하다.
본 발명의 다른 실시예에 따른 플래시 메모리 소자는 일방향으로 정의된 활성 영역들 사이의 반도체 기판에 형성된 다수의 제1 트렌치, 제1 트렌치들이 연결되도록 활성 영역에 형성된 제2 트렌치들과, 제1 트렌치들 내부에 형성된 소자 분리막과, 활성 영역들과 교차하도록 형성된 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들과, 드레인 셀렉트 라인과 워드라인 사이, 워드라인들 사이 및 소오스 셀렉트 라인과 워드라인 사이의 활성 영역에 형성된 접합 영역들과, 드레인 셀렉트 라인들 사이의 활성 영역에 형성된 드레인들, 및 소오스 셀렉트 라인들 사이에 형성된 제1 및 제2 트렌치의 측벽 및 저면에 형성된 공통 소오스를 포함한다.
상기에서, 트렌치가 소오스 셀렉트 라인들의 간격보다 좁은 폭으로 형성되는 것이 바람직하다. 제2 트렌치의 폭은 활성 영역의 폭과 같거나 3배 이하인 것이 바람직하며, 소오스 셀렉트 라인들의 간격은 제2 트렌치의 폭보다 넓고 10배 보다는 좁게 설정하는 것이 바람직하다.
본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 교호적으로 평행하게 정의된 제1 활성 영역들 및 소자 분리 영역들, 제1 활성 영역들을 서로 연결시키는 제2 활성 영역들을 포함하는 반도체 기판이 제공되는 단계와, 반도체 기판 상에 터널 절연막, 전하 저장막 및 소자 분리 마스크를 형성하는 단계와, 소자 분리 마스크, 전하 저장막, 터널 절연막 및 반도체 기판을 식각하여 소자 분리 영역에 트렌치를 형성하는 단계와, 소자 분리 영역의 트렌치 상에 소자 분리막을 형성하는 단계와, 소자 분리막을 포함한 전체 구조 상에 유전체막, 콘트롤 게이트용 도전층 및 하드 마스크를 순차적으로 형성하는 단계와, 하드 마스크, 콘트롤 게이트용 도전층, 유전체막 및 전하 저장막을 패터닝하여 제1 활성 영역들과 교차하는 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들을 형성하는 단계, 및 이온주입 공정으로 제1 활성 영역들에는 접합 영역을 형성하면서 소오스 셀렉트 라인들 사이의 제1 및 제2 활성 영역들에는 공통 소오스를 형성하는 단계를 포함한다.
상기에서, 제2 활성 영역의 폭이 제1 활성 영역의 폭과 같거나 3배 이하인 것이 바람직하며, 소오스 셀렉트 라인들의 간격이 제2 활성 영역의 폭과 같거나 10배보다 작은 것이 바람직하다.
본 발명의 다른 실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 전하 저장막 및 소자 분리 마스크를 형성하는 단계와, 소자 분리 마스크, 전하 저장막, 터널 절연막 및 반도체 기판을 식각하여 소자 분리 영역에 제1 트렌치들을 형성하면서 제1 트렌치들이 연결되도록 활성 영역의 일부에 제2 트렌치를 형성하는 단계와, 제1 및 제2 트렌치 상에 소자 분리막을 형성하는 단계와, 소자 분리막을 포함한 전체 구조 상에 유전체막, 콘트롤 게이트용 도전층 및 하드 마스크를 순차적으로 형성하는 단계와, 하드 마스크, 콘트롤 게이트용 도전층, 유전체막 및 전하 저장막을 패터닝하여 제1 활성 영역들과 교차하는 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들을 형성하는 단계와, 워드라인들을 포함한 전체 구조 상에 층간 절연막을 형성하는 단계와, 소오스 셀렉트 트랜지스터 사이의 영역이 노출되도록 층간 절연막에 콘택홀을 형성하는 단계와, 콘택홀을 통해 노출되는 제2 트렌치 상부의 소자 분리막을 제거하는 단계, 및 소오스 셀렉트 트랜지스터 사이의 제1 및 제2 트렌치의 측벽 및 저면에 제1 이온주입 공정으로 공통 소오스를 형성하는 단계를 포함한다.
상기에서, 제2 트렌치의 폭이 제1 활성 영역의 폭과 같거나 3배 이하인 것이 바람직하며, 소오스 셀렉트 라인들의 간격이 제2 트렌치의 폭과 같거나 10배 보다 작은 것이 바람직하다. 한편, 층간 절연막을 형성하기 전에, 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들 사이의 반도체 기판에 접합 영역을 형성하기 위하여 제2 이온주입 공정을 실시하는 단계를 더 포함할 수 있다. 또한, 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들의 측벽에 스페이서를 형성 하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 3은 본 발명의 실시예에 따른 플래시 메모리 소자를 설명하기 위한 레이 아웃도이다. NAND 플래시 메모리 소자의 셀 어레이는 트렌치 또는 소자 분리막(305)이 형성되는 소자 분리 영역(304)과 활성 영역(300a)을 포함한다. 소자 분리 영역(304)과 활성 영역(300a)은 평행하게 교호적(alternately)으로 정의되며, 일반적으로 비트라인 방향과 평행하게 정의된다. 그리고, 활성 영역(300a)을 교차하도록 드레인 셀렉트 라인들(DSL)과 소오스 셀렉트 라인들(SSL)이 형성되며, 드레인 셀렉트 라인(DSL)과 소오스 셀렉트 라인(SSL) 사이에는 다수의 워드라인들(WL0 내지 WLn)이 형성된다. 셀렉트 라인들(DSL 및 SSL) 및 워드라인들(WL0 내지 WLn) 사이의 활성 영역(300a)에는 접합 영역이 형성된다. 여기서, 드레인 셀렉트 라인들(DSL) 사이에 형성되는 접합 영역은 드레인이 되고, 드레인 상부에는 드레인 콘택 플러그(DCT)가 형성된다. 한편, 소오스 셀렉트 라인들(SSL) 사이에 형성되는 접합 영역은 공통 소오스(CS) 되고, 공통 소오스(CS) 상부에는 소오스 콘택 라인(SCT)이 형성된다.
특히, 본 발명에서는 소오스 셀렉트 라인(SSL) 사이에 소자 분리막이 형성되지 않고, 소오스 셀렉트 라인(SSL) 사이에서 접합 영역이 모두 연결된다. 즉, 소오스 셀렉트 라인(SSL) 사이에서 활성 영역(300a)이 끊어지지 소오스 셀렉트 라인(SSL)과 같이 길게 연결된다. 소오스 셀렉트 라인(SSL) 사이의 활성 영역(300a)에는 불순물이 주입되어 소오스 셀렉트 라인(SSL)과 공통 소오스(CS)가 평행하게 형성된다. 이때, 소오스 셀렉트 라인(SSL) 사이의 활성 영역(300a)의 폭을 셀렉트 라인(DSL 또는 SSL)이나 워드라인(예를 들어, WL0)과 교차하는 활성 영역의 폭과 같거나 3배 넓게 설정한다. 한편, 소오스 셀렉트 라인(SSL)의 간격은 소오스 셀렉트 라인(SSL) 사이의 활성 영역(300a)의 폭과 같거나 10배 이하가 되도록 설정할 수 있다.
따라서, 소자 분리 영역(304)이 공통 소오스(CS)가 형성된 영역마다 끊어진다. 이렇게, 소자 분리 영역(304)을 분리하여 활성 영역(300a)에 가해지는 스트레스를 분산시킴으로써, 활성 영역(300a)이 디스로케이션이 발생되는 것을 방지할 수 있다. 이러한 플래시 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 4a 내지 도 4c는 도 3의 선 A-A' 및 선 B-B'에 따라 도시된 단면도들이다.
도 3 및 도 4a를 참조하면, 반도체 기판(300) 상에 터널 절연막(301), 전하 저장막(302) 및 소자 분리 마스크(303)를 순차적으로 형성한다. 소자 분리 마스크(303)는 소자 분리 영역을 노출시키는 패턴으로 형성되며, 버퍼 산화막, 질화막 및 반사 방지막을 적층 구조로 형성할 수 있다. 이어서, 소자 분리 마스크(303)를 식각 마스크로 사용하는 식각 공정으로 소자 분리 영역의 전하 저장막(302), 터널 절연막(301) 및 반도체 기판(300)을 식각한다. 이로써, 소자 분리 영역(304)에는 트렌치가 형성되며 트렌치가 형성되지 않은 영역은 활성 영역(300a)으로 정의된다. 트렌치(304)와 활성 영역(300a)은 평행하게 교호적(alternately)으로 정의된다. 한편, 활성 영역(300a)들은 공통 소오스(CS)가 형성될 영역에서 서로 연결된다. 즉, 공통 소오스(CS)가 형성될 영역에는 트렌치가 형성되지 않는다. 이 때문에, 소오스 셀렉트 라인(SSL) 사이에서 활성 영역(300a)들이 모두 연결되며, 연결된 활성 영역(300a)에 의해 트렌치(304)는 불연속적으로 형성된다.
도 3 및 도 4b를 참조하면, 유전체막(306), 콘트롤 게이트용 도전막(307), 하드 마스크(308)를 순차적으로 형성한 후 하드 마스크(308)를 이용한 식각 공정으로 콘트롤 게이트용 도전막(307), 유전체막(306) 및 전하 저장막(302)을 식각한다. 이로써, 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL) 및 워드라인들(WL0 내지 WLn)이 형성된다. 소오스 셀렉트 라인(SSL) 사이에는 트렌치가 노출되지 않으며 활성 영역(300a)만이 노출된다.
한편, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에 포함된 전하 저장막(302) 및 콘트롤 게이트(307)는 서로 연결되어야 한다. 따라서, 콘트롤 게이트용 도전막(307)을 형성하기 전에 셀렉트 라인(DSL 및 SSL)이 형성되는 영역의 유전체막을 먼저 식각할 수 있다. 이로 인해, 셀렉트 라인(DSL 및 SSL)에는 유전체막(306)이 일부만 잔류하거나 제거된다.
도 3 및 도 4c를 참조하면, 이온주입 공정을 실시하여 접합 영역(309)을 형성한다. 접합 영역(309)은 셀렉트 라인(DSL 및 SSL) 및 워드라인들(WL0 내지 WLn) 사이에 형성된다. 드레인 셀렉트 라인(DSL) 사이의 접합 영역들은 드레인들이 되며, 드레인들은 소자 분리막에 의해 각각 격리된다. 또한, 소오스 셀렉트 라인(SSL) 사이의 접합 영역은 공통 소오스(CS)가 된다. 소오스 셀렉트 라인(SSL) 사이에는 접합 영역(300a)이 끊임없이 연결되므로, 공통 소오스(CS)도 끊임없이 소오스 셀렉트 라인(SSL)과 평행하게 형성된다.
이후, 통상적인 공정을 실시하여 공통 소오스(CS) 상에는 소오스 콘택 라인(SCT)을 형성하고, 드레인 셀렉트 라인(DSL) 사이의 드레인들 상에는 드레인 콘택 플러그(DCT)를 각각 형성한다.
상기에서는 소오스 셀렉트 라인(SSL) 사이에서 활성 영역(300a)들이 서로 연결되었으나, 소오스 셀렉트 라인(SSL) 사이의 영역에 소자 분리막을 형성함으로써, 소자 분리막을 형성하는 과정에서 활성 영역에 가해지는 스트레스를 분산시킬 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 플래시 메모리 소자를 설명하기 위한 레이 아웃도이다. NAND 플래시 메모리 소자의 셀 어레이는 트렌치 또는 소자 분리막(605)이 형성되는 소자 분리 영역(604)과 활성 영역(600a)을 포함한다. 소자 분리 영역(604)과 활성 영역(600a)은 평행하게 교호적(alternately)으로 정의되며, 일반적으로 비트라인 방향과 평행하게 정의된다. 그리고, 활성 영역(600a)을 교차하도록 드레인 셀렉트 라인들(DSL)과 소오스 셀렉트 라인들(SSL)이 형성되며, 드레인 셀렉트 라인(DSL)과 소오스 셀렉트 라인(SSL) 사이에는 다수의 워드라인들(WL0 내지 WLn)이 형성된다. 셀렉트 라인들(DSL 및 SSL) 및 워드라인들(WL0 내지 WLn) 사이의 활성 영역(600a)에는 접합 영역이 형성된다. 여기서, 드레인 셀렉트 라인들(DSL) 사이에 형성되는 접합 영역은 드레인이 되고, 드레인 상부에는 드레인 콘택 플러그(DCT)가 형성된다. 한편, 소오스 셀렉트 라인들(SSL) 사이에 형성되는 접합 영역은 공통 소오스(CS) 되고, 공통 소오스(CS) 상부에는 소오스 콘택 라인(SCT)이 형성된다.
도 3에서는 공통 소오스(CS)가 형성되는 영역에서 접합 영역이 서로 연결되었으나, 도 5에서는 공통 소오스(CS)가 형성될 영역(이하, '공통 소오스 영역'이라 함)에서 트렌치가 서로 연결되고 트렌치 내부에 소자 분리막(605)이 형성된다. 즉, 소오스 셀렉트 라인(SSL) 사이에서는 소자 분리막(605)이 끊어지지 않고 소오스 셀렉트 라인(SSL)과 평행하고 길게 형성된다. 이후, 소오스 셀렉트 라인(SSL) 사이의 공통 소오스 영역에 형성된 소자 분리막은 제거되며, 소자 분리막이 제거되면서 노출된 트렌치의 측벽 및 저면에는 이온주입 공정에 의해 공통 소오스(CS)가 형성된다. 결과적으로, 공통 소오스(CS)는 도 3에서와 같이 소오스 셀렉트 라인(SSL) 사 이의 영역에 평행하게 형성된다. 이때, 소오스 셀렉트 라인(SSL) 사이에 평행하게 형성되는 트렌치의 폭을 셀렉트 라인(DSL 또는 SSL)이나 워드라인(예를 들어, WL0)과 교차하는 활성 영역의 폭과 같거나 3배 넓게 설정한다. 또한, 소오스 셀렉트 라인(SSL)의 간격은 소오스 셀렉트 라인(SSL) 사이에 형성된 트렌치의 폭보다 넓고 10배 보다는 좁게 설정하는 것이 바람직하다.
상기에서와 같이, 소오스 셀렉트 라인(SSL) 사이에서는 소자 분리막(605)이 형성된 후 제거된다. 따라서, 소자 분리막(605)을 형성하기 위하여 절연물질을 증착하는 과정에서 활성 영역(300a)에 가해지는 스트레스를 분산시킴으로써, 활성 영역(300a)이 디스로케이션이 발생되는 것을 방지할 수 있다. 이러한 플래시 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 6a 내지 도 6f는 도 5의 선 A-A' 및 선 B-B'에 따라 도시된 단면도들이다.
도 5 및 도 6a를 참조하면, 반도체 기판(600) 상에 터널 절연막(601), 전하 저장막(602) 및 소자 분리 마스크(603)를 순차적으로 형성한다. 소자 분리 마스크(603)는 소자 분리 영역을 노출시키는 패턴으로 형성되며, 버퍼 산화막, 질화막 및 반사 방지막을 적층 구조로 형성할 수 있다. 이어서, 소자 분리 마스크(603)를 식각 마스크로 사용하는 식각 공정으로 소자 분리 영역의 전하 저장막(602), 터널 절연막(601) 및 반도체 기판(600)을 식각한다. 이로써, 소자 분리 영역(604)에는 트렌치가 형성되며 트렌치가 형성되지 않은 영역은 활성 영역(600a)으로 정의된다. 트렌치(604)와 활성 영역(600a)은 평행하게 교호적(alternately)으로 정의된다. 이 때, 트렌치(604)들은 공통 소오스 영역에서 서로 연결된다. 즉, 소오스 셀렉트 라인(SSL) 사이에는 트렌치가 끊어지지 않고 길게 형성된다. 이렇게, 소오스 셀렉트 라인(SSL) 사이에서 길게 형성된 트렌치(604)에 의해 활성 영역(600a)은 불연속적으로 정의된다. 한편, 도면에서는 표현되지 않았으나, 트렌치(604)는 소오스 셀렉트 라인(SSL)의 폭(즉, 공통 소오스 영역의 폭)보다 좁게 형성하는 것이 바람직하다. 트렌치(604)가 좁게 형성되는 것은 도 6b에서 표현된다.
도 5 및 도 6b를 참조하면, 유전체막(606), 콘트롤 게이트용 도전막(607), 하드 마스크(608)를 순차적으로 형성한 후 하드 마스크(608)를 이용한 식각 공정으로 콘트롤 게이트용 도전막(607), 유전체막(606) 및 전하 저장막(602)을 식각한다. 이로써, 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL) 및 워드라인들(WL0 내지 WLn)이 형성된다. 소오스 셀렉트 라인(SSL) 사이에는 소자 분리막(605)이 노출된다. 이때, 도 6a에서 트렌치(604)가 소오스 셀렉트 라인(SSL)의 간격보다 좁게 형성되는 경우, 소자 분리막(605)과 소오스 셀렉트 라인(SSL) 사이에는 반도체 기판(600)의 표면이 일부 노출된다.
한편, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에 포함된 전하 저장막(602) 및 콘트롤 게이트(607)는 서로 연결되어야 한다. 따라서, 콘트롤 게이트용 도전막(607)을 형성하기 전에 셀렉트 라인(DSL 및 SSL)이 형성되는 영역의 유전체막을 먼저 식각할 수 있다. 이로 인해, 셀렉트 라인(DSL 및 SSL)에는 유전체막(606)이 일부만 잔류하거나 제거된다.
도 5 및 도 6c를 참조하면, 이온주입 공정을 실시하여 접합 영역(609)을 형 성한다. 접합 영역(609)은 셀렉트 라인(DSL 및 SSL) 및 워드라인들(WL0 내지 WLn) 사이에 형성된다. 드레인 셀렉트 라인(DSL) 사이의 접합 영역들은 드레인들이 되며, 드레인들은 소자 분리막에 의해 각각 격리된다. 또한, 소오스 셀렉트 라인(SSL)과 소자 분리막(605) 사이의 반도체 기판(600)에도 접합 영역(609)이 형성되며, 소오스 셀렉트 라인(SSL)과 소자 분리막(605) 사이에 형성된 접합 영역(609)은 공통 소오스(CS)의 일부가 된다.
이어서, 셀렉트 라인들(DSL 및 SSL) 및 워드라인들(WLO 내지 WLn)의 측벽에 스페이서(610)를 형성한다. 이때, 스페이서(610)는 워드라인들(WLO 내지 WLn) 사이의 공간을 완전히 채우면서 셀렉트 라인들(DSL 및 SSL) 사이에서는 측벽에만 형성된다. 또한, 스페이서(610)는 소자 분리막(605)과 중첩될 수 있으나, 중첩되지 않도록 형성하는 것이 바람직하다.
도 5 및 도 6d를 참조하면, 전체 구조 상에 층간 절연막(611)을 형성한다. 그리고, 소오스 셀렉트 라인(SSL) 사이의 영역이 노출되도록 층간 절연막(611)의 일부를 식각하여 콘택홀을 형성한다. 이로써, 소자 분리막(605)이 노출된다. 이때, 콘택홀을 형성하기 위한 층간 절연막(611) 식각 시 정렬 오차가 발생하여 소오스 셀렉트 라인(SSL)의 측벽이 노출될 수 있으므로, 소오스 셀렉트 라인(SSL)의 측벽에 형성되는 스페이서(610)를 층간 절연막(611)과 식각 선택비가 다른 물질로 형성하는 것이 바람직하다.
이어서, 콘택홀을 통해 노출된 소자 분리막(605)을 제거한다. 이로써, 소오스 셀렉트 라인(SSL) 사이의 소자 분리막(605)은 제거되고 트렌치의 측벽 및 저면 이 노출된다.
도 5 및 도 6e를 참조하면, 이온주입 공정으로 트렌치의 측벽 및 저면에 보론이나 비소와 같은 5가 불순물을 주입하여 공통 소오스(CS)를 형성한다. 이때, 불순물이 수직으로 주입되어 공통 소오스(CS)가 트렌치의 저면에만 형성되더라도 후속 공정에서 소오스 콘택 라인을 형성하기 위하여 트렌치의 내부가 전도성 물질로 채워지므로 문제가 되지 않는다. 하지만, 불순물은 트렌치의 저면뿐만 아니라 측벽에도 주입되는 것이 바람직하다. 따라서, 불순물이 트렌치의 측벽에도 주입되도록 경사 이온 주입 공정으로 불순물을 주입한다. 한편, 소오스 셀렉트 라인(SSL) 사이의 영역 중 소자 분리 영역에서는 트렌치의 측벽에 소자 분리막(605)이 노출되고 저면에만 반도체 기판(600)이 노출되므로, 공통 소오스(CS)가 트렌치의 저면에만 형성된다. 최종적으로, 공통 소오스(CS)는 소오스 셀렉트 라인(SSL) 사이에서 소오스 셀렉트 라인(SSL)과 같이 끊어지지 않고 길고 평행하게 형성된다.
도 5 및 도 6f를 참조하면, 콘택홀을 전도성 물질로 채워 공통 소오스(CS) 상부의 소오스 콘택 라인(SCT)을 형성한다. 이후, 통상적인 공정을 실시하여 드레인 셀렉트 라인(DSL) 사이의 드레인들 상에는 드레인 콘택 플러그(DCT)를 각각 형성한다.
상술한 바와 같이, 본 발명은 소자 분리 영역에 소자 분리막을 형성하기 위한 트렌치 형성 공정 시 공통 소오스 라인이 형성되는 영역을 활성 영역으로 정의 하거나 소자 분리 영역으로 정의하여 트렌치를 형성하여 소자 분리막에 의해 활성 영역으로 가해지는 스트레스를 분산시킴으로써, 플래시 메모리 소자의 동작 특성을 향상시킬 수 있다.

Claims (15)

  1. 교호적으로 평행하게 정의된 제1 활성 영역들 및 소자 분리 영역들, 상기 제1 활성 영역들을 서로 연결시키는 제2 활성 영역들을 포함하는 반도체 기판;
    상기 소자 분리 영역에 형성된 소자 분리막;
    상기 제1 활성 영역들과 교차하도록 형성된 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들;
    상기 드레인 셀렉트 라인과 상기 워드라인 사이, 상기 워드라인들 사이 및 상기 소오스 셀렉트 라인과 상기 워드라인 사이의 상기 제1 활성 영역들에 형성된 접합 영역들;
    상기 드레인 셀렉트 라인들 사이의 상기 제1 활성 영역들에 형성된 드레인들; 및
    상기 소오스 셀렉트 라인들 사이의 상기 제1 및 제2 활성 영역들에 형성된 공통 소오스를 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제2 활성 영역의 폭이 상기 제1 활성 영역의 폭과 같거나 3배 이하인 플래시 메모리 소자.
  3. 제 1 항에 있어서,
    상기 소오스 셀렉트 라인의 간격은 상기 제2 활성 영역의 폭과 같거나 10배 보다 작은 플래시 메모리 소자.
  4. 일방향으로 정의된 활성 영역들 사이의 반도체 기판에 형성된 다수의 제1 트렌치;
    상기 제1 트렌치들이 연결되도록 상기 활성 영역에 형성된 제2 트렌치들;
    상기 제1 트렌치들 내부에 형성된 소자 분리막;
    상기 활성 영역들과 교차하도록 형성된 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들;
    상기 드레인 셀렉트 라인과 상기 워드라인 사이, 상기 워드라인들 사이 및 상기 소오스 셀렉트 라인과 상기 워드라인 사이의 상기 활성 영역에 형성된 접합 영역들;
    상기 드레인 셀렉트 라인들 사이의 상기 활성 영역에 형성된 드레인들; 및
    상기 소오스 셀렉트 라인들 사이에 형성된 상기 제1 및 제2 트렌치의 측벽 및 저면에 형성된 공통 소오스를 포함하는 플래시 메모리 소자.
  5. 제 4 항에 있어서,
    상기 제2 트렌치가 상기 소오스 셀렉트 라인들의 간격보다 좁은 폭으로 형성되는 플래시 메모리 소자.
  6. 제 4 항에 있어서,
    상기 제2 트렌치의 폭이 상기 활성 영역의 폭과 같거나 3배 이하인 플래시 메모리 소자.
  7. 제 4 항에 있어서,
    상기 소오스 셀렉트 라인들의 간격은 상기 제2 트렌치의 폭보다 넓고 10배 보다는 좁은 플래시 메모리 소자.
  8. 교호적으로 평행하게 정의된 제1 활성 영역들 및 소자 분리 영역들, 상기 제1 활성 영역들을 서로 연결시키는 제2 활성 영역들을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판 상에 터널 절연막, 전하 저장막 및 소자 분리 마스크를 형성하는 단계;
    상기 소자 분리 마스크, 상기 전하 저장막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 상기 소자 분리 영역에 트렌치를 형성하는 단계;
    상기 소자 분리 영역의 상기 트렌치 상에 소자 분리막을 형성하는 단계;
    상기 소자 분리막을 포함한 전체 구조 상에 유전체막, 콘트롤 게이트용 도전층 및 하드 마스크를 순차적으로 형성하는 단계;
    상기 하드 마스크, 상기 콘트롤 게이트용 도전층, 상기 유전체막 및 상기 전하 저장막을 패터닝하여 상기 제1 활성 영역들과 교차하는 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들을 형성하는 단계; 및
    이온주입 공정으로 상기 제1 활성 영역들에는 접합 영역을 형성하면서 상기 소오스 셀렉트 라인들 사이의 상기 제1 및 제2 활성 영역들에는 공통 소오스를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제2 활성 영역의 폭이 상기 제1 활성 영역의 폭과 같거나 3배 이하인 플래시 메모리 소자의 제조 방법.
  10. 제 8 항에 있어서,
    상기 소오스 셀렉트 라인들의 간격이 상기 제2 활성 영역의 폭과 같거나 10 배보다 작은 플래시 메모리 소자의 제조 방법.
  11. 반도체 기판 상에 터널 절연막, 전하 저장막 및 소자 분리 마스크를 형성하는 단계;
    상기 소자 분리 마스크, 상기 전하 저장막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 소자 분리 영역에 제1 트렌치들을 형성하면서 상기 제1 트렌치들이 연결되도록 활성 영역의 일부에 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치 상에 소자 분리막을 형성하는 단계;
    상기 소자 분리막을 포함한 전체 구조 상에 유전체막, 콘트롤 게이트용 도전층 및 하드 마스크를 순차적으로 형성하는 단계;
    상기 하드 마스크, 상기 콘트롤 게이트용 도전층, 상기 유전체막 및 상기 전하 저장막을 패터닝하여 상기 활성 영역들과 교차하는 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들을 형성하는 단계;
    상기 워드라인들을 포함한 전체 구조 상에 층간 절연막을 형성하는 단계;
    상기 소오스 셀렉트 트랜지스터 사이의 영역이 노출되도록 상기 층간 절연막에 콘택홀을 형성하는 단계;
    상기 콘택홀을 통해 노출되는 상기 제2 트렌치 상부의 상기 소자 분리막을 제거하는 단계; 및
    상기 소오스 셀렉트 트랜지스터 사이의 상기 제1 및 제2 트렌치의 측벽 및 저면에 제1 이온주입 공정으로 공통 소오스를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제2 트렌치의 폭이 상기 활성 영역의 폭과 같거나 3배 이하인 플래시 메모리 소자의 제조 방법.
  13. 제 11 항에 있어서,
    상기 소오스 셀렉트 라인들의 간격이 상기 제2 트렌치의 폭과 같거나 10배 보다 작은 플래시 메모리 소자의 제조 방법.
  14. 제 11 항에 있어서, 상기 층간 절연막을 형성하기 전에,
    상기 드레인 셀렉트 라인들, 상기 워드라인들 및 상기 소오스 셀렉트 라인들 사이의 상기 반도체 기판에 접합 영역을 형성하기 위하여 제2 이온주입 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  15. 제 11 항에 있어서, 상기 층간 절연막을 형성하기 전에,
    상기 드레인 셀렉트 라인들, 상기 워드라인들 및 상기 소오스 셀렉트 라인들의 측벽에 스페이서를 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
KR1020060106428A 2006-10-31 2006-10-31 플래시 메모리 소자 및 그 제조 방법 KR100810414B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020060106428A KR100810414B1 (ko) 2006-10-31 2006-10-31 플래시 메모리 소자 및 그 제조 방법
US11/618,675 US20080099821A1 (en) 2006-10-31 2006-12-29 Flash memory device and method of manufacturing the same
TW096100009A TW200820383A (en) 2006-10-31 2007-01-02 Flash memory device and method of manufacturing the same
DE102007001077A DE102007001077A1 (de) 2006-10-31 2007-01-04 Flash-Speichervorrichtung und Verfahren zum Herstellen derselben
JP2007011264A JP2008118085A (ja) 2006-10-31 2007-01-22 フラッシュメモリ素子及びその製造方法
CN2007101382215A CN101174635B (zh) 2006-10-31 2007-07-31 快闪存储器及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060106428A KR100810414B1 (ko) 2006-10-31 2006-10-31 플래시 메모리 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100810414B1 true KR100810414B1 (ko) 2008-03-04

Family

ID=39265034

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060106428A KR100810414B1 (ko) 2006-10-31 2006-10-31 플래시 메모리 소자 및 그 제조 방법

Country Status (6)

Country Link
US (1) US20080099821A1 (ko)
JP (1) JP2008118085A (ko)
KR (1) KR100810414B1 (ko)
CN (1) CN101174635B (ko)
DE (1) DE102007001077A1 (ko)
TW (1) TW200820383A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8252660B2 (en) 2009-01-21 2012-08-28 Hynix Semiconductor Inc. Flash memory device and method of manufacturing the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101093246B1 (ko) * 2010-11-17 2011-12-14 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
US9679979B2 (en) 2014-02-13 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure for flash memory cells and method of making same
CN110729303A (zh) * 2018-07-17 2020-01-24 中芯国际集成电路制造(上海)有限公司 Nand存储器及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040058560A (ko) * 2002-12-27 2004-07-05 삼성전자주식회사 플래시 메모리 장치 및 그 형성 방법
KR20050115539A (ko) * 2004-06-04 2005-12-08 비욘드마이크로 주식회사 고집적 상변화 메모리 셀 어레이 및 이를 포함하는 상변화메모리 소자
KR20060076506A (ko) * 2004-12-29 2006-07-04 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3065164B2 (ja) * 1992-03-18 2000-07-12 富士通株式会社 半導体装置及びその製造方法
JP3710880B2 (ja) * 1996-06-28 2005-10-26 株式会社東芝 不揮発性半導体記憶装置
US6342715B1 (en) * 1997-06-27 2002-01-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP3866460B2 (ja) * 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
JP4012350B2 (ja) * 1999-10-06 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100381953B1 (ko) * 2001-03-16 2003-04-26 삼성전자주식회사 노어형 플래시 메모리 소자의 제조방법
KR100407570B1 (ko) * 2001-11-29 2003-11-28 삼성전자주식회사 게이트 콘택 구조체 및 그 형성 방법
JP3985689B2 (ja) * 2003-02-21 2007-10-03 セイコーエプソン株式会社 不揮発性半導体記憶装置
KR100514673B1 (ko) * 2003-04-03 2005-09-13 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조 방법
JP2005038884A (ja) * 2003-07-15 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7387942B2 (en) * 2003-12-09 2008-06-17 Promos Technologies Inc. Substrate isolation in integrated circuits
JP2005277171A (ja) * 2004-03-25 2005-10-06 Toshiba Corp 半導体装置およびその製造方法
KR100583968B1 (ko) * 2004-08-03 2006-05-26 삼성전자주식회사 스페이스 트랜치들을 갖는 불 휘발성 메모리 장치들 및 그형성방법들
JP2006294919A (ja) * 2005-04-12 2006-10-26 Renesas Technology Corp 半導体装置およびその製造方法
JP4309872B2 (ja) * 2005-06-17 2009-08-05 株式会社東芝 不揮発性半導体記憶装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040058560A (ko) * 2002-12-27 2004-07-05 삼성전자주식회사 플래시 메모리 장치 및 그 형성 방법
KR20050115539A (ko) * 2004-06-04 2005-12-08 비욘드마이크로 주식회사 고집적 상변화 메모리 셀 어레이 및 이를 포함하는 상변화메모리 소자
KR20060076506A (ko) * 2004-12-29 2006-07-04 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8252660B2 (en) 2009-01-21 2012-08-28 Hynix Semiconductor Inc. Flash memory device and method of manufacturing the same

Also Published As

Publication number Publication date
US20080099821A1 (en) 2008-05-01
CN101174635B (zh) 2010-09-08
DE102007001077A1 (de) 2008-05-08
JP2008118085A (ja) 2008-05-22
TW200820383A (en) 2008-05-01
CN101174635A (zh) 2008-05-07

Similar Documents

Publication Publication Date Title
KR101480286B1 (ko) 고집적 반도체 소자 및 그 제조방법
KR100849852B1 (ko) 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법
JP2006049737A (ja) 半導体装置
KR20020060490A (ko) 반도체 장치 및 그 형성 방법
KR101995910B1 (ko) 3차원 플래시 메모리
US9214470B2 (en) Non-volatile memory device with vertical memory cells and method for fabricating the same
JP2007165543A (ja) 半導体記憶装置の製造方法
KR101093967B1 (ko) 낸드 플래시 메모리 소자 및 그 제조방법
KR101022666B1 (ko) 메모리 소자 및 그 제조 방법
JP2009004638A (ja) 半導体記憶装置およびその製造方法
CN102969337A (zh) 半导体器件及其制造方法
JP2011100946A (ja) 半導体記憶装置
CN111799270A (zh) 半导体器件
KR100810414B1 (ko) 플래시 메모리 소자 및 그 제조 방법
US20130307028A1 (en) Nonvolatile memory device and method for fabricating the same
KR100816756B1 (ko) 낸드형 비휘발성 기억 소자 및 그 형성 방법
JP2011066052A (ja) 半導体装置の製造方法および半導体装置
KR101414076B1 (ko) 반도체 소자 및 이의 제조 방법
KR100665799B1 (ko) 플래시 기억 장치 및 그 제조방법
KR100538075B1 (ko) 플래시 메모리 소자의 제조 방법
US20150263044A1 (en) Nonvolatile semiconductor storage device and method of manufacturing the same
JP2011233677A (ja) 不揮発性半導体記憶装置
KR20130023616A (ko) 불휘발성 메모리 소자 및 그 제조방법
KR20120020550A (ko) 공통 소스 라인 상의 공극을 갖는 비휘발성 메모리 소자 및 그 제조방법
CN116053136A (zh) 半导体存储器件的制作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120126

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee